JPH04156628A - アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 間接アクセス・ロード・アクセスもしくは、間接アクセ
ス・ストア・アクセスを存するデータ処理システムのア
クセス制御方式に関し、記憶装置に対してのロード・ア
クセスもしくは、ストア・アクセスのアクセス・タイム
の短縮を目的とし・ メモリー・アクセス制御装置内に、間接アドレス用の複
数段から構成されるデータ・バッファ・レジスターと・
データ・アクセス用の複数段力・ら構成されるデータ・
バッファ・レジスターと、データ処理装置からのアクセ
ス要求を受けて、記憶装置にアクセスするメモリー・ア
クセス制御部と、該メモリー・アクセス制御部が記憶装
置から読み出して格納した間接アドレス用のデータ・バ
ッファ・レジスターまたは、データ・アクセス用ノデー
タ・バッファ・レジスターの内容を読み出すデータ・バ
ッファ・レジスター制御部とを設けることにより構成す
る。

〔産業上の利用分野〕

本発明は、間接アクセス・ロード・アクセスもしくは、
間接アクセス・ストア・アクセスを有するデータ処理シ
ステムのアクセス制御方式に関する。

近年のデータ処理システムの高速化の要求にともない、
記憶装置に対してのロード・アクセスもしくは、ストア
・アクセスのアクセス・タイムの短縮が要求されている
。このため、等間隔ロード・アクセスもしくは、等間隔
ストア・アクセスに比べてアクセス・タイムの長い、「
記憶装置に連続した領域に間接アドレス配列が存在し、
間接アドレス配列を使用し数エレメントをアクセスする
間接アドレス・ロード・アクセスもしくは、間接アドレ
ス・ストア・アクセス」のアクセス・タイムの短縮を可
能とする手段の実現が望まれている。

〔従来の技術〕

第４図は、従来のデータ処理システムの例を示すブロッ
ク図であって、５１−１〜５１−４はそれぞれ記憶装置
、５２はメモリー・アクセス制御装置、５３はメモリー
・アクセス制御部、５４はデータ・バッファー・レジス
ター制御部、５５はデータバフファー、５６はレジスタ
ー、５７はデータ処理装置、５８は外部データ転送処理
装置を表わしている。

同図に示すような従来のデータ処理システムでは、他の
処理装置または外部のデータ転送装置等との間でデータ
の転送を行なうためには、間接アドレス・ロード・アク
セスもしくは、間接アドレス・ストア・アクセス等によ
って実行する必要があり、これらを実行する際には、下
記の手順で行なっていた。

■　データ処理装置５７がメモリー・アクセス制御装置
５２に間接アドレスとなるデータのロード・アクセス要
求を出す。

■　メモリー・アクセス制御装置５２はメモリー・アク
セス制御部５３の制御により記憶装置５１−１〜５１−
４の内のいずれかの記憶装置から間接アドレスとなるデ
ータを読み出し、データバッファ５５に保持する。

■　データ・バッファ・レジスター制御部５４はデータ
・バッファ・レジスター５５から上記間接アドレスとな
るデータを読み出し、これをレジスタ５６に保持した後
、データ処理装置５７に渡す。

■　上記０項のデータ（間接アドレスとなるデータ）を
もとにデータ処理装置５７がアドレスを生成する。

■　データ処理装置５７がメモリー・アクセス制御装置
５２にロード・アクセスもしくはストア・アクセス要求
を出す。

■　記憶装置５１−１〜５１−４の内の所定の記憶装置
から、データの読み出し、もしくは、書き込みを行なう
。

〔発明が解決しようとする課題〕

上述したような従来のデータ処理装置における処理方式
では、記憶装置の連続した領域に間接アドレス配列が存
在し、間接アドレス配列を使用し数エレメントをアクセ
スする間接アドレス・ロード・アクセスもしくは、間接
アドレス・ストア・アクセスを実行する際に、１エレメ
ントのデータの処理を行なう毎に、記憶装置に対して間
接アドレスの読み出しを行ない、処理装置内でアドレス
を生成し、記憶装置に対してデータの読み出し、または
、書き込みを反復して行なう必要がある。

また、等間隔ロード・アクセスもしくは等間隔ストア・
アクセスは、間接アドレスを使用して、アドレス生成す
る必要がない。従って、同じ数のエレメントを処理する
と仮定した時、間接アドレスロード・アクセスまたは間
接アドレス・ストア・アクセスの場合は、等間隔ロード
・アクセスまたは等間隔ストア・アクセスに比べてアク
セス・タイムがかなり大になるという問題点があった・
本発明は、このような従来の問題点に鑑み、記憶装置の
連続した領域に間接アドレス配列が存在し、間接アドレ
ス配列を使用し数エレメントをアクセスする間接アドレ
ス・ロード・アクセスもしくは、間接アドレス・ストア
・アクセスのアクセス・タイムの短縮を図ることの可能
なアクセス制御方式を提供するとを目的としている。

〔課題を解決するための手段〕

本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。

すなわち、請求項１の発明は、少なくとも１台の記憶装
置と、少なくとも１台の間接アドレス・ロードもしくは
間接アドレス・ストア機能を有すると共に、等間隔ロー
ド・アクセスもしくは等間隔ストア・アクセス機能を有
するデータ処理装置と、処理装置からのメモリー・アク
セスを制御するためのメモリー・アクセス制御装置から
構成されるデータ処理システムにおいて、メモリー・ア
クセス制御装置内に、間接アドレス用の複数段から構成
されるデータ・バッファ・レジスターと、データ・アク
セス用の複数段から構成されるデータ・バッファ・レジ
スターとを設けたアクセス制御方式であり、 請求項２の発明は、上記発明において、メモリー・アク
セス制御装置内にデータ処理装置からのアクセス要求を
受けて、記憶装置にアクセスするメモリー・アクセス制
御部と、該メモリー・アクセス制御部が記憶装置から読
み出して格納した間接アドレス用のデータ・バッファ・
レジスターまたは、データ・アクセス用のデータ・へ′
ソファ・レジスターの内容を読み出すデータ・バッファ
・レジスター制御部とを設け、データ処理装置が間接ア
ドレスアクセスを実行する際に、メモリー・アクセス制
御装置の間接アドレス用データバッファーレジスターと
データバフファー用バッファー・レジスターのデータを
、データ処理装置からの読み出し要求によって選択して
転送することにより、間接アドレスを読み出しつつ、一
方で、データの読み出しのための記憶装置へのアクセス
を行なうことを可能ならしめたものであり、さらに、請
求項３の発明は請求項１の発明において、メモリー・ア
クセス制御装置内の複数段の間接アドレス用のデータ・
バッファ・レジスターおよびデータ・アクセス用の複数
段のデータ・バッファ・レジスターの各段を、それぞれ
複数の記憶装置に対応せしめて、各記憶装置との間にデ
ータバスを設け、データ処理装置が複数段から構成され
る間接アドレス用データバフファーレジスターとデータ
へソファー用ハソファー・レジスターの段数分のデータ
のロード・アクセス要求をメモリー・アクセス制御装置
に対して発出する手段を有すると共に、メモリー・アク
セス制′ａ装置が１度のロード・アクセス要求で、デー
タバッファーレジスターの段数分のデータを記憶装置よ
り読み出す手段を具備するものである。

〔作　用〕

本発明はメモリー・アクセス制御装置内に、間接アドレ
ス用の複数段から構成されるデータ・バッファ・レジス
ターとデータ・アクセス用の複数段から構成されるデー
タ・バッファ・レジスターを設けたものである。これら
のデータ・バッファへの記憶装置から読み出したデータ
の格納やその読み出しは、メモリー・アクセス制御装置
の制御部により制御される。

請求項２の発明においては、この制御を、メモリー・ア
クセス制御装置内に設けたデータ処理装置からのアクセ
ス要求を受けて、記憶装置にアクセスするメモリー・ア
クセス制御部と、該メモリー・アクセス制御部が記憶装
置から読み出して格納した間接アドレス用のデータ・バ
ッファ・レジスターまたは、データ・アクセス用のデー
タ・バッファ・レジスターの内容を読み出すデータ・バ
ッファ・レジスター制御部とによりバッファ・レジスタ
ーからのデータの読み出しと記憶装置へのデータの書き
込みを別々に制御することにより間接アドレスを読み出
しつつ、一方でデータの読み出しのための記憶装置への
アクセスを行なうことができる。

更に、請求項３の発明においてはメモリー・アクセス制
？Ｉｌ装置内の複数段の間接アドレス用のデータ・バッ
ファ・レジスターおよびデータ・アクセス用の複数段の
データ・バッファ・レジスターの各段を、それぞれ複数
の記憶装置に対応せしめて、各記憶装置との間にデータ
バスを設けているので、データ・バッファ・レジスター
のデータのロード・アクセス要求をメモリー・アクセス
制御装置に対して発出することが可能であり、また、１
度のロード・アクセス要求で、データバッファーレジス
ターの段数分のデータを記憶装置より読み出すことがで
きる。

〔実施例〕

第１図は本発明の一実施例を示すブロック図であって、
１−１〜１−４は記憶装置、２はメモリー・アクセス制
御装置、３はメモリー・アクセス制御部、４はデータ・
バッファー・レジスター制御部、５−１〜５−３はデー
タ・バッファー・レジスター、６はレジスター、７はデ
ータ処理装置、８は外部データ転送処理装置、９はメモ
リー・アクセス要求部、１０はデータ・バッファー・レ
ジスター・アクセス要求部、１１はアドレス生成部、１
２はデータ転送部、１３〜１５はセレクタを表わしてい
る。

同図において、データ・バッファー・レジスター５−１
〜５−３は８段のデータ・アクセス用バッファー・レジ
スター２組と８段の間接アドレス・アクセス用データ・
パ°ツファ一・レジスター１組として使い分ける。各レ
ジスターには、任意の記憶装置１−１〜１−４より１エ
レメントまたは８エレメントのデータまたは、１６エレ
メントの間接アドレスを読み出せる様にしておく。また
、各バッファー・レジスターは、データ処理装置７のデ
ータ・バッファー・レジスター・アクセス要求部１０か
らの読み出し要求により、メモリー・アクセス制御装置
２のデータ・バッファ・レジスター制御部４の制御によ
り任意に選択して要求元へ転送する。

このとき、データ・バッファ・レジスター５−１〜５−
３の内のいずれを選択するか、および、いずれのデータ
・バッファ・レジスターからデータを読み出すかは、セ
レクタ１３、あるいは１４によって行なわれるが、これ
らのセレクタ制御は、メモリー・アクセス制御部３の指
示によりデータ・バッファ・レジスター制御部４が行な
う。そして、データ・ハフファ・レジスターのいずれの
段のデータを選択するかは、データ・バッファ・レジス
ター内に設けたポインタの値によって決められる。

このような制御を行なっているので間接アドレス・アク
セス用データ・ハフファー・レジスターは、間接アドレ
ス・アクセスでないときは、データ・アクセス用データ
・ハフファー・レジスターとしても使える。

記憶装置に連続した領域に間接アドレス配列が存在し、
この間接アドレス配列を使用する間接アドレス・アクセ
スを実行する際には、まず、任意の記憶装置より１６エ
レメントの間接アドレスを、間接アドレス・アクセス用
データ・バフファー・レジスターに読み出してお（。そ
してデータ処理装置７において間接アドレスが必要なと
きに、該間接アドレス・アクセス用データ・バッファー
・レジスターから該当する間接アドレスをセレクタ１５
を経てアドレス生成部１１に転送し、この間接アドレス
を基にアドレス生成部１１が生成したアドレスが示すデ
ータをメモリー・アクセス要求部９からメモリー・アク
セス制御部３にアクセス要求を出すことによって、記憶
装置よりデータ・アクセス用バッファー・レジスターに
読み出しておいて、データ処理装置７において、当該デ
ータが必要となったときにデータ・アクセス用ハフファ
ー・レジスターより転送できるよう制御される。

第２図は、実施例の動作の例を示すタイムチャートであ
る。同図において、■〜■は記憶装置から読み出した間
接アドレスデータを示しており、■〜［相］は該間接ア
ドレスで示される連続した領域のデータを示している。

前記第１図および第２図を参照して、さらに実施例の動
作について説明する。

先ず、データ処理装置７のメモリー・アクセス要求部９
からメモリーアクセス要求Ａが発出されると、メモリー
・アクセス制御装置２のメモリー・アクセス制御部３が
該当する記憶装置にアクセスして間接アドレスデータ■
〜■を読み出し、間接アドレス用データ・ハ゛ソファ−
・レジスター（ここではデータ・ハフファー・レジスタ
ー５−１を使用することとする）に格納する。

データ・へソファ−・レジスター制御部４は、先ずデー
タ・バッファー・レジスター５−１から、間接アドレス
データ■を取り出し英字符Ｂで示すようにレジスター６
に保持して、これをデータ処理装置７のアドレス生成部
１１に渡す。該アドレス生成部１１では、アクセスすべ
き記憶装置のアドレスを生成しく英字符Ｃで示す）、メ
モリー・アクセス要求部９より英字符りで示すようにメ
モリー・アクセス制御部３に対し、該アドレスに対する
メモリー・アクセス要求を出す。メモリー・アクセス制
御部３は該要求に基づいて、記憶装置にアクセスし、デ
ータ■を得て英字符Ｅで示すように、データ・アクセス
用データ・バフファー・レジスターに格納する。

該データは、レジスター６を経て、英字符Ｆで示すよう
にデータ処理装置７のデータ転送部１２に渡され、該デ
ータ転送部１２から外部データ転送処理装置８に向けて
転送される。

以降同様な動作を反復して行なうことにより、データ転
送を行なう。

さらに、英字符Ｇで示すように、間接アドレスデータを
、間接アドレス用データ・八ツファー・レジスターから
読み出す必要がなくなった後は、データ■〜データ■の
ように連続してデータを転送することができる。

第３図は本発明の他の実施例を示すブロック図であって
、数字符２〜１５は第１図と同様であり、１６−１〜１
６−８は記憶装置、１７はセレクタ、１日はハスを表わ
している。

本実施例においては、データ・ハフファ・レジスター５
−１〜５−３の各段と記憶装置１６−１〜１６−８との
間にはそれぞれ専用のバス１８が設けられていて、デー
タ処理装置が、複数段から構成される間接アドレス用デ
ータバッファーレジスターとデータバッファー用バフフ
ァー・レジスターの段数分のデータのロード・アクセス
要求をメモリー・アクセス制御装置に対して発出したと
き、メモリー・アクセス制御装置が１度のロード・アク
セス要求で、データバッファーレジスターの段数分のデ
ータを記憶装置より読み出してデータ・バッファ・レジ
スターにロードする。このとき、データ・ハフファ・レ
ジスター５−１〜５−３の内のいずれを選ぶかは、セレ
クタ１７によって行なわれるが、このセレクタ１７の制
御は、メモリー・アクセス制御部３の指示によりデータ
・バッファ・レジスター制御部４が行なう。

以上の動作以外は第１図で説明した実施例の場合と同様
である。

〔発明の効果〕

以上説明したように本発明によれば、データ・アクセス
用バッファー・レジスターと、間接アドレス用データ・
バッファー・レジスターを設けているので、間接アドレ
ス・アクセスを実行する際に、記憶装置へのアクセスを
減少させることが可能である。すなわち、１回の間接ア
ドレスの読み出しで、複数エレメント（例えば１６エレ
メント）のロード・アクセスもしくは、ストア・アクセ
ス要求を出すことができる。そして前のアクセスのデー
タがデータ処理装置へ全て転送されていなくても、間接
アドレス用データ・ハフファー・レジスターに、記憶装
置より読み出した間接アドレスを、保持して、データ要
求元のデータ処理装置へ転送することができるため間接
アドレス・アクセスのアクセス・タイムを短縮できる利
点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
実施例の動作の例を示すタイムチャート、第３図は本発
明の他の実施例を示すブロック図、第４図は従来のデー
タ処理システムの例を示すブロック図である。 １−１〜１−４．１６−１〜１６−８・・・記憶装置、
２・・・メモリー・アクセス制御装置、３・・・メモリ
ー・アクセス制御部、４・・・データ・八ツファー・レ
ジスター制御部、５−１〜５−３・・・データ・ハフフ
ァー・レジスター、６・・・レジスター、７・・・デー
タ処理装置、８・・・外部データ転送処理装置、９・・
・メモリー・アクセス要求部、ｌＯ・・・データ・バッ
ファー・レジスター・アクセス要求部、１１・・・アド
レス生成部、１２・・・データ転送部、１３〜１５．１
７・・・セレクタ、１８・・・データバス。 代理人　弁理士　　本　間　　　　崇

Claims (1)

1. 【特許請求の範囲】 １、少なくとも１台の記憶装置と、少なくとも１台の間
   接アドレス・ロードもしくは間接アドレス・ストア機能
   を有すると共に、等間隔ロード・アクセスもしくは等間
   隔ストア・アクセス機能を有するデータ処理装置と、処
   理装置からのメモリー・アクセスを制御するためのメモ
   リー・アクセス制御装置から構成されるデータ処理シス
   テムにおいて、 メモリー・アクセス制御装置内に、間接アドレス用の複
   数段から構成されるデータ・バッファ・レジスターと、 データ・アクセス用の複数段から構成されるデータ・バ
   ッファ・レジスターとを設けたことを特徴とするアクセ
   ス制御方式。 ２、メモリー・アクセス制御装置内にデータ処理装置か
   らのアクセス要求を受けて、記憶装置にアクセスするメ
   モリー・アクセス制御部と、 該メモリー・アクセス制御部が記憶装置から読み出して
   格納した間接アドレス用のデータ・バッファ・レジスタ
   ーまたは、データ・アクセス用のデータ・バッファ・レ
   ジスターの内容を読み出すデータ・バッファ・レジスタ
   ー制御部とを設け、 データ処理装置が間接アドレスアクセスを実行する際に
   、上記データ・バッファ・レジスター制御部がメモリー
   ・アクセス制御装置の間接アドレス用データバッファー
   レジスターとデータバッファー用バッファー・レジスタ
   ーのデータを、データ処理装置からの読み出し要求によ
   って選択して転送することにより、間接アドレスを読み
   出しつつ、一方で、メモリー・アクセス制御部がデータ
   の読み出しのための記憶装置へのアクセスを行なう手段
   を備えたことを特徴とする請求項１記載のアクセス制御
   方式。 ３、メモリー・アクセス制御装置内の複数段の間接アド
   レス用のデータ・バッファ・レジスターおよびデータ・
   アクセス用の複数段のデータ・バッファ・レジスターの
   各段を、それぞれ複数の記憶装置に対応せしめて、各記
   憶装置との間にデータバスを設け、 データ処理装置が、複数段から構成される間接アドレス
   用データパラファーレジスターとデータバッファー用バ
   ッファー・レジスターの段数分のデータのロード・アク
   セス要求をメモリー・アクセス制御装置に対して発出す
   る手段を有すると共に、メモリー・アクセス制御装置が
   １度のロード・アクセス要求で、データバッファーレジ
   スターの段数分のデータを記憶装置より読み出す手段を
   具備することを特徴とする請求項１記載のアクセス制御
   方式。