JPS6292054A - 動的アクセスメモリ装置 - Google Patents
動的アクセスメモリ装置Info
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- JPS6292054A JPS6292054A JP23240085A JP23240085A JPS6292054A JP S6292054 A JPS6292054 A JP S6292054A JP 23240085 A JP23240085 A JP 23240085A JP 23240085 A JP23240085 A JP 23240085A JP S6292054 A JPS6292054 A JP S6292054A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリユニットと、バスマルチプレクサとプログラマブ
ルアドレスデコーダとをメモリの構成単位として、これ
を複数個並列に設けることにより。
ルアドレスデコーダとをメモリの構成単位として、これ
を複数個並列に設けることにより。
自由度の高い各種のメモリシステムを実現する。
本発明は計算機のメモリシステムに関するものであり、
特にアドレス空間やアクセス源を任意に変更できるメモ
リ装置に関する。
特にアドレス空間やアクセス源を任意に変更できるメモ
リ装置に関する。
従来の計算機では、第６図に示すような構成のメモリ装
置が使用されている。図において、６１はメモリユニッ
ト、６２はアドレスバス、６３はデータバス、６４は制
御ハス、６５はアドレスデコーダである。
置が使用されている。図において、６１はメモリユニッ
ト、６２はアドレスバス、６３はデータバス、６４は制
御ハス、６５はアドレスデコーダである。
アドレスバス６２．データバス６３ 、 ｔｌｌｔｌバ
ス６４は共用バスの一部であり、ＣＰＵやチャネル装置
などに接続されている。
ス６４は共用バスの一部であり、ＣＰＵやチャネル装置
などに接続されている。
アドレスバス６２については、上位アドレスの特定の値
をアドレスデコーダ６５で検出し、その結果を下位アド
レスと一緒にメモリユニット６１に印加するようになっ
ており、メモリユニット６１のアドレス全体をアドレス
空間内の所定の領域に対応づけている。
をアドレスデコーダ６５で検出し、その結果を下位アド
レスと一緒にメモリユニット６１に印加するようになっ
ており、メモリユニット６１のアドレス全体をアドレス
空間内の所定の領域に対応づけている。
このようなメモリ装置をＣＰＵやチャネル装置などの複
数のアクセス源で共用する場合には７共用バスの使用権
を獲得する制御（バスアービトレーション）が必要であ
る。
数のアクセス源で共用する場合には７共用バスの使用権
を獲得する制御（バスアービトレーション）が必要であ
る。
従来の共用のメモリ装置は、上述したように１つの共用
バスに固定的に接続されているため、ある１つのアクセ
ス源装置がメモリ装置をアクセスするためには、その前
に共用バスの使用権を獲得しなければならず、そのメモ
リ装置を単独使用する場合にくらべて１通常数倍程度の
クロックのオーバーヘッドが生じるという問題があった
。またアドレス付けも固定されているため、アクセス源
装置ごとにメモリ装置についてのアドレス空間内の領域
対応を変更したい場合には不都合であった。
バスに固定的に接続されているため、ある１つのアクセ
ス源装置がメモリ装置をアクセスするためには、その前
に共用バスの使用権を獲得しなければならず、そのメモ
リ装置を単独使用する場合にくらべて１通常数倍程度の
クロックのオーバーヘッドが生じるという問題があった
。またアドレス付けも固定されているため、アクセス源
装置ごとにメモリ装置についてのアドレス空間内の領域
対応を変更したい場合には不都合であった。
本発明は、メモリユニットと、バスマルチプレクサと、
プログラマブルアドレスデコーダと、メモリ制御回路と
によって動的アクセスメモリ装置を構成し、各アクセス
源装置に対する接続バスをバスマルチプレクサで切替え
ることにより共用バスの使用権獲得を不要にし、またプ
ログラマブルアドレスデコーダを用いることによりメモ
リユニットに対するアドレス付けを任意に変更可能にす
るものである。
プログラマブルアドレスデコーダと、メモリ制御回路と
によって動的アクセスメモリ装置を構成し、各アクセス
源装置に対する接続バスをバスマルチプレクサで切替え
ることにより共用バスの使用権獲得を不要にし、またプ
ログラマブルアドレスデコーダを用いることによりメモ
リユニットに対するアドレス付けを任意に変更可能にす
るものである。
第１図に１本発明の動的アクセスメモリ装置の原理的構
成を示す。
成を示す。
図において、１１はメモリユニット、１２はアドレスバ
スマルチプレクサ、１３はデータバスマルチプレクサ５
１４は制御バスマルチプレクサ。
スマルチプレクサ、１３はデータバスマルチプレクサ５
１４は制御バスマルチプレクサ。
１５はプログラマブルアドレスデコーダ、１６はメモリ
制御回路である。
制御回路である。
アドレスバスマルチプレクサ１２．データバスマルチプ
レクサ１３．制御バスマルチプレクサ１４は、それぞれ
ＣＰＵやチャネル装置などのアクセス源装置に接続され
たｎ個のアドレスバス、データバス、制御バスを、メモ
リユニット側の各１個のバスに選択接続する回路であり
、データバスマルチプレクサ１３は双方向ゲート回路、
アドレスバスマルチプレクサ１２および制御バスマルチ
プレクサ１４は単方向ゲート回路を用いて構成される。
レクサ１３．制御バスマルチプレクサ１４は、それぞれ
ＣＰＵやチャネル装置などのアクセス源装置に接続され
たｎ個のアドレスバス、データバス、制御バスを、メモ
リユニット側の各１個のバスに選択接続する回路であり
、データバスマルチプレクサ１３は双方向ゲート回路、
アドレスバスマルチプレクサ１２および制御バスマルチ
プレクサ１４は単方向ゲート回路を用いて構成される。
各バスマルチプレクサ１２，１３．１４の選択位置、す
なわち１つのアクセス源装置についてのアドレスバス、
データバス、制御バスの選択は。
なわち１つのアクセス源装置についてのアドレスバス、
データバス、制御バスの選択は。
ＣＰＵやメモリ管理装置などからの指示に基づいてメモ
リ制御回路１６からの出力される制御信号により制御さ
れる。
リ制御回路１６からの出力される制御信号により制御さ
れる。
プログラマブルアドレスデコーダ１５は、アドレスバス
マルチプレクサ１２の出力アドレスのうちの上位アドレ
スについて、予めプログラム設定された特定アドレス値
に応答し、メモリユニット１１にセレクト信号を出力し
、下位アドレスによるアクセスを有効化する。
マルチプレクサ１２の出力アドレスのうちの上位アドレ
スについて、予めプログラム設定された特定アドレス値
に応答し、メモリユニット１１にセレクト信号を出力し
、下位アドレスによるアクセスを有効化する。
プログラマブルアドレスデコーダ１５の応答アドレス値
も、メモリ制御回路１６を介して設定される。すなわち
、各バスマルチプレクサの制御と同期して、プログラマ
ブルアドレスデコーダ１５の応答アドレス値を変更する
ことができる。
も、メモリ制御回路１６を介して設定される。すなわち
、各バスマルチプレクサの制御と同期して、プログラマ
ブルアドレスデコーダ１５の応答アドレス値を変更する
ことができる。
本発明による動的アクセスメモリ装置は、バス選択機能
とアドレス変換機能とをそなえているため、動的アクセ
スメモリ装置を単位装置として複数個並列に設けてメモ
リシステムを構成した場合。
とアドレス変換機能とをそなえているため、動的アクセ
スメモリ装置を単位装置として複数個並列に設けてメモ
リシステムを構成した場合。
複数のアクセス源装置が取扱うアドレス空間をメモリの
物理的なアドレスから切離して任意に変更することがで
き、しかも高速アクセス動作が可能である。
物理的なアドレスから切離して任意に変更することがで
き、しかも高速アクセス動作が可能である。
次に１本発明の詳細を実施例にしたがって説明する。
第２図は１本発明による動的アクセスメモリ装置を用い
て、複数の機能モジュールによって共用される拡張メモ
リ装置を構成した実施例である。
て、複数の機能モジュールによって共用される拡張メモ
リ装置を構成した実施例である。
図において、２１および２２はそれぞれＣＰＵおよびロ
ーカルメモリ等を含む機能モジュールＡおよびＢ、２３
は拡張メモリ装置ｊ、２３１ないし２３３は動的アクセ
スメモリ装置ＯＤＡＭＵ−１゜ＤＡＭＵ−２，ＤＡＭＵ
−ｍ （以後動的アクセスメモリ装置は、単にＤＡＭＵ
で表わす）、２３４はＤＡＭＵ制御装置である。
ーカルメモリ等を含む機能モジュールＡおよびＢ、２３
は拡張メモリ装置ｊ、２３１ないし２３３は動的アクセ
スメモリ装置ＯＤＡＭＵ−１゜ＤＡＭＵ−２，ＤＡＭＵ
−ｍ （以後動的アクセスメモリ装置は、単にＤＡＭＵ
で表わす）、２３４はＤＡＭＵ制御装置である。
ＤＡＭＵ−１ないしＤ Ａ Ｍ Ｕ −ｍは、それぞれ
機能モジュールＡ、Ｂの双方に結合されている（第１図
中のバスマルチプレクサを介して）。
機能モジュールＡ、Ｂの双方に結合されている（第１図
中のバスマルチプレクサを介して）。
機能モジュールＡあるいはＢは、自モジュール内のロー
カルメモリに空きがなくなり、メモリ拡張が必要になっ
たとき、拡張メモリ装置２３に対して、メモリサイズと
割り付はアドレスを指定して拡張メモリの獲得を要求す
る。
カルメモリに空きがなくなり、メモリ拡張が必要になっ
たとき、拡張メモリ装置２３に対して、メモリサイズと
割り付はアドレスを指定して拡張メモリの獲得を要求す
る。
拡張メモリ装置２３のＤＡＭＵ制御装置２３４は、要求
されたメモリサイズ分のＤＡＭＵについて、そのプログ
ラマブルアドレスデコーダに指定された割り付はアドレ
スに基づ（上位アドレスを設定し、同時にそのバスマル
チプレクサに要求元の機能モジュールのバスを選択する
よう指示して。
されたメモリサイズ分のＤＡＭＵについて、そのプログ
ラマブルアドレスデコーダに指定された割り付はアドレ
スに基づ（上位アドレスを設定し、同時にそのバスマル
チプレクサに要求元の機能モジュールのバスを選択する
よう指示して。
要求元の機能モジュールに処理終了を通知する。
要求元の機能モジュールは、拡張メモリに対するアクセ
スを実行する。また拡張メモリが不必要になれば返却す
る。
スを実行する。また拡張メモリが不必要になれば返却す
る。
要求元の機能モジュールは、自モジュールに割り当てら
れたＤＡＭＵのみを拡張メモリとして使用するため、複
数の機能モジュールが、それぞれ自モジュールに他モジ
ュールと重複なしに割り当てられているＤＡＭＵを対象
に、同時にアクセスすることが可能にされる。この点、
従来の拡張メモリでは、１つの機能モジュールが拡張メ
モリをアクセスしている間、他の機能モジュールはバス
を使用できないため、拡張メモリのアクセスを待たされ
ていたのにくらべれば、処理効率が向上することが判る
。
れたＤＡＭＵのみを拡張メモリとして使用するため、複
数の機能モジュールが、それぞれ自モジュールに他モジ
ュールと重複なしに割り当てられているＤＡＭＵを対象
に、同時にアクセスすることが可能にされる。この点、
従来の拡張メモリでは、１つの機能モジュールが拡張メ
モリをアクセスしている間、他の機能モジュールはバス
を使用できないため、拡張メモリのアクセスを待たされ
ていたのにくらべれば、処理効率が向上することが判る
。
第３図は２本発明の動的アクセスメモリ装置ＤＡ Ｍ
Ｕを、入出力制御のためのキャッシュとして使用した実
施例の構成図である。
Ｕを、入出力制御のためのキャッシュとして使用した実
施例の構成図である。
図において、４０はＣＰＵ、４１はメインメモリ、４２
，４３．４４はそれぞれＤＡＭＵ−１゜ＤＡＭＵ−２，
ＤＡＭＵ−ｎ、４５はＤＡＭＵ制御装置、４６はチャネ
ル、４７はＩ１０装置、４８はローカルメモリ、４９は
ＤＭＡＣ（ＤＭＡコントローラ）、■はＤＡＭＵリクエ
ストバス、■はＣＰＵ・メモリバス、■はＤＡＭＵ制御
バス。
，４３．４４はそれぞれＤＡＭＵ−１゜ＤＡＭＵ−２，
ＤＡＭＵ−ｎ、４５はＤＡＭＵ制御装置、４６はチャネ
ル、４７はＩ１０装置、４８はローカルメモリ、４９は
ＤＭＡＣ（ＤＭＡコントローラ）、■はＤＡＭＵリクエ
ストバス、■はＣＰＵ・メモリバス、■はＤＡＭＵ制御
バス。
■はチャネルバス、■はＩ１０バス、■はＩ１０装置制
御バスを表わす。
御バスを表わす。
この実施例におけるＯ８の入出力制御方式は。
ブロック単位でアクセスできるＩ１０装置とは。
メインメモリ上のバッファであるシステムキャッシュを
介してブロック単位に入出力を行なうが。
介してブロック単位に入出力を行なうが。
データがシステムキャッシュ上に存在している場合には
、実際の入出力を行なわないようにするというものであ
る。
、実際の入出力を行なわないようにするというものであ
る。
このようなＯ８を動作させた場合は、以下のようになる
。
。
ＣＰＵ４０側は、ＤＡＭＵを複数個、イニシャル時に獲
得し、システムキャッシュとして使用する。
得し、システムキャッシュとして使用する。
これらのＤＡＭＵはメインメモリ４１上に置く制御ブロ
ックで制御する。Ｄ Ａ、 Ｍ Ｕ上には、チャネル４
６とのインターフェース領域とバッファ領域を設置する
。
ックで制御する。Ｄ Ａ、 Ｍ Ｕ上には、チャネル４
６とのインターフェース領域とバッファ領域を設置する
。
ＣＰＵ４０は、入出力がプログラムから要求されたとき
であって、かつ、ＤＡＭＵ上のキヤ・ノシュにデータが
存在しない場合、ＤＡＭＵ上のチャネル・インターフェ
ース領域に必要な情叩を設定して、ＤＡＭＵ制御装置４
５にバスの切り換え（ＣＰＵ・メモリバス■−チャネル
バス■）を要求し。
であって、かつ、ＤＡＭＵ上のキヤ・ノシュにデータが
存在しない場合、ＤＡＭＵ上のチャネル・インターフェ
ース領域に必要な情叩を設定して、ＤＡＭＵ制御装置４
５にバスの切り換え（ＣＰＵ・メモリバス■−チャネル
バス■）を要求し。
入出力の終了を非同期で待つ。
チャネル４６は、ＤＡＭＵ制御装置４５からＤＡＭＵの
接続を通知されると、ＤＡＭＵ上のインターフェース領
域の情報に従って、入出力を行なう。この時、バス■、
■、■は互いに独立しているので、バスの競合は発生し
ない。
接続を通知されると、ＤＡＭＵ上のインターフェース領
域の情報に従って、入出力を行なう。この時、バス■、
■、■は互いに独立しているので、バスの競合は発生し
ない。
チャネル４６は、入出力動作が終了すると、ステークス
をＤＡＭＵ上のインターフェース領域に設定してＤＡＭ
Ｕ制御装置４５にバスの切り換え（チャネルバス■−Ｃ
ＰＵ・メモリバス■）を要求する。
をＤＡＭＵ上のインターフェース領域に設定してＤＡＭ
Ｕ制御装置４５にバスの切り換え（チャネルバス■−Ｃ
ＰＵ・メモリバス■）を要求する。
ＣＰＵ４０は、ＤＡＭＵ制御装置４５に、 ＤＡＭＵ
の接続を通知されると、ＤＡＭＵ上のインターフェース
領域のステータスを調べ、入出力終了処理（メインメモ
リへのデータ転送ｅｔｃ）を行なう。
の接続を通知されると、ＤＡＭＵ上のインターフェース
領域のステータスを調べ、入出力終了処理（メインメモ
リへのデータ転送ｅｔｃ）を行なう。
第４図は、第３図の実施例をさらに改良したものであり
、４０はＣＰＵ、４１−１および４１−２はメインメモ
リ、４２はＤＡＭＵ−１，４３はＤＡＭＵ−２，４４は
ＤＡＭＵ−ｎ、４５はＤＡＭＵ制御装置、４６はチャネ
ル、４７はＩ１０装置、４８はローカルメモリ、４９−
１ないし４９−３はＤＭＡＣ−１ないしＤＭＡＣ−３，
■はＤＡＭＵリクエストバス／ＤＭＡＣ−１制御バス。
、４０はＣＰＵ、４１−１および４１−２はメインメモ
リ、４２はＤＡＭＵ−１，４３はＤＡＭＵ−２，４４は
ＤＡＭＵ−ｎ、４５はＤＡＭＵ制御装置、４６はチャネ
ル、４７はＩ１０装置、４８はローカルメモリ、４９−
１ないし４９−３はＤＭＡＣ−１ないしＤＭＡＣ−３，
■はＤＡＭＵリクエストバス／ＤＭＡＣ−１制御バス。
■はＤＡＭＵリクエストバス、■はｃ ｐ ｕ−メモリ
ハス、■はＤＭＡＣ−ドメインメモリバス、■はＤＭＡ
Ｃ−１・ＤＡＭＵデータバス、■はＤＡＭ Ｕ ＋ｂｌ
ｌ ４Ｂ ／”ス、■はチャネルバス、■はＩ１０バス
、■はＩ１０装置制御バス、［相］および■はＤＭＡＣ
−３・ＤＡＭＵデータバス、■はＤＭＡＣ−３制御バス
を表わす。
ハス、■はＤＭＡＣ−ドメインメモリバス、■はＤＭＡ
Ｃ−１・ＤＡＭＵデータバス、■はＤＡＭ Ｕ ＋ｂｌ
ｌ ４Ｂ ／”ス、■はチャネルバス、■はＩ１０バス
、■はＩ１０装置制御バス、［相］および■はＤＭＡＣ
−３・ＤＡＭＵデータバス、■はＤＭＡＣ−３制御バス
を表わす。
ＤＭＡＣ−１とＤＭＡＣ−３はメモリ・メモリ間転送装
置であり、それぞれＣＰＵ４０とＤＡＭＵ制御装置４５
によって制御される。この転送装置は、入力バスと出力
バスが独立しているためメモリのり−ド／ライトを同時
に実行することが可能である。
置であり、それぞれＣＰＵ４０とＤＡＭＵ制御装置４５
によって制御される。この転送装置は、入力バスと出力
バスが独立しているためメモリのり−ド／ライトを同時
に実行することが可能である。
ＤＭＡＣ１は、メイン・メモリとＤＡＭＵ制御装置で動
作し、Ｉ１０データの高速転送に用いる。ＤＭＡＣ−３
は、ＤＡＭＵ制御装置間の高速データ転送に用いられる
。
作し、Ｉ１０データの高速転送に用いる。ＤＭＡＣ−３
は、ＤＡＭＵ制御装置間の高速データ転送に用いられる
。
この場合２図示のＤＡＭＵ−１ないしＤＡＭＵ−ｎは、
ｃｐｕ−チャネル間のＩ１０制御情報／Ｉ／○データの
受は渡し用として、またはチャネル側の入出力キャッシ
ュとして使用される。動作は次のように行なわれる。
ｃｐｕ−チャネル間のＩ１０制御情報／Ｉ／○データの
受は渡し用として、またはチャネル側の入出力キャッシ
ュとして使用される。動作は次のように行なわれる。
（１）プログラムが入出力を要求した場合、ＣＰＵはＤ
ＡＭＵ制御装置に依頼して、入出力動作に必要なだけの
個数のＤＡＭＵをＣＰＵ・メモリバス■に接続させる。
ＡＭＵ制御装置に依頼して、入出力動作に必要なだけの
個数のＤＡＭＵをＣＰＵ・メモリバス■に接続させる。
（２）ＣＰＵは、獲得したＤＡＭＵ上のインターフェー
ス領域に１人出力の制御情報を設定し。
ス領域に１人出力の制御情報を設定し。
ＤＡＭＵ制御装置に依頼して、目的のチャネルにそのＤ
ＡＭＵを渡す。
ＡＭＵを渡す。
（３）チャネルは、ＤＡＭＵ制御装置からＤＡＭＵの接
続を通知されると、ＤＡＭＵ上のインターフェース領域
の情報に従って、入出力動作を行なう。
続を通知されると、ＤＡＭＵ上のインターフェース領域
の情報に従って、入出力動作を行なう。
（４）チャネルは、最初に獲得しであるＤＡＭＵ上のキ
ャッシュを調べ、目的のデータが存在するか否かをチェ
ックする。
ャッシュを調べ、目的のデータが存在するか否かをチェ
ックする。
（５）チャネルは、目的のデータがキャッシュ上に存在
しない場合、ＤＡＭＵ制御装置に依頼して、ＣＰＵから
渡されたＤＡＭＵとキャッシュとして使用するＤＡＭＵ
のアドレスとを同一とし、Ｉ１０装置からデータを両方
のＤＡＭＵに同時に読み込む。そして、ＤＡＭＵ制御装
置に依頼して、ＣＰＵから渡されたＤ Ａ、 Ｍ Ｕを
ＣＰＵに返す。書き込み動作の場合は、ＣＰＵから渡さ
れたＤＡＭＵ上のデータをＩ１０装置へ書き込み、今ま
でキャッシュとして使用していたＤＡＭＵ上にステータ
スを格納して、Ｄ、ＡＭｔＪ制御装置に依頼することに
より、新たなりＡＭＵをＣＰＵ４０に渡す。ＣＰＬ１４
０から渡されたＤＡＭＬＩは、そのままキャッシュとし
て用いる。
しない場合、ＤＡＭＵ制御装置に依頼して、ＣＰＵから
渡されたＤＡＭＵとキャッシュとして使用するＤＡＭＵ
のアドレスとを同一とし、Ｉ１０装置からデータを両方
のＤＡＭＵに同時に読み込む。そして、ＤＡＭＵ制御装
置に依頼して、ＣＰＵから渡されたＤ Ａ、 Ｍ Ｕを
ＣＰＵに返す。書き込み動作の場合は、ＣＰＵから渡さ
れたＤＡＭＵ上のデータをＩ１０装置へ書き込み、今ま
でキャッシュとして使用していたＤＡＭＵ上にステータ
スを格納して、Ｄ、ＡＭｔＪ制御装置に依頼することに
より、新たなりＡＭＵをＣＰＵ４０に渡す。ＣＰＬ１４
０から渡されたＤＡＭＬＩは、そのままキャッシュとし
て用いる。
（６）チャネルは、目的のデータがキャッシュ上に存在
する場合は、ＤＡＭＵ制御装置に依頼して、キャッシュ
上のデータを、ｃｐｕから渡されたＤＡＭＵに転送し、
ステータスを格納して。
する場合は、ＤＡＭＵ制御装置に依頼して、キャッシュ
上のデータを、ｃｐｕから渡されたＤＡＭＵに転送し、
ステータスを格納して。
ｃｐｕにＤＡＭＵを返す。
（７）ＣＰＵは、ＤＡＭＵ制御装置からＤＡＭｔＪの接
続を通知されると、ＤＡＭＵ上のステータスを調べて１
人出力動作の終了処理を行なう。
続を通知されると、ＤＡＭＵ上のステータスを調べて１
人出力動作の終了処理を行なう。
データ量が少ない場合は、ＣＰＬＩが直接ＤＡＭＵ上の
データをメインメモリ上に転送する。データ量が多い場
合は、メインメモリのパスセレフタを制御し、チャネル
バス■を選択し、 ＤＡＭＵ制御装置に依頼して、チ
ャネルから返されたＤＡＭＵをバス■に接続する。そし
て、 ＤＭＡＣ−１を用いて、データをメインメモリ
上に高速転送する。転送が終了した時点でＤＡＭＵをＤ
Ａ Ｍ ｔＪ制御装置に返却する。そして、メインメ
モリをバス■に戻して入出力動作の終了処理を行なう。
データをメインメモリ上に転送する。データ量が多い場
合は、メインメモリのパスセレフタを制御し、チャネル
バス■を選択し、 ＤＡＭＵ制御装置に依頼して、チ
ャネルから返されたＤＡＭＵをバス■に接続する。そし
て、 ＤＭＡＣ−１を用いて、データをメインメモリ
上に高速転送する。転送が終了した時点でＤＡＭＵをＤ
Ａ Ｍ ｔＪ制御装置に返却する。そして、メインメ
モリをバス■に戻して入出力動作の終了処理を行なう。
マルチＣＰＵシステムでチャネルが同一フロックのアク
セス要求を受は取った場合、シーケンスの（５）、（６
）で１対ｎのデータ転送を行なう。これは、ｎ個のＤＡ
ＭＵのアドレスデコーダを同一に設定することにより可
能となる。
セス要求を受は取った場合、シーケンスの（５）、（６
）で１対ｎのデータ転送を行なう。これは、ｎ個のＤＡ
ＭＵのアドレスデコーダを同一に設定することにより可
能となる。
第５図は、メインメモリをＤＡＭＵで構成して。
動的アドレス変換ＤＡＴを直接的に実行できるようにし
た実施例である。
た実施例である。
図において、５０はＣＰＵ、５１は必要最小限の通常メ
モリ、５２ないし５６はＤＡＭＵ、５７はＤＡＭＵ制御
装置、■はＣＰＵ・メモリバス。
モリ、５２ないし５６はＤＡＭＵ、５７はＤＡＭＵ制御
装置、■はＣＰＵ・メモリバス。
■はＤＡＭＵ制御バスを表わす。
図示のように、メインメモリをＤＡＭＵで構成した場合
、ＤＡＭＵのアドレスデコーダを適当に調整することに
よって７直接的なりＡＴを行なうことができる。
、ＤＡＭＵのアドレスデコーダを適当に調整することに
よって７直接的なりＡＴを行なうことができる。
図示の例では、プログラムＡはＤＡＭＵ５２゜５６に、
プログラムＢはＤＡＭＵ５３．５５に。
プログラムＢはＤＡＭＵ５３．５５に。
プログラムＣはＤＡＭＵ５４にそれぞれ格納されている
。 各ＤＡＭＵのアドレスデコーダは、各プログラムの
アドレス空間に合わせて調整されている。プログラムＡ
が実行されている時は、プログラムＢとＣが格納されて
いるＤＡＭＵ５３，５４．５５は、ｃｐｕ・メモリバス
■から切り離されている。プログラムＢに実行権を渡す
場合は。
。 各ＤＡＭＵのアドレスデコーダは、各プログラムの
アドレス空間に合わせて調整されている。プログラムＡ
が実行されている時は、プログラムＢとＣが格納されて
いるＤＡＭＵ５３，５４．５５は、ｃｐｕ・メモリバス
■から切り離されている。プログラムＢに実行権を渡す
場合は。
プログラムＡが格納されているＤＡＭＵ５２．５６をＣ
ＰＵ・メモリバス■から切り離し、プログラムＢ用のＤ
ＡＭＵ５３．５５をＣＰＵ・メモリバスに接続する。
ＰＵ・メモリバス■から切り離し、プログラムＢ用のＤ
ＡＭＵ５３．５５をＣＰＵ・メモリバスに接続する。
この方式では、ＣＰＵ・メモリバス■上にＣＰＵが出力
する論理アドレスを、常時物理アドレスに変換する必要
がないので、ＤＡＴのオーバーヘッドを軽減することが
できる。
する論理アドレスを、常時物理アドレスに変換する必要
がないので、ＤＡＴのオーバーヘッドを軽減することが
できる。
また、マルチＣＰＵ構成にした場合、ＤＡＭＵ上のプロ
グラムを空いているＣＰＵに動的に渡すことによって２
合理的にプログラムを同時に実行することが可能である
。
グラムを空いているＣＰＵに動的に渡すことによって２
合理的にプログラムを同時に実行することが可能である
。
本発明による動的アクセスメモリ装置は、システム内に
組み込まれたとき、共用バスを用いずにアクセス源装置
に直接バス接続されることができるため、アクセスに要
するオーバーヘッドを小さくすることができ、またアド
レスが可変な構造をもつため２キヤツシユあるいはバッ
ファとして無駄のない効率的な使用を可能にし、また動
的アドレス変換を容易にし、さらにシステム構成におけ
る柔軟性を高めることができる。
組み込まれたとき、共用バスを用いずにアクセス源装置
に直接バス接続されることができるため、アクセスに要
するオーバーヘッドを小さくすることができ、またアド
レスが可変な構造をもつため２キヤツシユあるいはバッ
ファとして無駄のない効率的な使用を可能にし、また動
的アドレス変換を容易にし、さらにシステム構成におけ
る柔軟性を高めることができる。
第１図は本発明の原理的構成図、第２図は拡張メモリの
実施例構成図、第３図はキャッシュの実施例構成図、第
４図はキャッシュの他の実施例構成図、第５図は動的ア
ドレス変換の実施例説明図。 第６図は従来のメモリ装置の構成図である。 第１図中。 １１：メモリュニント １２ニアドレスバスマルチプレクサ １３：データバスマルチプレクサ １４：制御バスマルチプレクサ １５：プログラマプルアドレスデコーダ１６二メモリ制
御回路 特許出願人 ユーザツク電子工業株式会社代理人弁理
士 長谷用 文 廣（外２名）＋４６’ｆｌＩ）４埋的
横八゛ ＄１１２１ イ疋来りメモ・目に置つ４五八′ 第 ６ 図 第 ４ ｍ
実施例構成図、第３図はキャッシュの実施例構成図、第
４図はキャッシュの他の実施例構成図、第５図は動的ア
ドレス変換の実施例説明図。 第６図は従来のメモリ装置の構成図である。 第１図中。 １１：メモリュニント １２ニアドレスバスマルチプレクサ １３：データバスマルチプレクサ １４：制御バスマルチプレクサ １５：プログラマプルアドレスデコーダ１６二メモリ制
御回路 特許出願人 ユーザツク電子工業株式会社代理人弁理
士 長谷用 文 廣（外２名）＋４６’ｆｌＩ）４埋的
横八゛ ＄１１２１ イ疋来りメモ・目に置つ４五八′ 第 ６ 図 第 ４ ｍ
Claims (1)
- メモリユニット（１１）と、メモリユニット（１１）の
アドレスバス、データバス、制御バスを、複数のアクセ
ス源装置のそれぞれのアドレスバス、データバス、制御
バスのうち、指定された１つのアクセス源装置に属する
アドレスバス、データバス、制御バスに結合するバスマ
ルチプレクサ（１２、１３、１４）と、入力されたアド
レスの上位アドレスについて任意設定された値を検出し
てメモリユニット（１１）を選択するプログラマブルア
ドレスデコーダ（１５）とを構成要素として含むことを
特徴とする動的アクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23240085A JPS6292054A (ja) | 1985-10-18 | 1985-10-18 | 動的アクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23240085A JPS6292054A (ja) | 1985-10-18 | 1985-10-18 | 動的アクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6292054A true JPS6292054A (ja) | 1987-04-27 |
Family
ID=16938647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23240085A Pending JPS6292054A (ja) | 1985-10-18 | 1985-10-18 | 動的アクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005222245A (ja) * | 2004-02-04 | 2005-08-18 | Renasas Northern Japan Semiconductor Inc | プロセッサ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5067043A (ja) * | 1973-10-15 | 1975-06-05 | ||
| JPS56114063A (en) * | 1980-02-14 | 1981-09-08 | Mitsubishi Electric Corp | Multiprocessor |
| JPS5743256A (en) * | 1980-08-28 | 1982-03-11 | Nec Corp | Memory which capable of making parallel access |
| JPS58147050A (ja) * | 1982-02-26 | 1983-09-01 | Hitachi Ltd | 半導体素子用アルミニウム製冷却片 |
| JPS5957358A (ja) * | 1982-09-27 | 1984-04-02 | Matsushita Electric Ind Co Ltd | 共有メモリアクセス制御回路 |
-
1985
- 1985-10-18 JP JP23240085A patent/JPS6292054A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5067043A (ja) * | 1973-10-15 | 1975-06-05 | ||
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| JPS5743256A (en) * | 1980-08-28 | 1982-03-11 | Nec Corp | Memory which capable of making parallel access |
| JPS58147050A (ja) * | 1982-02-26 | 1983-09-01 | Hitachi Ltd | 半導体素子用アルミニウム製冷却片 |
| JPS5957358A (ja) * | 1982-09-27 | 1984-04-02 | Matsushita Electric Ind Co Ltd | 共有メモリアクセス制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005222245A (ja) * | 2004-02-04 | 2005-08-18 | Renasas Northern Japan Semiconductor Inc | プロセッサ |
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