JP2003085040A - メモリアクセラレータ、アクセラレーション方法、および、これに関連したインターフェースカードおよびマザーボード - Google Patents

Abstract

(57)【要約】 【課題】 各々の追加メモリモジュールが動作速度を増
加できるようにメモリのデータ帯域幅を増加させること
が可能なメモリアクセラレータを提供する。 【解決手段】 本発明は、メモリアクセラレータと、こ
れに関連するインターフェースカードおよびマザーボー
ドとに関する。メモリアクセラレータは、メモリバスア
クセラレーションシステム装置１０２とメモリバスアク
セラレータ１０４，１０６，１０８，１１０とを有す
る。メモリバスアクセラレーションシステム装置１０２
は、チップセットとメモリバスアクセラレータとの間に
おける信号を処理する。メモリバスアクセラレータ１０
４，１０６，１０８は、メモリバスアクセラレーション
システム装置１０２から信号を受信してデータ送信およ
び受信を行い、対応するメモリ１２，１４，１６によっ
てデータ変換を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ装置、動作
方法、および、これに関連したインターフェースカード
およびマザーボードに関する。より詳細には、本発明
は、メモリアクセラレータ、アクセラレーション方法、
および、これに関連したインターフェースカードおよび
マザーボードに関する。

【０００２】

【従来の技術】コンピュータ製造およびパッケージング
技術の急速な進歩に起因して、中央処理装置（ＣＰＵ）
の処理速度は、ムーア（Moore）の発展法則に従ってお
り、その一方で、チップサイズもまた縮小している。こ
のような加速度的な発展にもかかわらず、メモリ速度
は、マイクロプロセッサにより必要とされる帯域幅レベ
ルに到達することがほとんどできていない。したがっ
て、システム全体の動作効率が高まる余地がまだある。
すなわち、もっと多くのメモリがシステムに追加されて
メモリの記憶容量が増加したとしても、システム全体の
帯域幅に対する全体的な効果は最小限となる。

【０００３】

【発明が解決しようとする課題】したがって、本発明の
目的は、各々の追加メモリモジュールが動作速度を増加
させることができるようにメモリのデータ帯域幅を増加
させることが可能なメモリアクセラレータ、アクセラレ
ーション方法、および、これに関連したインターフェー
スカードおよびマザーボードを提供することである。こ
れにより、システムの動作速度だけでなく、各々の追加
メモリモジュールに関するメモリの記憶容量も増加す
る。

【０００４】

【課題を解決するための手段】これらおよび他の利点を
達成するために、本発明の目的によれば、本明細書にお
いて実施されかつ広範に説明されるように、本発明は、
メモリアクセラレータを提供する。前記メモリアクセラ
レータは、メモリバスアクセラレーションシステム装置
と、メモリバスアクセラレータとを有している。前記メ
モリバスアクセラレータは、メモリバスアクセラレーシ
ョンシステム装置に連結されている。

【０００５】前記メモリバスアクセラレーションシステ
ム装置がチップセットから信号を受信すると、チップセ
ット信号は、信号を再送信する（re-submitting）前に
変換される。バスアクセラレーションシステム装置から
信号を受信した後に、メモリバスアクセラレータは、メ
モリバスアクセラレーションシステム装置から送信され
た信号にしたがって、該バスアクセラレーションシステ
ム装置と対応するメモリとの間における信号変換および
データアクセスオペレーションを制御する。

【０００６】前記チップセットからデータアクセスコマ
ンドを受信した後に、メモリバスアクセラレーションシ
ステム装置は、メモリバスアクセラレータへのデータア
クセスコマンドにしたがって変換されたアクセスコマン
ドを出力し、これにより、メモリバスアクセラレータ
は、対応するメモリ位置におけるデータにアクセスする
前に、メモリバス上においてデータに順次的にアクセス
する。

【０００７】本発明のメモリバスアクセラレーションシ
ステム装置は、データ機能装置（data function devic
e）と、コマンド状態装置（command state device）と
をさらに備えている。コマンド状態装置は、データ機能
装置に連結されている。チップセットからデータアクセ
スコマンドを受信しかつメモリバスアクセラレータから
状態を受信した後に、コマンド状態装置は、データアク
セスコマンドとメモリバスアクセラレータの状態とにし
たがって、データ機能装置とメモリバスアクセラレータ
とを制御する。以後、データ機能装置は、チップセット
とメモリバスアクセラレータとの間におけるデータ伝送
を処理しかつ制御する。

【０００８】本発明のメモリバスアクセラレータは、さ
らに、インターフェースを介して、メモリバスアクセラ
レーションシステム装置とメモリとの間におけるデータ
伝送および制御をもたらす。メモリインターフェース
は、メモリインターフェースと制御メモリアクセラレー
タとを備えている。制御メモリアクセラレータは、メモ
リインターフェースに連結されている。メモリバスアク
セラレータの状態をメモリバスアクセラレーションシス
テム装置へ伝送した後に、制御メモリアクセラレータ
は、メモリバスアクセラレーションシステム装置のコマ
ンドを受信する。メモリインターフェースは、メモリバ
スアクセラレーションシステム装置のコマンドにしたが
って制御される。以後、メモリインターフェースは、メ
モリバスアクセラレーションシステム装置とメモリとの
間におけるデータ伝送を処理しかつ制御する。

【０００９】本発明は、さらに、メモリ内のデータにア
クセスするためにメモリバスアクセラレータを利用する
メモリ性能をアクセラレートする方法を提供する。前記
方法は、アクセスサイクルの間にアクセスコマンドを供
給する段階と、該アクセスコマンドにしたがってアクセ
スサイクルの間にデータに順次的にアクセスするよう
に、かつ、対応するメモリ位置におけるデータにアクセ
スするように、メモリバスアクセラレータに命令する段
階とを有する。

【００１０】要約すると、本発明は、チップセットとメ
モリとの間における伝送を制御するために、メモリバス
アクセラレーションシステム装置とメモリバスアクセラ
レータとを利用する。アクセスサイクル内に、複数のメ
モリバスアクセラレータがメモリ内のデータに順次的に
アクセスし、これにより、メモリ容量を増加させるため
により多くのＳＤＲＡＭまたはＤＤＲ ＳＤＲＡＭが追
加されるので、メモリの動作速度もまた増加する。さら
に、追加のメモリユニットは、チップセットの動作速度
を低下させない。

【００１１】前述の概略的な説明および以後の詳細な説
明の両方が例示的なものであり、かつ、クレームされて
いる本発明に関するさらなる説明を与えるように意図さ
れていることを理解すべきである。

【００１２】

【発明の実施の形態】添付図面は、本発明に関するさら
なる理解をもたらすように備えられており、かつ、本明
細書の一部に組み込まれ、かつ、本明細書の一部を構成
している。これらの図面は、本発明の実施形態を示して
おり、かつ、記載とともに、本発明の本質を説明するた
めに役立つものである。

【００１３】以下、本発明の好ましい実施形態が詳細に
参照され、その例については、添付図面に示されてい
る。図面および説明において、同じまたは類似した部分
について言及するためには、可能な限り同じ参照番号が
用いられている。

【００１４】図１は、本発明の好ましい実施形態による
メモリアクセラレータのブロック図である。図１に示さ
れるように、本発明のメモリアクセラレータについて
は、メモリバスアクセラレータ１０４，１０６，１０８
を有するメモリバスアクセラレーションシステム装置１
０と、メモリアクセラレータ１１０という２つの主要な
部分に分割することができる。メモリバスアクセラレー
タ１０４，１０６，１０８については、それぞれ、ＲＤ
ＲＡＭ１２，ＳＤＲＡＭ１４，ＤＤＲ ＳＤＲＡＭ１６
のような様々な動作速度を有するメモリに適用すること
ができる。

【００１５】図２は、本発明の好ましい実施形態による
メモリアクセラレータの一部を示すブロック図である。
第一に、メモリバスアクセラレーションシステム装置２
０は、チップセット信号を受信する。チップセット信号
の信号変換が行われる。その後に、メモリバスアクセラ
レータ２２は、変換されたチップセット信号をバスアク
セラレーションシステム装置２０から受け取る。メモリ
バスアクセラレーションシステム装置２０からの変換さ
れたチップセット信号にしたがって、データの送信また
は受信に関する決定がなされる。最後に、対応するメモ
リによるデータアクセスが行われる。メモリバスアクセ
ラレータ２２は、メモリバスアクセラレーションシステ
ム装置２０に連結されている。例えば、メモリバスアク
セラレーションシステム装置２０がデータアクセスコマ
ンドをチップセットから受信すると、メモリバスアクセ
ラレーションシステム装置２０は、データアクセスコマ
ンドをアクセスコマンドに変換し、かつ、該アクセスコ
マンドをメモリバスアクセラレータ２２へ出力する。こ
れにより、メモリバスアクセラレータ２２は、メモリバ
ス上においてデータに順次的にアクセスすることができ
る。最後に、メモリバスアクセラレータ２２と対応する
メモリとの間におけるデータアクセスが行われる。前述
した本発明については、チップセットへのアプリケーシ
ョンの他に、インターフェースチップにも適用できるこ
とを特筆しておく。

【００１６】図３は、本発明の好ましい実施形態による
メモリバスアクセラレーションシステム装置のブロック
図である。図３に示されるように、メモリバスアクセラ
レーションシステム装置３０については、コマンド状態
装置３０２およびデータ機能装置３０４という２つの主
要な部分に分割することができる。コマンド状態装置３
０２は、チップセットからコマンドを受信し、メモリバ
スアクセラレータ３０から状態データを受信するので、
データ機能装置３０４およびメモリバスアクセラレータ
３０は、チップセットコマンドとメモリバスアクセラレ
ータの上タイトにしたがって制御される。その後に、デ
ータ機能装置３０４は、チップセットとメモリバスアク
セラレータとの間におけるあらゆるオペレーションのた
めのデータ伝送および制御を与える。例えば、コマンド
状態装置３０２が、チップセットから書き込みデータコ
マンドを受信し、メモリバスアクセラレータ３０から状
態データを受信すると、書き込みコマンドは、データ機
能装置３０４を制御するために、メモリバスアクセラレ
ータ３０へ出力される。データ機能装置３０４は、デー
タ書き込みオペレーションを開始して、チップセットお
よびメモリバスアクセラレータ３０とともに、データを
メモリ内に書き込む。

【００１７】図４は、本発明の好ましい実施形態による
ＳＤＲＡＭバスアクセラレータのブロック図である。よ
り良好にメモリバスアクセラレータを示すために、メモ
リはＳＤＲＡＭである。この実施形態において、メモリ
アクセラレータ４０については、制御メモリアクセラレ
ータ４００およびＳＤＲＡＭインターフェース４０２と
いう２つの主要な部分に分割することができる。第一
に、制御メモリアクセラレータ４００は、メモリバスア
クセラレータ４００の電流状態をメモリバスアクセラレ
ーションシステム装置４２へ転送し、かつ、メモリバス
アクセラレーションシステム装置４２からコマンドを受
信する。メモリバスアクセラレーションシステム装置４
２から送信されたコマンドにしたがって、ＳＤＲＡＭイ
ンターフェース４０２は制御される。以後、ＳＤＲＡＭ
インターフェース４０２は、メモリバスアクセラレータ
４００とＳＤＲＡＭ４４との間におけるあらゆるデータ
伝送を制御しかつ処理する。

【００１８】前記制御メモリアクセラレータ４００につ
いては、コマンド状態装置４０００およびデータ機能装
置４００２という２つの主要な部分にさらに分割するこ
とができる。コマンド状態装置４０００は、メモリバス
アクセラレータ４０の状態データをメモリバスアクセラ
レーションシステム装置４２へ転送し、かつ、コマンド
をメモリバスアクセラレーションシステム装置４２から
受信する。メモリバスアクセラレーションシステム装置
４２からのコマンドにしたがって、ＳＤＲＡＭインター
フェース４０２およびデータ機能装置４００２が制御さ
れる。以後、データ機能装置４００２は、メモリバスア
クセラレーションシステム装置４２とＳＤＲＡＭインタ
ーフェース４０２との間におけるあらゆるデータ伝送を
制御しかつ処理する。

【００１９】前記ＳＤＲＡＭインターフェース４０２に
ついては、ＳＤＲコマンド装置４０２０およびＳＤＲデ
ータ装置４０２２という２つの主要な部分にさらに分割
することができる。メモリバスアクセラレータ４００か
らコマンドを受信した後に、ＳＤＲコマンド装置４０２
０は、メモリバスアクセラレータ４００からのコマンド
にしたがって、メモリ制御信号をＳＤＲＡＭ４４へ出力
する。メモリ制御信号を受信した後に、ＳＤＲＡＭ４４
は、ＳＤＲデータ装置４０２２とともに、データ伝送お
よび制御機能を与える。その後に、ＳＤＲデータ装置４
０２２およびメモリバスアクセラレータ４００もまた、
ともにデータ伝送および制御機能を与える。

【００２０】図５は、本発明の好ましい実施形態による
ＤＤＲ ＳＤＲＡＭバスアクセラレータのブロック図で
ある。より良好にメモリバスアクセラレータを示すため
に、メモリはＤＤＲ ＳＤＲＡＭである。この実施形態
において、メモリアクセラレータ５０については、制御
メモリアクセラレータ５００およびＤＤＲ ＳＤＲＡＭ
インターフェース５０２という２つの主要な部分に分割
することができる。第一に、制御メモリアクセラレータ
５００は、メモリバスアクセラレータ５００の電流状態
をメモリバスアクセラレーションシステム装置５２へ転
送する。メモリバスアクセラレーションシステム装置５
２から送信されたコマンドにしたがって、ＤＤＲ ＳＤ
ＲＡＭインターフェース５０２は制御される。以後、Ｄ
ＤＲ ＳＤＲＡＭインターフェース５０２は、メモリバ
スアクセラレータ５００とＤＤＲＳＤＲＡＭ５４との間
におけるデータ伝送を制御しかつ処理する。

【００２１】前記制御メモリアクセラレータ５００につ
いては、コマンド状態装置５０００およびデータ機能装
置５００２という２つの主要な部分にさらに分割するこ
とができる。コマンド状態装置５０００は、メモリバス
アクセラレータ５０の状態データをメモリバスアクセラ
レーションシステム装置５２へ転送し、かつ、コマンド
をメモリバスアクセラレーションシステム装置５２から
受信する。メモリバスアクセラレーションシステム装置
５２からのコマンドにしたがって、ＤＤＲ ＳＤＲＡＭ
インターフェース５０２およびデータ機能装置５００２
が制御される。以後、データ機能装置５００２は、メモ
リバスアクセラレーションシステム装置５２とＤＤＲ
ＳＤＲＡＭインターフェース５０２との間におけるあら
ゆるデータ伝送を制御しかつ処理する。

【００２２】前記ＤＤＲ ＳＤＲＡＭインターフェース
５０２については、ＤＤＲコマンド装置５０２０および
ＤＤＲデータ装置５０２２という２つの主要な部分にさ
らに分割することができる。メモリバスアクセラレータ
５００からコマンドを受信した後に、ＤＤＲコマンド装
置５０２０は、メモリバスアクセラレータ５００からの
コマンドにしたがって、メモリ制御信号をＤＤＲ ＳＤ
ＲＡＭ５４へ出力する。メモリ制御信号を受信した後
に、ＤＤＲ ＳＤＲＡＭ５４は、ＤＤＲデータ装置５０
２２とともに、データ伝送および制御機能を与える。そ
の後に、ＤＤＲデータ装置５０２２およびメモリバスア
クセラレータ５００もまた、ともにデータ伝送および制
御機能を与える。

【００２３】この実施形態において、ＳＤＲＡＭおよび
ＤＤＲ ＳＤＲＡＭは、メモリの一例として供給されて
いる。実際に、このような技術に精通した者であれば、
本発明を多くのタイプのメモリに適用できることを理解
することができる。例えば、ＳＤＲＡＭを動作させるメ
モリインターフェースはＳＤＲＡＭインターフェースで
あり、ＳＤＲＡＭを動作させるメモリコマンド装置はＳ
ＤＲコマンド装置であり、かつ、ＳＤＲＡＭを動作させ
るメモリデータ装置は、ＳＤＲデータ装置である。

【００２４】図６は、本発明の好ましい実施形態による
メモリアクセラレータのブロック図である。第一に、メ
モリアクセラレータ６０内部の制御メモリアクセラレー
タ６００は、メモリバスアクセラレータ６００の電流状
態をメモリバスアクセラレーションシステム装置６２へ
転送し、かつ、コマンドをメモリバスアクセラレーショ
ンシステム装置６２から受信する。メモリバスアクセラ
レーションシステム装置６２から送信されたコマンドに
したがって、メモリアレイ６０２は制御される。

【００２５】前記メモリバスアクセラレータ６００につ
いては、コマンド状態装置６０００およびデータ機能装
置６００２という２つの主要な部分に分割することがで
きる。制御メモリアクセラレータ６００の状態をメモリ
バスアクセラレーションシステム装置６２へ伝送した後
に、コマンド状態装置６０００は、メモリバスアクセラ
レーションシステム装置６２からコマンドを受信する。
メモリバスアクセラレーションシステム装置６２からの
コマンドは、メモリアレイ６０２とデータ機能装置６０
０２とを制御するのに役立ち、これにより、データ機能
装置６００２およびメモリバスアクセラレーションシス
テム装置６２は、ともにデータ伝送を制御する。

【００２６】図７は、本発明の好ましい実施形態による
他のメモリアクセラレータのブロック図である。図７の
メモリアクセラレータは、１０個のチャンネルを有して
いる。データ速度が１倍増加するメモリバスアクセラレ
ータ７２がさらに組み込まれると、構造全体のデータ伝
送速度は１倍増加する。データ速度が２倍増加するメモ
リアクセラレータ７４が追加されれば、構造全体のデー
タ伝送速度は３倍増加する。データ速度が４倍増加する
メモリアクセラレータ７６がさらに追加されれば、構造
全体のデータ伝送速度は７倍増加する。したがって、メ
モリアクセラレータのデータ伝送速度は、メモリバスの
テクノロジーまたは処理速度が向上するにつれて増加す
ることができる。

【００２７】前述した装置の動作にしたがって、メモリ
動作速度を増加させるための方法が考案される。図８
は、本発明の好ましい実施形態によるメモリ性能を高め
る方法を示す流れ図である。前記方法は、メモリバスア
クセラレータを介してメモリユニット内のデータにアク
セスする段階を有している。アクセスサイクル全体を実
行する段階Ｓ８００については、２つの下位段階Ｓ８０
２，Ｓ８０４に分割することができる。段階Ｓ８０２に
おいて、アクセスコマンドが供給される。段階Ｓ８０４
において、メモリバスアクセラレータは、アクセスコマ
ンドにしたがって、アクセスサイクルＳ８００内に、デ
ータに順次的にアクセスし、かつ、対応するメモリによ
ってデータアクセスオペレーションを実行する。

【００２８】メモリアクセラレータがシステムのデータ
アクセス速度を増加させることができる方法について説
明するために、４チャンネルメモリアクセラレータのタ
イミング図が、以下に表示かつ説明されている。

【００２９】図９（ａ）は、本発明によるデータ書き込
みオペレーションにおける、１つのグループのメモリバ
スアクセラレータに関するタイミング図である。システ
ムが書き込みコマンドをメモリアクセラレータへ伝送す
る場合に、該システムが１つのグループのみのメモリバ
スを偶然に用いかつメモリがＳＤＲＡＭであれば、デー
タＤ０がデータバス上に現れる。データＤ０がメモリバ
スアクセラレータにより処理された後に、処理されたデ
ータＤ０はＳＤＲＡＭに書き込まれる。

【００３０】図９（ｂ）は、本発明によるデータ読み取
りオペレーションにおける、１つのグループのメモリバ
スアクセラレータに関するタイミング図である。システ
ムが読み取りコマンドをメモリアクセラレータへ伝送す
る場合に、該システムが１つのグループのみのメモリバ
スを偶然に用いかつメモリがＳＤＲＡＭであれば、メモ
リバスアクセラレータは、データＤ０をＳＤＲＡＭから
回収し、かつ、データＤ０をデータバスへ転送する。

【００３１】図１０（ａ）は、本発明によるデータ書き
込みオペレーションにおける、２つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが書き込みコマンドをメモリアクセラレータへ伝送
する場合に、該システムが２つのグループのメモリバス
を偶然に用いかつメモリがＳＤＲＡＭであれば、データ
Ｄ０，Ｄ１がデータバス上に現れる。データＤ０が第１
メモリバスアクセラレータにより処理された後に、処理
されたデータＤ０はＳＤＲＡＭに書き込まれる。同様
に、データＤ１が第２メモリバスアクセラレータにより
処理された後に、処理されたデータＤ１はＳＤＲＡＭに
書き込まれる。例えば、チップセットはデータ書き込み
コマンドを発行する。メモリバスアクセラレーションシ
ステム装置がデータ書き込みコマンドを受信すると、書
き込みコマンドは、第１メモリバスアクセラレータと第
２メモリバスアクセラレータとへ出力される。第１メモ
リバスアクセラレータ内部のコマンド状態装置および第
２メモリバスアクセラレータ内部のコマンド状態装置
は、書き込みコマンドを受信し、かつ、書き込みコマン
ドをデータ機能バスとＳＤＲコマンド装置とへ、それぞ
れ再送信する。ＳＤＲコマンド装置は、データ書き込み
オペレーションに備えて、対応するＳＤＲＡＭへ書き込
みコマンドを発行する。データＤ０，Ｄ１は、チップセ
ットを介してデータバスに書き込まれる。その後に、第
１メモリバスアクセラレータのデータ機能装置および第
２メモリバスアクセラレータのデータ機能装置は、デー
タバスからのデータを順次的に取り出し（fetch）、か
つ、該データをＳＤＲデータ装置を介してＳＤＲＡＭに
書き込む。

【００３２】図１０（ｂ）は、本発明によるデータ読み
取りオペレーションにおける、２つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが読み取りコマンドをメモリアクセラレータへ伝送
する場合に、該システムが２つのグループのメモリバス
を偶然に用いかつメモリがＳＤＲＡＭであれば、第１メ
モリバスアクセラレータは、データＤ０をＳＤＲＡＭか
ら回収し、その一方で、第２メモリバスアクセラレータ
は、データＤ１をＳＤＲＡＭから回収する。データＤ
０，Ｄ１は、データバスへ順次的に伝送される。例え
ば、チップセットはデータ読み取りコマンドを発行す
る。メモリバスアクセラレーションシステム装置がデー
タ読み取りコマンドを受信すると、読み取りコマンド
は、第１メモリバスアクセラレータと第２メモリバスア
クセラレータとへ出力される。第１メモリバスアクセラ
レータ内部のコマンド状態装置および第２メモリバスア
クセラレータ内部のコマンド状態装置は、読み取りコマ
ンドを受信し、かつ、読み取りコマンドをデータ機能バ
スとＳＤＲコマンド装置とへ、それぞれ再送信する。Ｓ
ＤＲコマンド装置は、対応するＳＤＲＡＭへ読み取りコ
マンドを発行し、その一方で、対応するＳＤＲＡＭは、
該データをＳＤＲデータ装置を介してデータ機能装置へ
発行する。その後に、データ機能装置は、データＤ０，
Ｄ１をデータバスへ順次的に転送する。

【００３３】図１１（ａ）は、本発明によるデータ書き
込みオペレーションにおける、３つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが書き込みコマンドをメモリアクセラレータへ伝送
する場合に、該システムが３つのグループのメモリバス
を偶然に用いかつメモリがＳＤＲＡＭであれば、データ
Ｄ０，Ｄ１，Ｄ２がデータバス上に現れる。データＤ０
が第１メモリバスアクセラレータにより処理された後
に、処理されたデータＤ０はＳＤＲＡＭに書き込まれ
る。データＤ１が第２メモリバスアクセラレータにより
処理された後に、処理されたデータＤ１はＳＤＲＡＭに
書き込まれる。同様に、データＤ２が第３メモリバスア
クセラレータにより処理された後に、処理されたデータ
Ｄ２はＳＤＲＡＭに書き込まれる。

【００３４】図１１（ｂ）は、本発明によるデータ読み
取りオペレーションにおける、３つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが読み取りコマンドをメモリアクセラレータへ伝送
する場合に、該システムが３つのグループのメモリバス
を偶然に用いかつメモリがＳＤＲＡＭであれば、第１メ
モリバスアクセラレータは、データＤ０をＳＤＲＡＭか
ら回収し、第２メモリバスアクセラレータは、データＤ
１をＳＤＲＡＭから回収し、かつ、第３メモリバスアク
セラレータは、データＤ２をＳＤＲＡＭから回収する。
その後に、データＤ０，Ｄ１，Ｄ２は、データバスへ順
次的に伝送される。

【００３５】図１２（ａ）は、本発明によるデータ書き
込みオペレーションにおける、４つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが書き込みコマンドをメモリアクセラレータへ伝送
する場合に、該システムが４つのグループのメモリバス
を偶然に用いかつメモリがＳＤＲＡＭであれば、データ
Ｄ０，Ｄ１，Ｄ２，Ｄ３がデータバス上に現れる。デー
タＤ０が第１メモリバスアクセラレータにより処理され
た後に、処理されたデータＤ０はＳＤＲＡＭに書き込ま
れる。データＤ１が第２メモリバスアクセラレータによ
り処理された後に、処理されたデータＤ１はＳＤＲＡＭ
に書き込まれる。データＤ２が第３メモリバスアクセラ
レータにより処理された後に、処理されたデータＤ２は
ＳＤＲＡＭに書き込まれる。データＤ３が第４メモリバ
スアクセラレータにより処理された後に、処理されたデ
ータＤ３はＳＤＲＡＭに書き込まれる。

【００３６】図１２（ｂ）は、本発明によるデータ読み
取りオペレーションにおける、４つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが読み取りコマンドをメモリアクセラレータへ伝送
する場合に、該システムが４つのグループのメモリバス
を偶然に用いかつメモリがＳＤＲＡＭであれば、第１メ
モリバスアクセラレータは、データＤ０をＳＤＲＡＭか
ら回収し、第２メモリバスアクセラレータは、データＤ
１をＳＤＲＡＭから回収し、第３メモリバスアクセラレ
ータは、データＤ３をＳＤＲＡＭから回収し、かつ、第
４メモリバスアクセラレータは、データＤ３をＳＤＲＡ
Ｍから回収する。その後に、データＤ０，Ｄ１，Ｄ２，
Ｄ３は、データバスへ順次的に伝送される。

【００３７】図１３（ａ）は、本発明によるデータ書き
込みオペレーションにおける、１つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが書き込みコマンドをメモリアクセラレータへ伝送
する場合に、該システムが１つのグループのみのメモリ
バスを偶然に用いかつメモリがＤＤＲ ＳＤＲＡＭであ
れば、データＤ０，Ｄ１がデータバス上に現れる。デー
タＤ０，Ｄ１がメモリバスアクセラレータにより処理さ
れた後に、処理されたデータＤ０，Ｄ１はＤＤＲ ＳＤ
ＲＡＭに書き込まれる。

【００３８】図１３（ｂ）は、本発明によるデータ読み
取りオペレーションにおける、１つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが読み取りコマンドをメモリアクセラレータへ伝送
する場合に、該システムが１つのグループのみのメモリ
バスを偶然に用いかつメモリがＤＤＲ ＳＤＲＡＭであ
れば、メモリバスアクセラレータは、データＤ０，Ｄ１
をＤＤＲ ＳＤＲＡＭから回収し、かつ、データＤ０，
Ｄ１をデータバスへ転送する。

【００３９】図１４（ａ）は、本発明によるデータ書き
込みオペレーションにおける、２つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが書き込みコマンドをメモリアクセラレータへ伝送
する場合に、該システムが２つのグループのメモリバス
を偶然に用いかつメモリがＤＤＲ ＳＤＲＡＭであれ
ば、データＤ０，Ｄ１，Ｄ２，Ｄ３がデータバス上に現
れる。データＤ０，Ｄ１が第１メモリバスアクセラレー
タにより処理された後に、処理されたデータＤ０，Ｄ１
はＤＤＲ ＳＤＲＡＭに書き込まれる。同様に、データ
Ｄ２，Ｄ３が第２メモリバスアクセラレータにより処理
された後に、処理されたデータＤ２，Ｄ３はＤＤＲ Ｓ
ＤＲＡＭに書き込まれる。

【００４０】図１４（ｂ）は、本発明によるデータ読み
取りオペレーションにおける、２つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが読み取りコマンドをメモリアクセラレータへ伝送
する場合に、該システムが２つのグループのメモリバス
を偶然に用いかつメモリがＤＤＲ ＳＤＲＡＭであれ
ば、第１メモリバスアクセラレータは、データＤ０，Ｄ
１をＤＤＲ ＳＤＲＡＭから回収し、かつ、データＤ
０，Ｄ１をデータバスへ転送する。同様に、第２メモリ
バスアクセラレータは、データＤ２，Ｄ３をＤＤＲ Ｓ
ＤＲＡＭから回収し、かつ、データＤ２，Ｄ３をデータ
バスへ転送する。

【００４１】図１５（ａ）は、本発明によるデータ書き
込みオペレーションにおける、２つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが書き込みコマンドをメモリアクセラレータへ伝送
する場合に、該システムが２つのグループのメモリバス
を偶然に用いかつメモリがＳＤＲＡＭおよびＤＤＲＳＤ
ＲＡＭであれば、データＤ０，Ｄ１，Ｄ２がデータバス
上に現れる。データＤ０，Ｄ１が第１メモリバスアクセ
ラレータにより処理された後に、処理されたデータＤ
０，Ｄ１はＤＤＲ ＳＤＲＡＭに書き込まれる。同様
に、データＤ２が第２メモリバスアクセラレータにより
処理された後に、処理されたデータＤ２はＳＤＲＡＭに
書き込まれる。

【００４２】図１５（ｂ）は、本発明によるデータ読み
取りオペレーションにおける、２つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが読み取りコマンドをメモリアクセラレータへ伝送
する場合に、該システムが２つのグループのメモリバス
を偶然に用いかつメモリがＳＤＲＡＭおよびＤＤＲＳＤ
ＲＡＭであれば、第１メモリバスアクセラレータは、デ
ータＤ０，Ｄ１をＤＤＲ ＳＤＲＡＭから回収し、か
つ、データＤ０，Ｄ１をデータバスへ転送する。同様
に、第２メモリバスアクセラレータは、データＤ２をＳ
ＤＲＡＭから回収し、かつ、データＤ２をデータバスへ
転送する。

【００４３】図１６（ａ）は、本発明によるデータ書き
込みオペレーションにおける、３つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが書き込みコマンドをメモリアクセラレータへ伝送
する場合に、該システムが３つのグループのメモリバス
を偶然に用いかつメモリが２セットのＳＤＲＡＭおよび
１セットのＤＤＲ ＳＤＲＡＭであれば、データＤ０，
Ｄ１，Ｄ２，Ｄ３がデータバス上に現れる。データＤ０
が第１メモリバスアクセラレータにより処理された後
に、処理されたデータＤ０は第１セットのＳＤＲＡＭに
書き込まれる。データＤ１，Ｄ２が第２メモリバスアク
セラレータにより処理された後に、処理されたデータＤ
１，Ｄ２はＤＤＲ ＳＤＲＡＭに書き込まれる。同様
に、データＤ３が第３メモリバスアクセラレータにより
処理された後に、処理されたデータＤ３は第２セットの
ＳＤＲＡＭに書き込まれる。

【００４４】図１６（ｂ）は、本発明によるデータ読み
取りオペレーションにおける、３つのグループのメモリ
バスアクセラレータに関するタイミング図である。シス
テムが読み取りコマンドをメモリアクセラレータへ伝送
する場合に、該システムが３つのグループのメモリバス
を偶然に用いかつメモリが２セットのＳＤＲＡＭおよび
１セットのＤＤＲ ＳＤＲＡＭであれば、第１メモリバ
スアクセラレータは、データＤ０を第１セットのＳＤＲ
ＡＭから回収し、かつ、データＤ０をデータバスへ転送
する。第２メモリバスアクセラレータは、データＤ１，
Ｄ２をＤＤＲＳＤＲＡＭから回収し、かつ、データＤ
１，Ｄ２をデータバスへ転送する。同様に、第３メモリ
バスアクセラレータは、データＤ３を第２セットのＳＤ
ＲＡＭから回収し、かつ、データＤ３をデータバスへ転
送する。

【００４５】メモリバスアクセラレータおよびメモリの
数が増加するにつれて、システム内におけるメモリのデ
ータアクセス速度は増加する。さらに、アクセス速度
は、特定のタイプのメモリに制約されず、かつ、メモリ
バスアクセラレータに関するデータ書き込み順序も確定
されない。図１５（ａ），図１５（ｂ）、および、図１
６（ａ），図１６（ｂ）に示されている状況は、順序づ
け状態の１つに過ぎない。

【００４６】本発明については、例えば、マザーボー
ド、ポータブルコンピュータマザーボード、インターフ
ェースカードを包含する多くのタイプのシステムに適用
することもできる。以下は、各々のシステムに関する簡
単な説明である。

【００４７】図１７は、本発明の好ましい実施形態によ
る第１タイプのメモリアクセラレータを用いたマザーボ
ードを示すブロック図である。マザーボード１９０は、
チップセット１９００と、メモリバスアクセラレーショ
ンシステム装置１９０２と、メモリバスアクセラレータ
１９０４とを、少なくとも備えている。メモリバスアク
セラレーションシステム装置１９０２は、メモリバスア
クセラレータ１９０４とチップセット１９００との間を
往復する信号を処理する。メモリバスアクセラレータ１
９０４は、メモリバスアクセラレーションシステム装置
１９０２から信号を受信し、かつ、メモリバスアクセラ
レーションシステム装置１９０２から伝送された信号デ
ータにしたがって、データの送信または受信を行う。メ
モリバスアクセラレータ１９０４は、さらに、メモリと
信号を交換する。

【００４８】図１８は、本発明の好ましい実施形態によ
る第２タイプのメモリアクセラレータを用いたマザーボ
ードを示すブロック図である。このシステムは、図１７
に示されているシステムと非常に類似している。メモリ
バスアクセラレータについては、メモリバスアクセラレ
ータスロット２００４およびアクセラレータメモリモジ
ュール２００６にさらに分割することができる。メモリ
バスアクセラレータスロット２００４は、メモリバスア
クセラレーションシステム装置２００２から信号を受信
し、かつこれにしたがって、データの送信または受信を
行う。メモリバスアクセラレータスロット２００４は、
さらに、メモリバスアクセラレーションシステム装置２
００２とアクセラレータメモリモジュール２００６との
間における信号を調停し（arbitrate）、かつ、アクセ
ラレータメモリモジュール２００６内のデータにアクセ
スする。

【００４９】図１９は、本発明の好ましい実施形態によ
る第３タイプのメモリアクセラレータを用いたマザーボ
ードを示すブロック図である。このシステムは、図１７
に示されているシステムと非常に類似している。しかし
ながら、メモリバスアクセラレータにメモリが取り付け
られている図１７におけるシステムとは異なり、メモリ
２１０６およびチップセット２１００は、ともに連結さ
れており、これにより、直接的にチップセット２１００
を介してメモリデータにアクセスすることができる。

【００５０】図２０は、本発明の好ましい実施形態によ
る第４タイプのメモリアクセラレータを用いたマザーボ
ードを示すブロック図である。このシステムは、図１８
に示されているシステムと非常に類似している。しかし
ながら、メモリバスアクセラレータスロットにメモリが
取り付けられている図１８におけるシステムとは異な
り、メモリ２２０６およびチップセット２２００は、と
もに連結されており、これにより、直接的にチップセッ
ト２２００を介してメモリデータにアクセスすることが
できる。

【００５１】図２１は、本発明の好ましい実施形態によ
る第５タイプのメモリアクセラレータを用いたマザーボ
ードを示すブロック図である。このシステムは、図１７
に示されているシステムと非常に類似している。しかし
ながら、チップセット２３０２およびメモリバスアクセ
ラレーションシステム装置２３０４は、ホスト装置２３
００内部に閉じ込められている。

【００５２】図２２は、本発明の好ましい実施形態によ
る第６タイプのメモリアクセラレータを用いたマザーボ
ードを示すブロック図である。このシステムは、図１８
に示されているシステムと非常に類似している。しかし
ながら、チップセット２４０２およびメモリバスアクセ
ラレーションシステム装置２４０４は、ホスト装置２４
００内部に閉じ込められている。

【００５３】図２３は、本発明の好ましい実施形態によ
る第１タイプのメモリアクセラレータを用いたポータブ
ルコンピュータマザーボードを示すブロック図である。
ポータブルコンピュータマザーボード２５０は、チップ
セット２５００と、メモリバスアクセラレーションシス
テム装置２５０２と、メモリバスアクセラレータ２５０
４とを少なくとも備えている。メモリバスアクセラレー
ションシステム装置２５０２は、チップセット２５００
との間で信号を通信する。メモリバスアクセラレータ２
５０４は、メモリバスアクセラレーションシステム装置
２５０２から信号を受信し、かつこれにしたがって、デ
ータの送信または受信を行う。メモリバスアクセラレー
タ２５０４は、さらに、メモリバスアクセラレーション
システム装置２５０２とメモリとの間における信号を処
理する。

【００５４】図２４は、本発明の好ましい実施形態によ
る第２タイプのメモリアクセラレータを用いたポータブ
ルコンピュータマザーボードを示すブロック図である。
このシステムは、図２３に示されているシステムと非常
に類似している。メモリバスアクセラレータについて
は、メモリバスアクセラレータスロット２６０４および
アクセラレータメモリモジュール２６０６にさらに分割
することができる。メモリバスアクセラレータスロット
２６０４は、メモリバスアクセラレーションシステム装
置２６０２から信号を受信し、かつこれにしたがって、
データの送信または受信を行う。メモリバスアクセラレ
ータスロット２６０４は、さらに、メモリバスアクセラ
レーションシステム装置２６０２とアクセラレータメモ
リモジュール２６０６との間における信号を調停し、か
つ、アクセラレータメモリモジュール２６０６内のデー
タにアクセスする。

【００５５】図２５は、本発明の好ましい実施形態によ
る第３タイプのメモリアクセラレータを用いたポータブ
ルコンピュータマザーボードを示すブロック図である。
このシステムは、図２３に示されているシステムと非常
に類似している。しかしながら、メモリバスアクセラレ
ータにメモリが取り付けられている図２３におけるシス
テムとは異なり、メモリ２７０６およびチップセット２
７００は、ともに連結されており、これにより、直接的
にチップセット２７００を介してメモリデータにアクセ
スすることができる。

【００５６】図２６は、本発明の好ましい実施形態によ
る第４タイプのメモリアクセラレータを用いたポータブ
ルコンピュータマザーボードを示すブロック図である。
このシステムは、図２４に示されているシステムと非常
に類似している。しかしながら、メモリバスアクセラレ
ータスロットにメモリが取り付けられている図２４にお
けるシステムとは異なり、メモリ２８０８およびチップ
セット２８００は、ともに連結されており、これによ
り、直接的にチップセット２８００を介してメモリデー
タにアクセスすることができる。

【００５７】図２７は、本発明の好ましい実施形態によ
る第５タイプのメモリアクセラレータを用いたポータブ
ルコンピュータマザーボードを示すブロック図である。
このシステムは、図２３に示されているシステムと非常
に類似している。しかしながら、チップセット２９０２
およびメモリバスアクセラレーションシステム装置２９
０４は、ホスト装置２９００内部に閉じ込められてい
る。

【００５８】図２８は、本発明の好ましい実施形態によ
る第６タイプのメモリアクセラレータを用いたポータブ
ルコンピュータマザーボードを示すブロック図である。
このシステムは、図２４に示されているシステムと非常
に類似している。しかしながら、チップセット３００２
およびメモリバスアクセラレーションシステム装置３０
０４は、ホスト装置３０００内部に閉じ込められてい
る。

【００５９】図２９は、本発明の好ましい実施形態によ
る第１タイプのメモリアクセラレータを用いたインター
フェースカードを示すブロック図である。インターフェ
ースカード３１０は、インターフェースチップセット３
１００と、メモリバスアクセラレーションシステム装置
３１０２と、メモリバスアクセラレータ３１０４とを少
なくとも備えている。メモリバスアクセラレーションシ
ステム装置３１０２は、メモリバスアクセラレータ３１
０４とインターフェースチップセット３１００との間に
おける信号を処理する。メモリバスアクセラレータ３１
０４は、メモリバスアクセラレーションシステム装置３
１０２から信号を受信し、かつこれにしたがって、デー
タの送信または受信を行う。メモリバスアクセラレータ
３１０４は、さらに、メモリバスアクセラレーションシ
ステム装置３１０２とメモリとの間における信号を処理
する。

【００６０】図３０は、本発明の好ましい実施形態によ
る第２タイプのメモリアクセラレータを用いたインター
フェースカードを示すブロック図である。このシステム
は、図２９に示されているシステムと非常に類似してい
る。メモリバスアクセラレータについては、メモリバス
アクセラレータスロット３２０４およびアクセラレータ
メモリモジュール３２０６にさらに分割することができ
る。メモリバスアクセラレータスロット３２０４は、メ
モリバスアクセラレーションシステム装置３２０２から
信号を受信し、かつこれにしたがって、データの送信ま
たは受信を行う。メモリバスアクセラレータスロット３
２０４は、さらに、メモリバスアクセラレーションシス
テム装置３２０２とアクセラレータメモリモジュール３
２０６との間における信号を調停し、かつ、アクセラレ
ータメモリモジュール３２０６内のデータにアクセスす
る。

【００６１】図３１は、本発明の好ましい実施形態によ
る第３タイプのメモリアクセラレータを用いたインター
フェースカードを示すブロック図である。このシステム
は、図２９に示されているシステムと非常に類似してい
る。しかしながら、メモリバスアクセラレータにメモリ
が取り付けられている図２９におけるシステムとは異な
り、メモリ３３０６およびインターフェースチップセッ
ト３３００は、ともに連結されており、これにより、直
接的にチップセット３３００を介してメモリデータにア
クセスすることができる。

【００６２】図３２は、本発明の好ましい実施形態によ
る第４タイプのメモリアクセラレータを用いたインター
フェースカードを示すブロック図である。このシステム
は、図３０に示されているシステムと非常に類似してい
る。しかしながら、メモリバスアクセラレータスロット
にメモリが取り付けられている図３０におけるシステム
とは異なり、メモリ３４０８およびインターフェースチ
ップセット３４００は、ともに連結されており、これに
より、直接的にチップセット３４００を介してメモリデ
ータにアクセスすることができる。

【００６３】図３３は、本発明の好ましい実施形態によ
る第５タイプのメモリアクセラレータを用いたインター
フェースカードを示すブロック図である。このシステム
は、図２９に示されているシステムと非常に類似してい
る。しかしながら、インターフェースチップセット３５
０２およびメモリバスアクセラレーションシステム装置
３５０４は、ホスト装置３５００内部に閉じ込められて
いる。

【００６４】図３４は、本発明の好ましい実施形態によ
る第６タイプのメモリアクセラレータを用いたインター
フェースカードを示すブロック図である。このシステム
は、図３０に示されているシステムと非常に類似してい
る。しかしながら、チップセット３６０２およびメモリ
バスアクセラレーションシステム装置３６０４は、ホス
ト装置３６００内部に閉じ込められている。

【００６５】本発明において、メモリバスアクセラレー
ションシステム装置およびメモリバスアクセラレータ
は、ともに、チップセットとメモリとの間におけるデー
タアクセスを制御する。データにアクセスするために複
数のメモリバスアクセラレータを用いることは、アクセ
スサイクル内にデータバスから一連のデータに順次的に
アクセスすることに等しい。その後に、対応するメモリ
によるデータアクセスオペレーションが行われる。これ
により、メモリ容量が増加する他に、システム全体のア
クセス速度もまた増加する。さらに、本発明によるアプ
リケーションについては、単一回路または単一メモリに
だけではなく、多くのタイプのメモリおよび回路にも適
用することができる。

【００６６】本発明の範囲または真意から逸脱すること
なく、本発明の構成に対して種々の変更形態および変形
形態がなされ得ることが、当業者には明白である。前述
のことに鑑みて、本発明は、その変更形態および変形形
態が冒頭の請求項の範囲およびそれと均等な内容の範囲
内に収まる場合に、これらの変更形態および変形形態を
包含するように意図されている。

【図面の簡単な説明】

【図１】 本発明の好ましい実施形態によるメモリアク
セラレータのブロック図である。

【図２】 本発明の好ましい実施形態によるメモリアク
セラレータの一部を示すブロック図である。

【図３】 本発明の好ましい実施形態によるメモリバス
アクセラレーションシステム装置のブロック図である。

【図４】 本発明の好ましい実施形態によるＳＤＲＡＭ
バスアクセラレータのブロック図である。

【図５】 本発明の好ましい実施形態によるＤＤＲ Ｓ
ＤＲＡＭバスアクセラレータのブロック図である。

【図６】 本発明の好ましい実施形態によるメモリアク
セラレータのブロック図である。

【図７】 本発明の好ましい実施形態による他のメモリ
アクセラレータのブロック図である。

【図８】 本発明の好ましい実施形態によるメモリ性能
を高める方法を示す流れ図である。

【図９】 （ａ）は、本発明の好ましい実施形態による
書き込みオペレーションにおける、１つのグループのメ
モリバスアクセラレータに関するタイミング図である。
（ｂ）は、本発明の好ましい実施形態による読み取りオ
ペレーションにおける、１つのグループのメモリバスア
クセラレータに関するタイミング図である。

【図１０】 （ａ）は、本発明の好ましい実施形態によ
る書き込みオペレーションにおける、２つのグループの
メモリバスアクセラレータに関するタイミング図であ
る。（ｂ）は、本発明の好ましい実施形態による読み取
りオペレーションにおける、２つのグループのメモリバ
スアクセラレータに関するタイミング図である。

【図１１】 （ａ）は、本発明の好ましい実施形態によ
る書き込みオペレーションにおける、３つのグループの
メモリバスアクセラレータに関するタイミング図であ
る。（ｂ）は、本発明の好ましい実施形態による読み取
りオペレーションにおける、３つのグループのメモリバ
スアクセラレータに関するタイミング図である。

【図１２】 （ａ）は、本発明の好ましい実施形態によ
る書き込みオペレーションにおける、４つのグループの
メモリバスアクセラレータに関するタイミング図であ
る。（ｂ）は、本発明の好ましい実施形態による読み取
りオペレーションにおける、４つのグループのメモリバ
スアクセラレータに関するタイミング図である。

【図１３】 （ａ）は、本発明の好ましい実施形態によ
る書き込みオペレーションにおける、１つのグループの
メモリバスアクセラレータに関するタイミング図であ
る。（ｂ）は、本発明の好ましい実施形態による読み取
りオペレーションにおける、１つのグループのメモリバ
スアクセラレータに関するタイミング図である。

【図１４】 （ａ）は、本発明の好ましい実施形態によ
る書き込みオペレーションにおける、２つのグループの
メモリバスアクセラレータに関するタイミング図であ
る。（ｂ）は、本発明の好ましい実施形態による読み取
りオペレーションにおける、２つのグループのメモリバ
スアクセラレータに関するタイミング図である。

【図１５】 （ａ）は、本発明の好ましい実施形態によ
る書き込みオペレーションにおける、２つのグループの
メモリバスアクセラレータに関するタイミング図であ
る。（ｂ）は、本発明の好ましい実施形態による読み取
りオペレーションにおける、２つのグループのメモリバ
スアクセラレータに関するタイミング図である。

【図１６】 （ａ）は、本発明の好ましい実施形態によ
る書き込みオペレーションにおける、３つのグループの
メモリバスアクセラレータに関するタイミング図であ
る。（ｂ）は、本発明の好ましい実施形態による読み取
りオペレーションにおける、３つのグループのメモリバ
スアクセラレータに関するタイミング図である。

【図１７】 本発明の好ましい実施形態による第１タイ
プのメモリアクセラレータを用いたマザーボードを示す
ブロック図である。

【図１８】 本発明の好ましい実施形態による第２タイ
プのメモリアクセラレータを用いたマザーボードを示す
ブロック図である。

【図１９】 本発明の好ましい実施形態による第３タイ
プのメモリアクセラレータを用いたマザーボードを示す
ブロック図である。

【図２０】 本発明の好ましい実施形態による第４タイ
プのメモリアクセラレータを用いたマザーボードを示す
ブロック図である。

【図２１】 本発明の好ましい実施形態による第５タイ
プのメモリアクセラレータを用いたマザーボードを示す
ブロック図である。

【図２２】 本発明の好ましい実施形態による第６タイ
プのメモリアクセラレータを用いたマザーボードを示す
ブロック図である。

【図２３】 本発明の好ましい実施形態による第１タイ
プのメモリアクセラレータを用いたポータブルコンピュ
ータマザーボードを示すブロック図である。

【図２４】 本発明の好ましい実施形態による第２タイ
プのメモリアクセラレータを用いたポータブルコンピュ
ータマザーボードを示すブロック図である。

【図２５】 本発明の好ましい実施形態による第３タイ
プのメモリアクセラレータを用いたポータブルコンピュ
ータマザーボードを示すブロック図である。

【図２６】 本発明の好ましい実施形態による第４タイ
プのメモリアクセラレータを用いたポータブルコンピュ
ータマザーボードを示すブロック図である。

【図２７】 本発明の好ましい実施形態による第５タイ
プのメモリアクセラレータを用いたポータブルコンピュ
ータマザーボードを示すブロック図である。

【図２８】 本発明の好ましい実施形態による第６タイ
プのメモリアクセラレータを用いたポータブルコンピュ
ータマザーボードを示すブロック図である。

【図２９】 本発明の好ましい実施形態による第１タイ
プのメモリアクセラレータを用いたインターフェースカ
ードを示すブロック図である。

【図３０】 本発明の好ましい実施形態による第２タイ
プのメモリアクセラレータを用いたインターフェースカ
ードを示すブロック図である。

【図３１】 本発明の好ましい実施形態による第３タイ
プのメモリアクセラレータを用いたインターフェースカ
ードを示すブロック図である。

【図３２】 本発明の好ましい実施形態による第４タイ
プのメモリアクセラレータを用いたインターフェースカ
ードを示すブロック図である。

【図３３】 本発明の好ましい実施形態による第５タイ
プのメモリアクセラレータを用いたインターフェースカ
ードを示すブロック図である。

【図３４】 本発明の好ましい実施形態による第６タイ
プのメモリアクセラレータを用いたインターフェースカ
ードを示すブロック図である。

【符号の説明】

１０ メモリバスアクセラレーションシステム装置 １０４，１０６，１０８ メモリバスアクセラレータ １１０ メモリアクセラレータ １２ ＲＤＲＡＭ １４ ＳＤＲＡＭ １６ ＤＤＲ ＳＤＲＡＭ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 チップセットからの信号を処理するた
   めのメモリバスアクセラレーションシステム装置と、 メモリバスアクセラレーションシステム装置から信号を
   受信するための、該メモリバスアクセラレーションシス
   テム装置と対応するメモリユニットとの間における信号
   を処理するための、かつ、データアクセスオペレーショ
   ンを行うための少なくとも１つのメモリバスアクセラレ
   ータと、 メモリバスアクセラレーションシステム装置とメモリバ
   スアクセラレータとに連結されたメモリバスとを具備
   し、 前記メモリバスアクセラレーションシステム装置は、チ
   ップセットからデータアクセスコマンドを受信し、該デ
   ータアクセスコマンドをアクセスコマンドに変換し、か
   つ、メモリバスアクセラレータへ出力し、これにより、
   該メモリバスアクセラレータは、メモリバス上において
   データに順次的にアクセスすることができ、かつ、対応
   するメモリによってデータアクセスオペレーションを実
   行することができることを特徴とするメモリアクセラレ
   ータ。
2. 【請求項２】 メモリアクセラレータを有するマザー
   ボードであって、 チップセットと、 メモリアクセラレータとを具備し、 前記メモリアクセラレータは、 少なくとも１つのメモリユニットと、 チップセットからの信号を処理するためのメモリバスア
   クセラレーションシステム装置と、 メモリバスアクセラレーションシステム装置から信号を
   受信するための、該メモリバスアクセラレーションシス
   テム装置と対応するメモリユニットとの間における信号
   を処理するための、かつ、データアクセスオペレーショ
   ンを行うための少なくとも１つのメモリバスアクセラレ
   ータと、 メモリバスアクセラレーションシステム装置とメモリバ
   スアクセラレータとに連結されたメモリバスとを具備
   し、 前記メモリバスアクセラレーションシステム装置は、チ
   ップセットからデータアクセスコマンドを受信し、該デ
   ータアクセスコマンドをアクセスコマンドに変換し、か
   つ、メモリバスアクセラレータへ出力し、これにより、
   該メモリバスアクセラレータは、メモリバス上において
   データに順次的にアクセスすることができ、かつ、対応
   するメモリによってデータアクセスオペレーションを実
   行することができることを特徴とするメモリアクセラレ
   ータを有するマザーボード。
3. 【請求項３】 メモリアクセラレータを内部に有する
   ポータブルコンピュータマザーボードであって、 チップセットと、 メモリアクセラレータとを具備し、 前記メモリアクセラレータは、 少なくとも１つのメモリユニットと、 チップセットからの信号を処理するためのメモリバスア
   クセラレーションシステム装置と、 メモリバスアクセラレーションシステム装置から信号を
   受信するための、該メモリバスアクセラレーションシス
   テム装置と対応するメモリユニットとの間における信号
   を処理するための、かつ、データアクセスオペレーショ
   ンを行うための少なくとも１つのメモリバスアクセラレ
   ータと、 メモリバスアクセラレーションシステム装置とメモリバ
   スアクセラレータとに連結されたメモリバスとを具備
   し、 前記メモリバスアクセラレーションシステム装置は、チ
   ップセットからデータアクセスコマンドを受信し、該デ
   ータアクセスコマンドをアクセスコマンドに変換し、か
   つ、メモリバスアクセラレータへ出力し、これにより、
   該メモリバスアクセラレータは、メモリバス上において
   データに順次的にアクセスすることができ、かつ、対応
   するメモリによってデータアクセスオペレーションを実
   行することができることを特徴とするメモリアクセラレ
   ータを内部に有するポータブルコンピュータマザーボー
   ド。
4. 【請求項４】 メモリアクセラレータを内部に有する
   インターフェースカードであって、 インターフェースチップセットと、 メモリアクセラレータとを具備し、 前記メモリアクセラレータは、 少なくとも１つのメモリユニットと、 インターフェースチップセットからの信号を処理するた
   めのメモリバスアクセラレーションシステム装置と、 メモリバスアクセラレーションシステム装置から信号を
   受信するための、該メモリバスアクセラレーションシス
   テム装置と対応するメモリユニットとの間における信号
   を処理するための、かつ、データアクセスオペレーショ
   ンを行うための少なくとも１つのメモリバスアクセラレ
   ータと、 メモリバスアクセラレーションシステム装置とメモリバ
   スアクセラレータとに連結されたメモリバスとを具備
   し、 前記メモリバスアクセラレーションシステム装置は、イ
   ンターフェースチップセットからデータアクセスコマン
   ドを受信し、該データアクセスコマンドをアクセスコマ
   ンドに変換し、かつ、メモリバスアクセラレータへ出力
   し、これにより、該メモリバスアクセラレータは、メモ
   リバス上においてデータに順次的にアクセスすることが
   でき、かつ、対応するメモリによってデータアクセスオ
   ペレーションを実行することができることを特徴とする
   メモリアクセラレータを内部に有するインターフェース
   カード。
5. 【請求項５】 メモリのアクセス速度を増加させるた
   めの方法であって、前記方法は、メモリユニットから、
   および、メモリユニットへ、複数のデータバッチを転送
   するために、複数のメモリアクセラレータを利用し前記
   方法は、 アクセスサイクルを供給する段階と、 アクセスコマンドを供給する段階と、 アクセスコマンドにしたがって、アクセスサイクル内に
   データに順次的にアクセスするように、かつ、対応する
   メモリによってメモリアクセスを実行するように、メモ
   リアクセラレータに命令する段階とを具備することを特
   徴とする方法。