KR960003650B1 - 컴퓨터 시스템의 성능향상을 위한 입출력 프로세서 - Google Patents

컴퓨터 시스템의 성능향상을 위한 입출력 프로세서 Download PDF

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Abstract

내용 없음.

Description

컴퓨터 시스템의 성능향상을 위한 입출력 프로세서
제1도는 종래기술에 따른 입출력 프로세서의 블럭 구성도.
제2도는 본 발명에 따른 입출력 프로세서의 블록 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 프로세서 인터페이스 모듈 2 : 직접 메모리 접근 제어기(DMAC)
3a,3b : 제1,제2버퍼 메모리 제어기 4a,4b : 제1,제2메모리 뱅크
5~8 : 제1 내지 제4 SCSI(Small Computer System Interface) 제어기
본 발명은 컴퓨터 시스템의 성능향상을 위한 입출력 프로세서에 관한 것으로, 구체적으로는 입출력 프로세서 내부의 버퍼 메모리를 분리하여 다중의 SCSI(Small Computer System Interface) 버스가 공유하도록 구성하여 버스충돌을 감소시키는 회로와 DMAC(Direct Memory Access Controller)와 프로세서의 독립적인 동작을 위한 어드레스 및 데이타 패스의 구성회로에 관한 것이다.
일반적으로 컴퓨터 시스템의 입출력 성능 향상을 위해 입출력 요구만을 전담하여 처리하기 위해 필요한 것이 입출력 프로세서(Input/Output Processor)이다.
프로세서로부터 입출력 요구가 오면 입출력 프로세서는 자신에게 연결된 저장장치들과 함께 그 요구를 처리한다.
이러한 입출력 프로세서는 저장장치와 연결하여 사용되는데, 이때 가장 많이 사용되는 표준 입출력 버스는 SCSI(Small Computer System Interface)로 본 발명에서도 이 버스를 입출력 버스로 사용한다.
이에 따른 종래기술에서의 입출력 프로세서의 구성을 제1도를 참조하여 설명하면 다음과 같다.
도시된 바와 같이, 그 구성은, 입출력 제어기가 장착된 컴퓨터 시스템의 프로세서로부터 온 입출력 요구를 처리하고, 입출력 제어기를 제어 및 관리하는 모듈인 프로세서 인터페이스 모듈(Processor Interface Module)(1)과, 대량의 데이타를 고속으로 전송하는 모듈인 직접 메모리 접근 제어기(Direct Memory Access Controller ; DMAC)(2)와, 임시로 데이타를 저장하는 데이타 버퍼 메모리(Data Buffer Memory ; DBM)(4)와, 이 데이타 버퍼 메모리(4)를 제어하는 데이타 버퍼 메모리 제어기(Data Buffer Memory Controller ; DBMC)(3)와, 저장장치들을 연결하는 표준 SCSI 버스를 제어하는 네개의 제1 내지 제4 SCSI 제어기(SCSI #1, #2, #3, #4)(5,6,7,8)로 구성되어 있다.
이와 같은 구성에 따라 종래기술의 동작은 다음과 같다.
대량의 데이타 전송에는 직접 메모리 접근 기능을 이용하는데, 이에 그에 따른 직접 메모리 접근 기능을 하는 직접 메모리 접근 제어기(2)와 상기 직접 메모리 접근 제어기(2)가 전송하는 데이타를 저장하는 데이타 버퍼 메모리(4)를 갖는다.
이러한 데이타 버퍼 메모리(4)를 접근하는 장치는 상기 직접 메모리 접근 제어기(2)와 네개의 SCSI 제어기(5,6,7,8)로서, 여기서 직접 메모리 접근 제어기(2)는 “dbmreq*”신호를 구동함으로써 상기 데이타 버퍼 메모리(4)에 대한 접근을 요구하고, 네개의 SCSI 제어기들은 각각 “s1req*”, “s2req*”, “s3req*”, “s4req*”를 구동함으로써 데이타 버퍼 메모리(4)에 대한 접근을 요구한다.
이에 따라 데이타 버퍼 메모리 제어기(3)는 상기 요구신호들에 대해 중재 과정을 수행하여 이중 하나에 메모리 접근을 허가하는 응답신호를 보낸다. 즉, “dmaack*”신호는 직접 메모리 접근 제어기(2)로의 응답신호이고, “s1ack*”, “s2ack*”, “s3ack*”, “s4ack*”신호는 데이타 버퍼 메모리 제어기(3)로부터 각 SCSI 제어기로의 응답신호이다.
이 응답신호를 받은 직접 메모리 접근 제어기(2)나 SCSI 제어기는 자신이 마스터임을 알리는 신호로 직접 메모리 접근 제어기(2)는 “dmamaster*”신호를, 각 SCSI 제어기들은 “s1master*”, “s2master*”, “s3master*”, “s4master*”신호를 보내고 난 후 데이타 버퍼 메모리(4)에 대한 접근 동작을 시작한다.
프로세서의 데이타 및 어드레스 버스는 직접 메모리 접근 제어기(2)에 직접 연결되기 때문에 상기 데이타 버퍼 메모리(4)와의 모든 입출력 요구는 직접 메모리 접근 제어기(2)를 통해 수행된다.
이와 같이 종래의 입출력 프로세서의 구조는 하나의 버퍼 메모리에 모든 버스가 연결된 구성이다.
즉, 4개의 SCSI 제어기(5,6,7,8)는 4개의 SCSI 버스를 제어하는 제어기로서, SCSI 버스로부터의 입출력 요구를 처리하는데 필요한 프로그램을 입출력 처리기내의 데이타 버퍼 메모리(4)에 저장하고, 처리시에는 데이타 버퍼 메모리를 접근하면서 입출력 요구를 수행한다.
따라서 4개의 SCSI 제어기(5,6,7,8)가 하나의 데이타 버퍼 메모리를 공유하는 경우 4개의 SCSI 버스가 동시에 이 제어기들로부터 입출력 요구를 받게되면 상당한 버스 충돌이 발생한다.
즉, 상기 제1도에 도시된 구성으로는 직접 메모리 접근 제어기(2)가 컴퓨터 시스템과 버퍼 메모리와 대량의 데이타를 전송할 경우에 전체 블럭이 메모리로 전송될 때까지 프로세서의 동작을 중단시키는 문제점이 발생한다.
따라서, 이를 해결하기 위한 방법으로는 직접 메모리 접근 제어기가 프로세서로부터 입출력 명령을 받으면 요구된 데이타가 모두 전송될 때까지 버스를 점유하는 하나의 방법과 프로세서의 수행 시간중 싸이클 스틸(Cycle steal)방식을 이용하여 한 워드씩 메모리로 전송하는 다른 방법이 있다.
여기서, 전자의 방법은 직접 메모리 접근 제어기가 모든 데이타를 전송할 때까지 계속 프로세서 버스 및 버퍼 메모리의 버스를 점유하기 때문에 프로세서가 동작을 중단해야 하는 문제점이 있었다.
또한, 후자의 방법은 프로세서가 수행되는 시간을 이용하여 한 워드씩 데이타를 메모리로 전송함으로써 데이타 전송 시간이 길어지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점들을 해결하기 위해 프로세서와 직접 메모리 접근 제어기 사이의 데이타 및 어드레스 버스를 분리하여 프로세서가 직접 메모리 접근 제어기를 통해서만 버퍼 메모리를 접근하는 것이 아니라 직접 접근이 가능하도록 즉, 직접 메모리 접근의 동작과 프로세서의 동작을 독립적으로 수행할 수 있도록 어드레스 및 데이타 패스를 구성하여 데이타 전송시간을 단축하고, 또한 하나의 데이타 버퍼 메모리를 동일한 크기의 두개의 메모리 뱅크로 분리하여 각 버퍼 메모리 뱅크마다 프로세서와 직접 메모리 접근 제어기를 연결하는 독립적인 패스를 지원하여 하나의 입출력 프로세서에 여러개의 SCSI 버스를 연결하여 구성하는 경우 SCSI 버스 사이의 층들을 줄이기 위한 컴퓨터 시스템의 성능향상을 위한 입출력 프로세서를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 기술적인 특징은, 입출력 제어기가 장착된 컴퓨터 시스템의 프로세서로부터 전송된 입출력 요구를 처리하고, 입출력 제어기를 제어 및 관리하는 모듈인 프로세서 인터페이스 모듈과, 상기 프로세서 인터페이스 모듈을 통한 입출력신호에 따라 대량의 데이타를 고속으로 전송하는 모듈인 직접 메모리 접근 제어기와, 상기 직접 메모리 접근 제어기를 통해 전송된 데이타를 임시로 저장하는 데이타 버퍼 메모리와, 상기 데이타 버퍼 메모리를 제어하는 데이타 버퍼 메모리 제어기와, 상기 메모리들을 연결하는 다수개의 SCSI 버스를 제어하는 제1 내지 제4 SCSI 제어기로 구성된 입출력 프로세서에 있어서, 상기 제1, 제2 SCSI 제어기 및 제3, 제4 SCSI 제어기가 상기 SCSI 버스로부터의 데이타 입출력 요구를 척리하기 위해 필요한 프로그램을 저장하되, 상기 제1, 제2 SCSI 제어 및 제3, 제4 SCSI 제어기가 각각 공유하도록 상기 데이타 버퍼 메모리가 동일한 크기의 두개로 분리되는 제1메모리 뱅크 및 제2메모리 뱅크와, 상기 제1메모리 뱅크 및 제2메모리 뱅크에 해당 데이타의 입출력을 각각 제어하는 제1버퍼 메모리 제어기 및 제2버퍼 메모리 제어기로 구성되고, 상기 프로세서 인터페이스 모듈과 직접 메모리 접근 제어기는 상기 제1메모리 뱅크와 제2메모리 뱅크에 대해 서로 독립적인 패스를 지원하며, 상기 프로세서 인터페이스 모듈은 직접 메모리 접근 제어기를 통해서만 상기 메모리 뱅크들을 접근하는 것이 아니라 직접 접근하는 것을 특징으로 한다.
즉, 데이타 버퍼 메모리를 두개의 동일한 크기의 메모리 뱅크로 분리하여 프로세서 인터페이스 모듈과 데이타 버퍼 메모리, 상기 직접 메모리 접근 제어기와 데이타 버퍼 메모리 사이의 어드레스 및 데이타 패스를 서로 독립적으로 연결시킴으로써 직접 메모리 접근 제어기와 프로세서 인터페이스 모듈이 상호 간섭없이 그리고 직접 메모리 접근 제어기가 데이타 버퍼 메모리를 접근하는 동안에도 프로세서 동작은 중단없이 수행을 계속할 수가 있다. 또한 컴퓨터 시스템에 연결되는 많은 저장장치들의 효율적인 제어 및 관리를 위하여 저장장치들을 연결하는 여러개의 입출력 버스와 그 입출력 버스를 제어하는 여러개의 제어기들을 갖는 구조에서, 하나의 데이타 버퍼 메모리가 여러개의 메모리 뱅크로 분리되는 경우 모든 입출력 버스의 제어기를 하나의 버퍼 메모리에 연결시키는게 아니라 각 메모리 뱅크로 분리하여 연결함으로써 입출력 버스간의 충돌을 방지할 수가 있는 것이다.
이하, 본 발명을 첨부된 제2도에 의해 상세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 입출력 프로세서의 블럭 구성을 나타낸 것이다.
이에 따른 본 발명의 구성은, 입출력 제어기가 장착된 컴퓨터 시스템의 프로세서로부터 전송된 입출력 요구를 처리하고, 입출력 제어기를 제어 및 관리하는 모듈인 프로세서 인터페이스 모듈(1)과, 상기 프로세서 인터페이스 모듈(1)을 통한 입출력신호에 따라 대량의 데이타를 고속으로 전송하는 모듈인 직접 메모리 접근 제어기(2)와, 메모리들을 연결하는 다수개의 SCSI 버스를 제어하는 제1 내지 제4 SCSI 제어기(5,6,7,8)와, 상기 제1, 제2 SCSI 제어기(5,6) 및 제3, 제4 SCSI 제어기(7,8)가 상기 SCSI 버스로부터의 데이타 입출력 요구를 처리하기 위해 필요한 프로그램을 저장하되, 상기 제1, 제2 SCSI 제어기(5,6) 및 제3, 제4 SCSI 제어기(7,8)가 각각 공유하도록 종래의 데이타 버퍼 메모리(4)가 동일한 크기의 두개로 분리되는 제1메모리 뱅크(DMB#1,4a) 및 제2메모리 뱅크(DMB#2,4b)와, 상기 제1메모리 뱅크(4a) 및 제2메모리 뱅크(4b)에 해당 데이타의 입출력을 각각 제어하는 제1버퍼 메모리 제어기(DBMC#1,3a) 및 제2버퍼 메모리 제어기(DBMC#2,3b)로 구성되어 있다.
상기 제1, 제2 SCSI 제어기(5,6)는 SCSI 버스로부터의 데이타 입출력 요구를 처리하는데 필요한 프로그램을 입출력 프로세서 내부의 제1메모리 뱅크(4a)에 저장하고, 또한 상기 제3, 제4 SCSI 제어기(7,8)도 역시 제2메모리 뱅크(4b)에 저장한다.
또한 이들 제어기는 SCSI 버스로부터의 데이타 입출력 요구를 처리할때 버퍼 메모리를 억세스하면서 데이타 입출력 요구를 수행한다.
따라서 종래에는 4개의 SCSI 제어기(5,6,7,8)가 하나의 버퍼 메모리를 공유하는 경우 4개의 SCSI 버스가 동시에 상기 제어기들로 데이타 입출력 요구를 하게되면 상당한 버스 충돌이 발생하였다.
그러나 본 발명에서는 하나의 버퍼 메모리를 같은 크기의 두개의 메모리 뱅크, 즉 제1, 제2메모리 뱅크(4a,4b)로 나눈다.
또한 상기 동일한 두개의 메모리 뱅크(4a,4b)를 제어하도록 제1, 제2 메모리 제어기(3a, 3b)를 분리하여 연결시켰다.
이러한 제1메모리 뱅크(4a)는 하위 어드레스 영역으로 제1SCSI 제어기(5)와 제2SCSI 제어기(6)가 공유한다.
그리고 제2메모리 뱅크(4b)는 상위 어드레스 영역으로 제3SCSI 제어기(7)와 제4SCSI 제어기(8)가 공유한다.
즉, 상기한 경우에 있어 하나의 메모리 뱅크에 대해서 4개의 SCSI(5,6,7,8) 제어기중 두개의 SCSI 제어기만 억세스 요청이 가능하므로 그만큼 SCSI 버스간의 충돌도 줄고, 컴퓨터의 시스템도 향상된다.
그리고 상기한 구성에서 프로세서 인터페이스 모듈(1)과 직접 메모리 접근 제어기(2)는 제1메모리 뱅크(3)와 제2메모리 뱅크(4)에 대해 서로 독립적인 패스를 지원하고, 제1, 제2SCSI 제어기(5,6)는 제1버퍼 메모리 제어기(3a)와 제1메모리 뱅크(4a)를, 제3, 제4SCSI 제어기(7,8)는 제2버퍼 메모리 제어기(3b)와 제2메모리 뱅크(4b)를 공유함으로써 서로 독립적으로 상기 메모리 뱅크에 접근한다.
상기한 구성에서 제1, 제2메모리 뱅크로의 접근이 필요한 장치는 직접 해당 버퍼 메모리 제어기(3a,3b)로 메모리 접근을 위한 버스 사용 요구신호를 보낸다.
즉, 도면에서와 같이, “preq_dbm*/pacdk*”는 프로세서 인터페이스 모듈(1)로부터의 요구신호 및 응답신호이고, “dbmreq0*/dbmreq1*”와 “dbmack0*/dbmack1*”는 직접 메모리 접근 제어기(2)로부터의 각 메모리 뱅크의 버스 사용을 위한 요구 및 응답신호이다.
그리고 제1 내지 제4SCSI 제어기(5,6,7,8)의 요구 및 응답신호는 상기 제1도에서의 설명과 동일하다.
그리고 “pmaster*”와 “dmamaster*”는 요구에 대해 응답신호를 받은 장치가 자신이 메모리 뱅크 버스의 마스터가 되었음을 알리는 신호이다.
이러한 네개의 SCSI 제어기의 마스터 신호는 제1도에서와 동일하다.
다음은 실시예를 통한 본 발명에 대해서 설명한다.
프로세서 인터페이스 모듈(1)로부터 직접 메모리 접근 제어기(2)로 컴퓨터 시스템내 메모리와의 데이타 전송명령을 보내면 직접 메모리 접근 제어기(2)는 명령과 함께 전달된 제1, 2메모리 뱅크(4a,4b)내의 주소를 디코딩(decoding)하여 전송하거나 전송될 데이타가 현재 제1메모리 뱅크(4a)에 있는지 제2메모리 뱅크(4b)에 있는지를 결정한다.
만일 제1메모리 뱅크(4a)에 있을 경우 데이타 전송을 위하여 제1버퍼 메모리 제어기(3a)에 제1메모리 뱅크(4a) 접근을 위한 버스 사용요구신호를 보낸다.
이에 따라 제1버퍼 메모리 제어기(3a)는 상기 버스 사용요구신호를 받고 다른 장치들로부터 요구신호가 있는지를 검사한다.
이때 다른 요구신호가 없으면 제1버퍼 메모리 제어기(3a)는 “dbmack02”신호를 구동하여 직접 메모리 접근 제어기(2)에게 제1메모리 뱅크(4a)로 접근할 수 있음을 알린다.
직접 메모리 접근 제어기(2)가 이 신호를 받으면 “dmamaster*”신호를 구동하여 다른 장치들에게 자신이 제1메모리 뱅크(4a)로 접근함을 알린 후 입출력 동작을 시작한다.
그리고 직접 메모리 접근 제어기(2)가 제1메모리 뱅크(4a)를 참조하는 동안 제1메모리 뱅크(4a)를 공유하는 프로세서 인터페이스 모듈(1)이나 제1, 제2SCSI 제어기(5,6)들은 제1메모리 뱅크(4a)로 접근할 수 없다. 그러나 직접 메모리 접근 제어기(2)가 제1메모리 뱅크(4a)를 참조하는 동안 프로세서 인터페이스 모듈(1)은 직접 메모리 접근 제어기(2)가 접근하지 않는 제2메모리 뱅크(4b)나 네개의 SCSI 제어기들(5~8)은 접근할 수 있기 때문에 중단없이 수행을 계속한다.
이상과 같은 본 발명은 프로세서에서 버퍼 메모리, 직접 메모리 접근 제어기에서 버퍼 메모리 사이에 서로 독립적인 어드레스 및 데이타 패스를 지원함으로써 직접 메모리 접근 제어기(DMAC)가 하나의 버퍼 메모리 뱅크로 접근하는 동안에도 프로세서는 중단없이 직접 메모리 접근 제어기가 접근하지 않는 버퍼 메모리 뱅크나 SCSI 제어기들을 접근할 수 있기 때문에 입출력 제어기의 성능 향상뿐 아니라 그로인해 전체 컴퓨터 시스템의 성능이 향상된다.
또한 버퍼 메모리를 두 뱅크로 분리하고 네개의 SCSI 제어기를 두개씩 나누어 하나의 뱅크를 공유하도록 설계함으로써 하나의 메모리에 모두 연결되었을때 발생하는 SCSI 버스간의 충돌을 감소시키고, 직접 메모리 접근 동작과 프로세서의 동작이 독립적으로 수행될 수 있다.

Claims (1)

  1. 입출력 제어기가 장착된 컴퓨터 시스템의 프로세서로부터 전송된 입출력 요구를 처리하고, 입출력 제어기를 제어 및 관리하는 모듈인 프로세서 인터페이스 모듈과, 상기 프로세서 인터페이스 모듈을 통한 입출력신호에 따라 대량의 데이타를 고속으로 전송하는 모듈인 직접 메모리 접근 제어기와, 상기 직접 메모리 접근 제어기를 통해 전송된 데이타를 임시로 저장하는 데이타 버퍼 메모리와, 상기 데이타 버퍼 메모리를 제어하는 데이타 버퍼 메모리 제어기와, 상기 메모리들을 연결하는 다수개의 SCSI 버스를 제어하는 제1 내지 제4SCSI 제어기로 구성된 입출력 프로세서에 있어서, 상기 제1, 제2SCSI 제어기 및 제3, 제4SCSI 제어기가 상기 SCSI 버스로부터의 데이타 입출력 요구를 처리하기 위해 필요한 프로그램을 저장하되, 상기 제1, 제2SCSI 제어기 및 제3, 제4SCSI 제어기가 각각 공유하도록 상기 데이타 버퍼 메모리가 동일한 크기의 두개로 분리되는 제1메모리 뱅크 및 제2메모리 뱅크와, 상기 제1메모리 뱅크 및 제2메모리 뱅크에 해당 데이타의 저장을 각각 제어하는 제1버퍼 메모리 제어기 및 제2버퍼 메모리 제어기로 구성되고, 상기 프로세서 인터페이스 모듈과 직접 메모리 접근 제어기는 상기 제1메모리 뱅크와 제2메모리 뱅크에 대해 서로 독립적인 패스를 지원하며, 상기 프로세서 인터페이스 모듈은 직접 메모리 접근 제어기를 통해서만 상기 메모리 뱅크들을 접근하는 것이 아니라 직접 접근하는 것을 특징으로 하는 컴퓨터 시스템의 성능 향상을 위한 입출력 프로세서.
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