JPS63236153A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS63236153A JPS63236153A JP6964887A JP6964887A JPS63236153A JP S63236153 A JPS63236153 A JP S63236153A JP 6964887 A JP6964887 A JP 6964887A JP 6964887 A JP6964887 A JP 6964887A JP S63236153 A JPS63236153 A JP S63236153A
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- circuit
- bank
- bus master
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 abstract description 5
- 230000006870 function Effects 0.000 abstract 1
- 240000002853 Nelumbo nucifera Species 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、記憶装置に関し、特にバスマスタが１＋１−
列動作でき使用効率の向上が図れる記憶装置に関する。
列動作でき使用効率の向上が図れる記憶装置に関する。
［従来の技術及びその解決手段コ
従来、例えば１つの記憶装置に２つの異なるプロセッサ
又はダイレクトメモリコントローラ等のバスマスタが接
続されている場合、各々のハスマスタか同時に記憶装置
に対してアクセスすることができない。従って、一方の
バスマスタが記憶装置にアクセスしている場合、他方の
バスマスタは上記一方のバスマスタがバスを解放するま
での間記憶装置へのアクセスを待たなければならなかっ
た。
又はダイレクトメモリコントローラ等のバスマスタが接
続されている場合、各々のハスマスタか同時に記憶装置
に対してアクセスすることができない。従って、一方の
バスマスタが記憶装置にアクセスしている場合、他方の
バスマスタは上記一方のバスマスタがバスを解放するま
での間記憶装置へのアクセスを待たなければならなかっ
た。
このため、記憶装置を効率よく使用することができずシ
ステム全体の処理能力の向上か図れないといった問題点
が生じていた。
ステム全体の処理能力の向上か図れないといった問題点
が生じていた。
［問題点の解決手段］
本発明は、Ｌ記従来の問題点を解決し使用効率の向上を
図ることのできる記憶装置を提供するためになされたも
のであり、かかる目的を達成する本発明の記憶装置は、
複数のメモリバンクを有し、かつ複数のバスマスタが各
々異なるメモリバンクをアクセスする場合に上記バスマ
スタと上記メモリバンクを接続するバンクアクセス制御
回路と、複数のバスマスタか同一の上記メモリバンクを
同時アクセスする場合に一のバスマスタのアクセス終了
まで他のアクセスを待機させる調停回路とを備えて構成
してなる。
図ることのできる記憶装置を提供するためになされたも
のであり、かかる目的を達成する本発明の記憶装置は、
複数のメモリバンクを有し、かつ複数のバスマスタが各
々異なるメモリバンクをアクセスする場合に上記バスマ
スタと上記メモリバンクを接続するバンクアクセス制御
回路と、複数のバスマスタか同一の上記メモリバンクを
同時アクセスする場合に一のバスマスタのアクセス終了
まで他のアクセスを待機させる調停回路とを備えて構成
してなる。
［実施例］
以下、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の−・実施例に係る記憶装置の構成ブロ
ック図、第２図は一実施例に係る記憶装置を使用したシ
ステムのブロック図である。図において、本実施例の記
憶装置１は、４つのメモリバンク１ａ〜１ｄと、バンク
アクセス制御回路２と、調停回路３を有してなる。メモ
リバンク１ａ〜１ｄは、４つに分けて設けられており、
それぞれバス０〜バス３によってバンクアクセス制御回
路２に接続されている。
ック図、第２図は一実施例に係る記憶装置を使用したシ
ステムのブロック図である。図において、本実施例の記
憶装置１は、４つのメモリバンク１ａ〜１ｄと、バンク
アクセス制御回路２と、調停回路３を有してなる。メモ
リバンク１ａ〜１ｄは、４つに分けて設けられており、
それぞれバス０〜バス３によってバンクアクセス制御回
路２に接続されている。
［記バンクアクセス制御回路２は、異なる複数のハスマ
スタのメモリバンク１ａ〜１ｄへのアクセスを制御する
回路であり、上記ハスマスタはこのバンクアクセス制御
回路２を介してメモリバンク１ａ〜１ｄと接続される。
スタのメモリバンク１ａ〜１ｄへのアクセスを制御する
回路であり、上記ハスマスタはこのバンクアクセス制御
回路２を介してメモリバンク１ａ〜１ｄと接続される。
また、調停回路３は、図示の如くバンクアクセス制御回
路２に接続されている。
路２に接続されている。
異なる２つのバスマスタが本記憶装置１内の異なるメモ
リバンク１ａ〜１ｄにアクセスするときは、バンクアク
セス制御回路２によりそれぞれのアクセスしようとする
メモリバンク！ａ〜１ｄに接続され、一方のバスマスタ
が他方のバスマスタにより待たされることなくアクセス
できる。また、異なる２つのバスマスタか本記憶装置１
内の同一のメモリバンク１ａ〜１ｄに同時にアクセスす
るときは、調停回路３により一方のバスマスタのアクセ
スが終了するまで他方は待たされる。
リバンク１ａ〜１ｄにアクセスするときは、バンクアク
セス制御回路２によりそれぞれのアクセスしようとする
メモリバンク！ａ〜１ｄに接続され、一方のバスマスタ
が他方のバスマスタにより待たされることなくアクセス
できる。また、異なる２つのバスマスタか本記憶装置１
内の同一のメモリバンク１ａ〜１ｄに同時にアクセスす
るときは、調停回路３により一方のバスマスタのアクセ
スが終了するまで他方は待たされる。
次に、バスマスタとしてマイクロプロセッサ４およびダ
イレクトメモリコントローラ５を本実施例の記憶装置１
に接続した場合の例を第２図に示す。
イレクトメモリコントローラ５を本実施例の記憶装置１
に接続した場合の例を第２図に示す。
ここで、マイクロプロセッサ４が主に走行するプログラ
ムエリアとダイレクトメモリコントローラ５によりアク
セスするデータエリアをそれぞれ別のメモリバンクｌａ
〜１ｄに定義する。この構成をとることにより、マイク
ロプロセッサ４がダイレクトメモリコントローラ５を命
令することによりマイクロプロセッサ４はその処理を中
断することなく、記憶装置ｌ内のデータを潜き変えたり
、送出したりすることができる。
ムエリアとダイレクトメモリコントローラ５によりアク
セスするデータエリアをそれぞれ別のメモリバンクｌａ
〜１ｄに定義する。この構成をとることにより、マイク
ロプロセッサ４がダイレクトメモリコントローラ５を命
令することによりマイクロプロセッサ４はその処理を中
断することなく、記憶装置ｌ内のデータを潜き変えたり
、送出したりすることができる。
なお、上記実施例では、メモリバンクを４つ設けた場合
を示したが、このメモリバンクの個数は２つ以北であれ
ばよく４つに限定されない。また、接続するバスマスタ
についても２つに限定されない。
を示したが、このメモリバンクの個数は２つ以北であれ
ばよく４つに限定されない。また、接続するバスマスタ
についても２つに限定されない。
［発明の効果］
以Ｊ斥４す１シたように本発明によれば、複数のメモリ
バンクをイｒし、かつ複数のバスマスタが各々異なるメ
モリバンクをアクセスする場合に上記バスマスタと上記
メモリバンクを接続するバンクアクセス制御回路と、複
数のバスマスタが同一の上記メモリバンクを同時アクセ
ス−Ｖる場合に一のバスマスタのアクセス終ｒまで他の
アクセスを待機させる調停回路とを備えたことにより同
一の記憶装置に接続される複数のバスマスタが並列動作
できるため、記憶装置の使用効率が北がり本発明を採用
するシステム全体の処理能力が向上する。
バンクをイｒし、かつ複数のバスマスタが各々異なるメ
モリバンクをアクセスする場合に上記バスマスタと上記
メモリバンクを接続するバンクアクセス制御回路と、複
数のバスマスタが同一の上記メモリバンクを同時アクセ
ス−Ｖる場合に一のバスマスタのアクセス終ｒまで他の
アクセスを待機させる調停回路とを備えたことにより同
一の記憶装置に接続される複数のバスマスタが並列動作
できるため、記憶装置の使用効率が北がり本発明を採用
するシステム全体の処理能力が向上する。
第１図は本発明の一実施例に係る記憶装置の構成ブロッ
ク図、 第２図は一実施例の記憶装置に２つのバスマスタを接続
して使用した場合のブロック図である。 ｌ：記憶装置 ■ａ〜１ｄ：メモリバンク ２：バンクアクセス制御回路 ３：調停回路 ４：マイクロプロセッサ
ク図、 第２図は一実施例の記憶装置に２つのバスマスタを接続
して使用した場合のブロック図である。 ｌ：記憶装置 ■ａ〜１ｄ：メモリバンク ２：バンクアクセス制御回路 ３：調停回路 ４：マイクロプロセッサ
Claims (1)
- 複数のメモリバンクを有し、かつ複数のバスマスタが各
々異なるメモリバンクをアクセスする場合に上記バスマ
スタと上記メモリバンクを接続するバンクアクセス制御
回路と、複数のバスマスタが同一の上記メモリバンクを
同時アクセスする場合に一のバスマスタのアクセス終了
まで他のアクセスを待機させる調停回路とを備えたこと
を特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6964887A JPS63236153A (ja) | 1987-03-24 | 1987-03-24 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6964887A JPS63236153A (ja) | 1987-03-24 | 1987-03-24 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236153A true JPS63236153A (ja) | 1988-10-03 |
Family
ID=13408873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6964887A Pending JPS63236153A (ja) | 1987-03-24 | 1987-03-24 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63236153A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0379316A2 (en) * | 1989-01-17 | 1990-07-25 | Fujitsu Limited | Request cancel system |
| JP2005293596A (ja) * | 2004-04-02 | 2005-10-20 | Arm Ltd | データ要求のアービトレーション |
-
1987
- 1987-03-24 JP JP6964887A patent/JPS63236153A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0379316A2 (en) * | 1989-01-17 | 1990-07-25 | Fujitsu Limited | Request cancel system |
| US5555560A (en) * | 1989-01-17 | 1996-09-10 | Fujitsu Limited | Request cancel system for cancelling a second access request having the same address as a first access request |
| JP2005293596A (ja) * | 2004-04-02 | 2005-10-20 | Arm Ltd | データ要求のアービトレーション |
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