JPS61281344A - ２ポ−トメモリのアクセス制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、２ボートの共有メモリを介して２つのシス
テムを結合する場合における２ポートメそりのアクセス
制御方法に関する。

Ｂ１発明の概要 この発明線、２つの異なるシステムによる２ポートメモ
リへのアクセスを優先判定回路によって制御して選択的
にアクセス権を与える方法において、２ポートメモリの
アドレス空間を奇数アドレスブロックと偶数アドレスブ
ロックとの２つに分割し、両ブロックのそれぞれに設定
し次２つの優先判定回路によって両プロ叩りのアクセス
権を独立して制御する方法とし、両システムから２ポー
トメモリが頻繁にアクセスされても、待ち時間が非常に
短くて済むようにしたものである。

Ｃ８従来の技術 ２ボートの共有メモリを介して２つのプロセプサシステ
ムを結合した共有メモリ結合方式のマルチプロセッサシ
ステムにおいては、両プロセッサシステムの競合を妨い
で２ポートメモリを円滑にアクセスできるように、優先
判定回路を設けてアクセス権を選択的に与えるよう制御
している。

例えば両システムに等しい優先度を与えた場合、両シス
テムがほぼ同時に２ポートメモリをアクセスしようとし
九とき、優先判定回路を先に要求のあったシステムにア
クセス権を与え、他方のシステムはそのアクセスが終了
するまで待たされる。

Ｄ、　　発明が解決しようとする問題点上述した従来の
２ポートメモリのアクセス制御方法は、両システムの結
合が疎で、２ポートメモリのアクセス頻度が低い場合に
は大きな問題はない。しかし両システムの結合が密で、
インストラｐシｍン７工・ブチやＤＭＡ転送などを含ん
で２ポートメモリが両システムによって頻繁に連続して
アクセスされる場合には、両システムの優先度が対等で
あるとすると、半分は他方のアクセスが終了するのを待
つ時間となり、結果的には実質的なアクセス時間の倍の
時間がかかってしまう。このように２ポートメモリへの
アクセス待ち時間が大きくなると、両プロセッサシステ
ムにおｆｆルバスのスループットが低下し、非常に効率
の悪いマルチプロセッサシステムになってしまう。

この発明は上述した従来の問題点に鑑みなされたもので
、その目的は、２ポートメモリが２つのシステムから頻
繁に連続してアクセスされる場合でも、待ち時間が短か
くて、全体として効率のよいシステムを構築できるよう
にした２ポートメモリのアクセス制御方法を提供するこ
とにある。

Ｅ１問題点を解決する九めの手段 そこでこの発明では、２ポートメモリのアドレス受量を
奇数アドレスブロックと偶数アドレスブロックとの２つ
に分割し、両ブロックのそれぞれに設定した２つの優先
判定回路によって両ブロブクのアクセス権を独立して制
御するようにし次。

２８作用 ２ポートメモリのアドレスを連続してアクセスするとき
、奇数アドレスと偶数アドレスとが交互にアクセスされ
る訳だが、本発明の方法によれば、奇数アドレスへのア
クセスと偶数アドレスへのアクセスとが２つの優先判定
回路によって独立して制御される。したがって、一方の
システムが連続してアクセスしている最中に他方のシス
テムがアクセスしようとした場合、従来の方法では一方
のシステムのアクセスが終了するまで他方が待たされる
のに対し、本発明の方法では、他方のシステムのアクセ
スが一方のシステムのアクセスに対してインターリーブ
をとっ機影で、両システムで奇数アドレスと偶数アドレ
スのアクセスが順番に行なわれる。

Ｇ、実施例 図はこの発明を適用し九マルチＣＰＵシステムの概要を
示している。ＣＰＵ１とＣＰＵ２とをそれぞれ中心とす
る２つの処理システム（サブシステムンが構成され、そ
の両システムが２ポートメモリ３を介して結合されてい
る。つまり、２ポートメモリ６の２つのボートはＣＰＵ
１のバス４とＣＰＵ２のパス５とにそれぞれ接続されて
おシ、２ポートメモリ３はＣＰＵＩとＣＰＵ２のいずれ
からもアクセスでき、この２ポートメモリ６を介してＣ
ＰＵ１とＣＰＵ２との間でデータを交換できる。

２ポートメモリδのアクセス権ｔｃＰＵ１．ｃＰＵ２の
いずれに与えるかを制御するのが優先判定回路６．７で
ある。前述した従来のシステムでは優先判定回路は１つ
しか設けられていなかったのに対し、本発明においては
２つの優先判定回路６と７とが設けられている。

６は奇数アドレスの優先判定回路で、２ポートメモリ６
の奇数アドレスに対するアクセス要求にのみ機能する。

７は偶数アドレスの優先判定回路で、２ポートメモリ６
の偶数アドレスに対するアクセス要求にのみ機能する。

ここでＣＰＵＩが２ポートメモリ３を連続してアクセス
（連続したアドレスエリア管順次アクセス）していると
する。この場合、ＣＰＵ１は２ポートメモリ６の奇数ア
ドレスと偶数アドレスとを交互にアクセスしているので
、優先判定回路６と７は交互に機能してＣＰＵ１にアク
セス権を認める制御をしている。

このようにＣＰＵ１が２ポートメモリａｔ一連続アクセ
スしている最中において、ＣＰＵ２も２ポートメモリ３
を連続アクセスしようとしたとする。

ＣＰＵ２がアクセスしようとする先頭アドレスが奇数ア
ドレスであれば、まず優先判定回路６にアクセス要求を
出す。セしてＣＰＵ１が偶数アドレスをアクセスすると
きにＣＰＵ２のアクセス要求が優先判定回路６に認めら
れ、ＣＰＵＩの偶数アドレスのアクセスが終了すると、
ＣＰＵ２が奇数アドレスをアクセスする。以下同様にし
て、ＣＰＵ１が奇数アドレスをアクセスし、次にＣＰＵ
２が偶数アドレスをアクセスし、次にＣＰＵ１が偶数ア
ドレスをアクセスし、次にＣＰＵ２が奇数アドレスをア
クセスする。この動作を繰返し、ＣＰＵ１とＣＰＵ２と
がインターリーブをとりて、あたかも同時に２ポートメ
モリ６をアクセスできる。

ル　発明の効果 以上詳細に説明したように、この発明に係る２ポートメ
モリのアクセス制御方法によれは、２つのシステムから
２ポートメモリが頻繁に連続してアクセスされるような
状況下においても、アクセス待ちの時間が非常に短くな
シ、シたがって結合が密で、しかも効率の良い２ボ一ト
メモリ結合方式のマルチプロセッサシステムを構築でき
る。

【図面の簡単な説明】

図はこの発明を適用したマルチプロセッサシステムの概
！！ヲ示すブロック図である。 ６・・・２ポートメモリ

Claims (1)

【特許請求の範囲】
1. （１）２つの異なるシステムによる２ポートメモリへの
   アクセスを優先判定回路によって制御して選択的にアク
   セス権を与える方法において、２ポートメモリのアドレ
   ス空間を奇数アドレスブロックと偶数アドレスブロック
   との２つに分割し、両ブロックのそれぞれに設定した２
   つの優先判定回路によって両ブロックのアクセス権を独
   立して制御することを特徴とする２ポートメモリのアク
   セス制御方法。