JPS63304344A - マルチポ−トメモリ回路 - Google Patents
マルチポ−トメモリ回路Info
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- JPS63304344A JPS63304344A JP14087287A JP14087287A JPS63304344A JP S63304344 A JPS63304344 A JP S63304344A JP 14087287 A JP14087287 A JP 14087287A JP 14087287 A JP14087287 A JP 14087287A JP S63304344 A JPS63304344 A JP S63304344A
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- 230000004044 response Effects 0.000 abstract 2
- 230000002457 bidirectional effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 102100040141 Aminopeptidase O Human genes 0.000 description 1
- 108050008333 Aminopeptidase O Proteins 0.000 description 1
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データ処理回路に用いられるマルチポート
メモリ回路に関するものである。
メモリ回路に関するものである。
第３図は一般的なシングルボートメモリを用いた従来の
マルチポートメモリ回路の構成を示すブロック図である
。図において、１はランダムアクセスメモリ（ＲＡＭ）
、２はランダムアクセスメモ’Ｊ（ＲＡＭ）１へ入力さ
れるアドレス信号（ＡＤ）、３はアドレスセレクタ７を
制御するタイミング信号、４はデータセレクタ９を制御
するタイミング信号、５はランダムアクセスメモリ（Ｒ
ＡＭ）１へ入力される読み出し／Ｊき込み制御信号（Ｒ
／Ｗ）、６はランダムアクセスメモリ（ＲＡＭ）１のデ
ータ信号（Ｄ）、７はアドレスセレクタ、８はＲ／Ｗタ
イミング制御回路、９は双方向のデータセレクタ、１０
は各ボートのアドレスレジスタ（ＡＲＩ〜ＡＲ３）、１
１は各ボートのデータレジスタ（ＤＲＩ−ＤＲ３）、１
２はアクセスボート１のデータ信号（ＤＰＩ）、１３は
アクセスポート２のデータ信号（ＤＰ２）、１４はアク
セスポート３のデータ信号（ＤＰ３）、１５はクロック
信号（ＣＬＫ）、１６はアクセスポート１のアドレス信
号（ＡＰＩ）、１７はアクセスポート２のアドレス信号
（ＡＰ２）、１８はアクセスポート３のアドレス信号（
ＡＰ３）、１９は入出力部、２０はＲＡＭアクセス部で
ある。
マルチポートメモリ回路の構成を示すブロック図である
。図において、１はランダムアクセスメモリ（ＲＡＭ）
、２はランダムアクセスメモ’Ｊ（ＲＡＭ）１へ入力さ
れるアドレス信号（ＡＤ）、３はアドレスセレクタ７を
制御するタイミング信号、４はデータセレクタ９を制御
するタイミング信号、５はランダムアクセスメモリ（Ｒ
ＡＭ）１へ入力される読み出し／Ｊき込み制御信号（Ｒ
／Ｗ）、６はランダムアクセスメモリ（ＲＡＭ）１のデ
ータ信号（Ｄ）、７はアドレスセレクタ、８はＲ／Ｗタ
イミング制御回路、９は双方向のデータセレクタ、１０
は各ボートのアドレスレジスタ（ＡＲＩ〜ＡＲ３）、１
１は各ボートのデータレジスタ（ＤＲＩ−ＤＲ３）、１
２はアクセスボート１のデータ信号（ＤＰＩ）、１３は
アクセスポート２のデータ信号（ＤＰ２）、１４はアク
セスポート３のデータ信号（ＤＰ３）、１５はクロック
信号（ＣＬＫ）、１６はアクセスポート１のアドレス信
号（ＡＰＩ）、１７はアクセスポート２のアドレス信号
（ＡＰ２）、１８はアクセスポート３のアドレス信号（
ＡＰ３）、１９は入出力部、２０はＲＡＭアクセス部で
ある。
第４図は第３図のマルチポートメモリ回路における動作
のタイミングの一例を示す図である。図において、１５
はクロ、り信号（ＣＬＫ）、２はランダムアクセスメモ
リ（ＲＡＭ）１のアドレスｍ号（ＡＤ）、６はランダム
アクセスメモリ（ＲＡＭ）１のデータ信号（Ｄ）、１２
．１６はアクセスポート１のデータ信号（ＤＰＩ）、ア
ドレス信号（ＡＰＩ）、１３．１７はアクセスポート２
のデータ信号（ＤＰ２）、アドレス信号（ＡＰ２）、１
４．１８はアクセスポート３のデータ信号（ＤＰ３）、
アドレス信号（ＡＰ３）である。
のタイミングの一例を示す図である。図において、１５
はクロ、り信号（ＣＬＫ）、２はランダムアクセスメモ
リ（ＲＡＭ）１のアドレスｍ号（ＡＤ）、６はランダム
アクセスメモリ（ＲＡＭ）１のデータ信号（Ｄ）、１２
．１６はアクセスポート１のデータ信号（ＤＰＩ）、ア
ドレス信号（ＡＰＩ）、１３．１７はアクセスポート２
のデータ信号（ＤＰ２）、アドレス信号（ＡＰ２）、１
４．１８はアクセスポート３のデータ信号（ＤＰ３）、
アドレス信号（ＡＰ３）である。
次に、上記第３図に示す従来のマルチホードメモリ回路
の動作について説明する。第３図ではポート数が３の場
合を示している。各ボートのアドレス信号（ＡＰＩ）１
６．（ＡＰ２）１７．（Ａの周期で各々対応するアドレ
スレジスタ（ＡＲＩ〜ＡＲ３）１０へ入力される。次に
、アドレスセレクタ７において、Ｒ／Ｗタイミング制御
回路８から出力されるタイミング信号３に従い、各ボー
トのアドレスレジスタ（ＡＲＩ〜ＡＲ３）１０を所定の
順次で時分割に選択し、アドレス信号（ＡＤ）２を出力
する。この時、各ボートのアドレス信号（ＡＰＩ ）１
６ 、（ＡＰ２）１７ 、（ＡＰ３）１８に重畳された
読み出し／？き込み識別信号に従い、読み出し／書き込
み制御信号（Ｒ／Ｗ）５を出力しランダムアクセスメモ
リ（ＲＡＭ）１の読み出し／書き込み制御を行う。
の動作について説明する。第３図ではポート数が３の場
合を示している。各ボートのアドレス信号（ＡＰＩ）１
６．（ＡＰ２）１７．（Ａの周期で各々対応するアドレ
スレジスタ（ＡＲＩ〜ＡＲ３）１０へ入力される。次に
、アドレスセレクタ７において、Ｒ／Ｗタイミング制御
回路８から出力されるタイミング信号３に従い、各ボー
トのアドレスレジスタ（ＡＲＩ〜ＡＲ３）１０を所定の
順次で時分割に選択し、アドレス信号（ＡＤ）２を出力
する。この時、各ボートのアドレス信号（ＡＰＩ ）１
６ 、（ＡＰ２）１７ 、（ＡＰ３）１８に重畳された
読み出し／？き込み識別信号に従い、読み出し／書き込
み制御信号（Ｒ／Ｗ）５を出力しランダムアクセスメモ
リ（ＲＡＭ）１の読み出し／書き込み制御を行う。
同様にして、各ボートのデータ信号（ＤＰＩ）１２、（
ＤＰ２）１３．（ＤＰ３）１４は書き込み動作の場合に
、クロック信号（ＣＬＫ）１５の１〜ＤＲ３）１１へ各
ボートのアドレス信号（ＡＰＩ）１６．（ＡＰ２）１７
．（ＡＰ３）１８と同期して入力される。次に、データ
セレクタ９において、Ｒ／Ｗタイミング制御回路８から
出力されるタイミング信号４に従い、各ボートのデータ
レジスタ（ＤＲＩ〜ＤＲ３）ｌ １を所定の順序で時分
割に選択し、データ信号（Ｄ）６を出力する。
ＤＰ２）１３．（ＤＰ３）１４は書き込み動作の場合に
、クロック信号（ＣＬＫ）１５の１〜ＤＲ３）１１へ各
ボートのアドレス信号（ＡＰＩ）１６．（ＡＰ２）１７
．（ＡＰ３）１８と同期して入力される。次に、データ
セレクタ９において、Ｒ／Ｗタイミング制御回路８から
出力されるタイミング信号４に従い、各ボートのデータ
レジスタ（ＤＲＩ〜ＤＲ３）ｌ １を所定の順序で時分
割に選択し、データ信号（Ｄ）６を出力する。
読み出し動作の場合は、データの出力方向が上記の場合
と逆になるのみであり、その動作は同一である。
と逆になるのみであり、その動作は同一である。
ランダムアクセスメモリ（ＲＡＭ）１は読み出し／書き
込み制御信号（Ｒ／Ｗ）５に従い、アドレス信号（Ｄ）
２で示されたアドレスへデータ信号（Ｄ）６の読み出し
／書き込みを行う。
込み制御信号（Ｒ／Ｗ）５に従い、アドレス信号（Ｄ）
２で示されたアドレスへデータ信号（Ｄ）６の読み出し
／書き込みを行う。
上述のように従来のマルチボートメモリ回路は一般的な
シングルポートメモリを各ボートが時分割にアクセスが
可能なようにランダムアクセスメモリ（ＲＡＭ）１ 、
ＲＡＭアクセス部２０．入出力部１９で溝成されている
。ここで、ランダムアクセスメモリ（ＲＡＭ）１のサイ
クルタイムをｔｃｙ（秒〕、アクセスポートの数をｎ（
ｎは１以上の整数）とすると、各ボートのサイクルタイ
ムｔ。
シングルポートメモリを各ボートが時分割にアクセスが
可能なようにランダムアクセスメモリ（ＲＡＭ）１ 、
ＲＡＭアクセス部２０．入出力部１９で溝成されている
。ここで、ランダムアクセスメモリ（ＲＡＭ）１のサイ
クルタイムをｔｃｙ（秒〕、アクセスポートの数をｎ（
ｎは１以上の整数）とすると、各ボートのサイクルタイ
ムｔ。
（秒）は、
ｔｐ ＝ ｎ Ｘ ｔｃｙ （秒）
で与えられる。すなわち、各ボートのサイクルタイムｔ
、から見ると、ランダムアクセスメモリ（ＲＡＭ）１は
疑似的に同時に読み出し／書き込みが可能なマルチボー
トメモリ回路として動作する。
、から見ると、ランダムアクセスメモリ（ＲＡＭ）１は
疑似的に同時に読み出し／書き込みが可能なマルチボー
トメモリ回路として動作する。
異なるボートが同一のアドレスを指示した場合に、双方
とも読み出し動作の場合は何ら問題がない。
とも読み出し動作の場合は何ら問題がない。
しかるに、いずれか一方のボート、又は双方のボートが
書き込み動作の場合は、ランダムアクセスメモ’Ｊ（Ｒ
ＡＭ）１へ記憶されたデータの時間順浮性が問題となる
ため、ボートごとに書き込みの優先度を設定し、優先度
の低いボートヘビジー（Ｂｕｓｙ ）信号を出力してア
クセスを一時禁止する等の既知の制御手法が取られるこ
とが多い。第４図は以上のようなサイクルタイミング動
作の概略を説明したものである。
書き込み動作の場合は、ランダムアクセスメモ’Ｊ（Ｒ
ＡＭ）１へ記憶されたデータの時間順浮性が問題となる
ため、ボートごとに書き込みの優先度を設定し、優先度
の低いボートヘビジー（Ｂｕｓｙ ）信号を出力してア
クセスを一時禁止する等の既知の制御手法が取られるこ
とが多い。第４図は以上のようなサイクルタイミング動
作の概略を説明したものである。
上記従来のマルチボートメモリ回路は以上のように構成
されているので、アクセスボートの数が増加する程ボー
トごとのサイクルタイムが比例的に増大するために、動
作速度の低下を招き、また回路構成が複雑であり、アク
セスホードの数が増加する和回路規模の大幅な増大を招
くなどの問題点があった。
されているので、アクセスボートの数が増加する程ボー
トごとのサイクルタイムが比例的に増大するために、動
作速度の低下を招き、また回路構成が複雑であり、アク
セスホードの数が増加する和回路規模の大幅な増大を招
くなどの問題点があった。
この発明はかかる問題点を解決するためになされたもの
で、ポートごとのサイクルタイムが高速で、かつ比較的
に簡易で小規模な回路構成であるマルチポートメモリ回
路を得ることを目的とする。
で、ポートごとのサイクルタイムが高速で、かつ比較的
に簡易で小規模な回路構成であるマルチポートメモリ回
路を得ることを目的とする。
この発明に係るマルチポートメモリ回路は、複数の２ボ
一トメモリ回路を用いて３ボ一ト以上のマルチポートメ
モリ回路を構成し、アドレスに応じてポートを選択する
ようにしたものである。
一トメモリ回路を用いて３ボ一ト以上のマルチポートメ
モリ回路を構成し、アドレスに応じてポートを選択する
ようにしたものである。
この発明のマルチポートメモリ回路において、２ポ一ト
メモリ回路は適宜にその出力するボートを選択してアク
セスポートへ接続するため、等制約に回路全体としてマ
ルチポートメモリ動作を実現する。
メモリ回路は適宜にその出力するボートを選択してアク
セスポートへ接続するため、等制約に回路全体としてマ
ルチポートメモリ動作を実現する。
第１図はこの発明の一実施例であるマルチポートメモリ
回路の構成を示すブロック図である。図において、１０
０はボートＡ、ポートＢの２つのポートを備えた２ボー
ト・ランダムアクセスメモリ（２Ｐ−ＲＡＭＩ）、１０
１は同様に２ボート・ランダムアクセスメモリ（２Ｐ−
ＲＡＭ２）、１０２は２ボート・ランダムアクセスメモ
リ（２Ｐ−ＲＡＭＩ ） １００のボートＡに接続され
たアドレス・データバス、１０３は２ボート・ランダム
アクセスメモリ（２Ｐ−ＲＡＭＩ）１００のボートＢに
接続されたアドレス・データバス、１０４は同様に２ポ
ート会ランダムアクセスメモリ（２Ｐ −ＲＡ Ｍ ２
） １０１のポート人に接続されたアドレス・データ
バス、１０５は２ボート・ランダムアクセスメモリ（２
Ｐ−ＲＡＭ２ ）１０１のポートＢに接続されたアドレ
ス拳データバス、１０６はアドレス・データバス１０２
を２−１セレクタ側バス１０Ｂないし４−２セレクタ側
バス１１０の一方へ接続する双方向セレクタ、１０７は
アドレス・データバス１０４を２−１セレクタ側バス１
０９ないし４−２セレクタ側バス１１１の一方へ接続す
る双方向セレクタ、１１２はセレクト制御回路、１１３
は２−１セレクタ１１７のセレクト制御信号、１１４は
双方向セレクタ１０７のセレクト制御信号、１１５は双
方向セレクタ１０６のセレクト制御信号、１１６は４−
２セレクタ１１８のセレクト制御信号、１１７は２−１
セレクタ側バス１０８と２−１セレクタ側バス１０９の
一方を選択してプライマリボートに接続する２−１セレ
クタ、１１８はアドレス・データバス１０３、アドレス
・データバス１０５．４−２セレクタ側バス１１０．４
−２セレクタ側ノ寸ス１１１中の任意の２つを選択して
ポートＯ，ボート１へ接続スる４−２セレクタ、１１９
はプライマリポートのアドレス信号（ＡＰＰ）、１２０
はプライマリポートのデータ信号（ＤＰＰ）、１２１は
ボート０のアドレス信号（ＡＰＯ）、１２２はポートＯ
のデータ信号（ＤＰＯ）、１２３はポート１のアドレス
信号（ＡＰＩ）、１２４はボート１のデータ信号（ＤＰ
Ｉ）である。
回路の構成を示すブロック図である。図において、１０
０はボートＡ、ポートＢの２つのポートを備えた２ボー
ト・ランダムアクセスメモリ（２Ｐ−ＲＡＭＩ）、１０
１は同様に２ボート・ランダムアクセスメモリ（２Ｐ−
ＲＡＭ２）、１０２は２ボート・ランダムアクセスメモ
リ（２Ｐ−ＲＡＭＩ ） １００のボートＡに接続され
たアドレス・データバス、１０３は２ボート・ランダム
アクセスメモリ（２Ｐ−ＲＡＭＩ）１００のボートＢに
接続されたアドレス・データバス、１０４は同様に２ポ
ート会ランダムアクセスメモリ（２Ｐ −ＲＡ Ｍ ２
） １０１のポート人に接続されたアドレス・データ
バス、１０５は２ボート・ランダムアクセスメモリ（２
Ｐ−ＲＡＭ２ ）１０１のポートＢに接続されたアドレ
ス拳データバス、１０６はアドレス・データバス１０２
を２−１セレクタ側バス１０Ｂないし４−２セレクタ側
バス１１０の一方へ接続する双方向セレクタ、１０７は
アドレス・データバス１０４を２−１セレクタ側バス１
０９ないし４−２セレクタ側バス１１１の一方へ接続す
る双方向セレクタ、１１２はセレクト制御回路、１１３
は２−１セレクタ１１７のセレクト制御信号、１１４は
双方向セレクタ１０７のセレクト制御信号、１１５は双
方向セレクタ１０６のセレクト制御信号、１１６は４−
２セレクタ１１８のセレクト制御信号、１１７は２−１
セレクタ側バス１０８と２−１セレクタ側バス１０９の
一方を選択してプライマリボートに接続する２−１セレ
クタ、１１８はアドレス・データバス１０３、アドレス
・データバス１０５．４−２セレクタ側バス１１０．４
−２セレクタ側ノ寸ス１１１中の任意の２つを選択して
ポートＯ，ボート１へ接続スる４−２セレクタ、１１９
はプライマリポートのアドレス信号（ＡＰＰ）、１２０
はプライマリポートのデータ信号（ＤＰＰ）、１２１は
ボート０のアドレス信号（ＡＰＯ）、１２２はポートＯ
のデータ信号（ＤＰＯ）、１２３はポート１のアドレス
信号（ＡＰＩ）、１２４はボート１のデータ信号（ＤＰ
Ｉ）である。
第２図は第１Ｌｍのマルチポートメモリ回路におけるア
ドレス割り当て例を説明するための表を示す図である。
ドレス割り当て例を説明するための表を示す図である。
次に、上記第１図に示すこの発明の一実施例であるマル
チポートメモリ回路の動作について説明する。まず、プ
ライマリポートのアドレス信号（ＡＰＰ）１１９は２−
１セレクタ１１７へ入力される。次に、アドレス信号（
ＡＰＰ）１１９に従いセレクト制御回路１１２において
、セレクト制御信号１１３により２−１セレクタ１１７
を２ポート・ランダムアクセスメモＩＪ（２Ｐ−ＲＡＭ
１ ） １００．又は２ポ一ト番ランダムアクセスメモ
リ（２Ｐ−ＲＡＭ２ ）１０１の一方へ接続するため、
２−１セレクタ側バス１０８．２−１セレクタ側バス１
０９の一方を選択する。次に、選択した２−１セレクタ
側バス１０８又は１０９へ接続された双方向セレクタ１
０６，１０７はセレクト制御信号１１５，１１４に従い
、アドレス・データバス１０２又は１０４へ２−１セレ
クタ側バス１０８又は１０９を接続し、２ポート拳ラン
ダムアクセスメモリ（２Ｐ−ＲＡＭＩ ）１００又は２
ポート・ランダムアクセスメモリ（２Ｐ−ＲＡＭ２ ）
１０１のボートＡヘブライマリポートを接続する。そ
の後、プライマリポートのデータ信号（ＤＰＰ）１２０
は読み出し／−ＩＦき込みの別によって２ポート・ラン
ダムアクセスメモリ（ＲＡＭ）からデータ信号が出力／
入力され１単位のメモリアクセスを終了する。
チポートメモリ回路の動作について説明する。まず、プ
ライマリポートのアドレス信号（ＡＰＰ）１１９は２−
１セレクタ１１７へ入力される。次に、アドレス信号（
ＡＰＰ）１１９に従いセレクト制御回路１１２において
、セレクト制御信号１１３により２−１セレクタ１１７
を２ポート・ランダムアクセスメモＩＪ（２Ｐ−ＲＡＭ
１ ） １００．又は２ポ一ト番ランダムアクセスメモ
リ（２Ｐ−ＲＡＭ２ ）１０１の一方へ接続するため、
２−１セレクタ側バス１０８．２−１セレクタ側バス１
０９の一方を選択する。次に、選択した２−１セレクタ
側バス１０８又は１０９へ接続された双方向セレクタ１
０６，１０７はセレクト制御信号１１５，１１４に従い
、アドレス・データバス１０２又は１０４へ２−１セレ
クタ側バス１０８又は１０９を接続し、２ポート拳ラン
ダムアクセスメモリ（２Ｐ−ＲＡＭＩ ）１００又は２
ポート・ランダムアクセスメモリ（２Ｐ−ＲＡＭ２ ）
１０１のボートＡヘブライマリポートを接続する。そ
の後、プライマリポートのデータ信号（ＤＰＰ）１２０
は読み出し／−ＩＦき込みの別によって２ポート・ラン
ダムアクセスメモリ（ＲＡＭ）からデータ信号が出力／
入力され１単位のメモリアクセスを終了する。
同様にして、ボートＯ，ポートｌのアドレス信号（ＡＰ
Ｏ）１２１．（ＡＰＩ）１２３に従い、４−２セレクタ
１１８．双方向セレクタ１０６゜１０７を切り替え、ポ
ートｏ、ボートｌのデータ信号（ＤＰＯ）１２２．（Ｄ
ＰＩ）１２４を２ポート・ランダムアクセスメモリ（２
Ｐ−ＲＡＭＩ）１００又は２ポート・ランダムアクセス
メモリ（２Ｐ−ＲＡＭ２）１０１から読み出し／書き込
みを行う。ここで、２ポート・ランダムアクセスメモリ
（２Ｐ−ＲＡＭＩ ）１００．２ボート拳ランダムアク
セスメモリ（２ｐ−ＲＡＭ２ ） １０１はアクセスポ
ートをＡ、Ｂの２つ備えたランダムアクセスメモリであ
り、同時に２つのデータ信号の読み出し／４き込みが可
能なものであり、これらは既知である。この２ポート・
ランダムアクセスメモリ（ＲＡＭ）により、例えば２ポ
ート・ランダムアクセスメモリ（２Ｐ−ＲＡＭＩ ）
１００ヘブライマリポート、ポート０が同時にアクセス
を行う一方、ポート１は２ポート・ランダムアクセスメ
モリ（２Ｐ−ＲＡＭ２ ）１０１のポートＡないしボー
トＢヘアクセスが可能であり、これにより３ボ一ト同時
にアクセスが可能となる。
Ｏ）１２１．（ＡＰＩ）１２３に従い、４−２セレクタ
１１８．双方向セレクタ１０６゜１０７を切り替え、ポ
ートｏ、ボートｌのデータ信号（ＤＰＯ）１２２．（Ｄ
ＰＩ）１２４を２ポート・ランダムアクセスメモリ（２
Ｐ−ＲＡＭＩ）１００又は２ポート・ランダムアクセス
メモリ（２Ｐ−ＲＡＭ２）１０１から読み出し／書き込
みを行う。ここで、２ポート・ランダムアクセスメモリ
（２Ｐ−ＲＡＭＩ ）１００．２ボート拳ランダムアク
セスメモリ（２ｐ−ＲＡＭ２ ） １０１はアクセスポ
ートをＡ、Ｂの２つ備えたランダムアクセスメモリであ
り、同時に２つのデータ信号の読み出し／４き込みが可
能なものであり、これらは既知である。この２ポート・
ランダムアクセスメモリ（ＲＡＭ）により、例えば２ポ
ート・ランダムアクセスメモリ（２Ｐ−ＲＡＭＩ ）
１００ヘブライマリポート、ポート０が同時にアクセス
を行う一方、ポート１は２ポート・ランダムアクセスメ
モリ（２Ｐ−ＲＡＭ２ ）１０１のポートＡないしボー
トＢヘアクセスが可能であり、これにより３ボ一ト同時
にアクセスが可能となる。
このような構成では、３ボ一ト同時に一方の２ポート・
ランダムアクセスメモＩＪ（ＲＡＭ）へアクセスするこ
とは禁止される。しかるに、ポートごとにあらかじめ優
先順位を設定する手法、ないしは各ポートのメモリアク
セス動作を一定の規則に従って行う手法等で容易に上記
状１俵を回避することが可能であり、実際に何ら問題と
なることは少ない。第２図には、各ポートからのアドレ
スによる２ボート争ランダムアクセスメモリ（ＲＡＭ）
のアクセスポート選択の一例を表によって示している。
ランダムアクセスメモＩＪ（ＲＡＭ）へアクセスするこ
とは禁止される。しかるに、ポートごとにあらかじめ優
先順位を設定する手法、ないしは各ポートのメモリアク
セス動作を一定の規則に従って行う手法等で容易に上記
状１俵を回避することが可能であり、実際に何ら問題と
なることは少ない。第２図には、各ポートからのアドレ
スによる２ボート争ランダムアクセスメモリ（ＲＡＭ）
のアクセスポート選択の一例を表によって示している。
一方、この発明によるマルチホードメモリ回路の全体の
メモリサイクルタイムｔは、２ボートΦランダムアクセ
スメモリ（ＲＡＭ）のサイクルタイムをｔｃ′ｙとする
と、 ｔζｔｃ′ｙ なる関係となり、アクセスポートの数は増大することな
く一定の値を取る。さらに、上記の説明に示すように回
路構成が比較的に単純であり、かっ各ポートの非同期動
作が可能となる。また、各ポートのアドレスはマルチポ
ートメモリ全体のアドレス空間を上記制約の基で自由に
アクセスでき、その制約も実用上何ら問題とはならない
。
メモリサイクルタイムｔは、２ボートΦランダムアクセ
スメモリ（ＲＡＭ）のサイクルタイムをｔｃ′ｙとする
と、 ｔζｔｃ′ｙ なる関係となり、アクセスポートの数は増大することな
く一定の値を取る。さらに、上記の説明に示すように回
路構成が比較的に単純であり、かっ各ポートの非同期動
作が可能となる。また、各ポートのアドレスはマルチポ
ートメモリ全体のアドレス空間を上記制約の基で自由に
アクセスでき、その制約も実用上何ら問題とはならない
。
なお、上記実施例では、３ボートの場合について説明し
たが、メモリ・アドレスバスセレクタの構成を変更して
４ポートの構成としても良い。
たが、メモリ・アドレスバスセレクタの構成を変更して
４ポートの構成としても良い。
また、上記実施例では、２ポート・ランダムアクセスメ
モリ（ＲＡＭ）を２つ用いた構成を示したが、２ポート
・ランダムアクセスメモリ（ＲＡＭ）をさらに多数使用
し、アクセスポートの数を増設した構成としても良く、
上記実施例と同様の効果を奏する。
モリ（ＲＡＭ）を２つ用いた構成を示したが、２ポート
・ランダムアクセスメモリ（ＲＡＭ）をさらに多数使用
し、アクセスポートの数を増設した構成としても良く、
上記実施例と同様の効果を奏する。
この発明は以上説明したとおり、マルチポートメモリ回
路において、複数の２ボ一トメモリ回路を用いて３汁で
一ト以上のマルチポートメモリ回路を構成し、アドレス
に応じてポートを選択するようにしたので、比較的に簡
易な回路構成によって、ポートごとのサイクルタイムが
高速なマルチボートメモリ回路が得られるという優れた
効果を奏するものである。
路において、複数の２ボ一トメモリ回路を用いて３汁で
一ト以上のマルチポートメモリ回路を構成し、アドレス
に応じてポートを選択するようにしたので、比較的に簡
易な回路構成によって、ポートごとのサイクルタイムが
高速なマルチボートメモリ回路が得られるという優れた
効果を奏するものである。
【図面の簡単な説明】
第１図はこの発明の一実施例であるマルチポートメモリ
回路の構成を示すブロック図、第２図は第１図のマルチ
ポートメモリ回路におけるアドレス割り当て例を説明す
るための表を示す図、第３図は従来のマルチポートメモ
リ回路の構成を示すブロック図、第４図は第３図のマル
チボートメモリ回路における動作のタイミングの一例を
示す図である。 図において、ｌ・・・ランダムアクセスメモＩＪ （Ｒ
ＡＭ）、２・・・アドレス信号ＣＡＤ）、３，４・・・
タイミング信号、５・・・読み出し／書き込み制御信号
（Ｒ／Ｗ）、６・・・データ信号（Ｄ）、７・・・アド
レスセレクタ、８・・・Ｒ／Ｗタイミング制御回路、９
・・・データセレクタ、１０・・・アドレスレジスタ（
ＡＲ１〜ＡＲ３）、１１・・・データレジスタ（ＤＲＩ
〜ＤＲ３）、１２・・・データ信号（ＤＰＩ）、１３・
・・データ信号（ＤＰ２）、１４・・・データ信号（Ｄ
Ｐ３）、１５・・・クロック信号（ＣＬＫ）、１６・・
・アドレス信号（ＡＰＩ）、１７・・・アドレス信号（
Ａｒ２）、１８・・・アドレス信号（Ａｒ１）、１９・
・・入出力部、２０・・・ＲＡＭアクセス部、１００・
・・２ポ一ト番ランダムアクセスメモリ（２Ｐ−ＲＡＭ
１）、１０１・・・２ボート・ランダムアクセスメモリ
（２Ｐ−ＲＡＭ２）、１０２，１０３，１０４゜１０５
・・・アドレス・データバス、１０６，１０７・・・双
方向セレクタ、１０８，１０９・・・２−１セレクタ側
バス、１１０，１１１−・４−２セレクタ側バス、１１
２・・・セレクト制御回路、１１３．１１４ 。 １１５．１１６・・・セレクト制御信号、１１７・・・
２−１セレクタ、１１８・・・４−２セレクタ、１１９
・・・プライマリボー１・のアドレス信号（ＡＰＰ）、
１２０・・・プライマリポートのデータ信号（ＤＰＰ）
、１２１・・・ボートＯのアドレス信号（ＡＰＯ）、１
２２・・・ポート０のデータ信号（ＤＰＯ）、１２３・
・・ボート１のアドレス信号（ＡＰＩ）、１２４・−ポ
ート１のデータ信号（ＤＰＩ）である。 なお、図中、同一符号は同一、又は相当部分を示す。
回路の構成を示すブロック図、第２図は第１図のマルチ
ポートメモリ回路におけるアドレス割り当て例を説明す
るための表を示す図、第３図は従来のマルチポートメモ
リ回路の構成を示すブロック図、第４図は第３図のマル
チボートメモリ回路における動作のタイミングの一例を
示す図である。 図において、ｌ・・・ランダムアクセスメモＩＪ （Ｒ
ＡＭ）、２・・・アドレス信号ＣＡＤ）、３，４・・・
タイミング信号、５・・・読み出し／書き込み制御信号
（Ｒ／Ｗ）、６・・・データ信号（Ｄ）、７・・・アド
レスセレクタ、８・・・Ｒ／Ｗタイミング制御回路、９
・・・データセレクタ、１０・・・アドレスレジスタ（
ＡＲ１〜ＡＲ３）、１１・・・データレジスタ（ＤＲＩ
〜ＤＲ３）、１２・・・データ信号（ＤＰＩ）、１３・
・・データ信号（ＤＰ２）、１４・・・データ信号（Ｄ
Ｐ３）、１５・・・クロック信号（ＣＬＫ）、１６・・
・アドレス信号（ＡＰＩ）、１７・・・アドレス信号（
Ａｒ２）、１８・・・アドレス信号（Ａｒ１）、１９・
・・入出力部、２０・・・ＲＡＭアクセス部、１００・
・・２ポ一ト番ランダムアクセスメモリ（２Ｐ−ＲＡＭ
１）、１０１・・・２ボート・ランダムアクセスメモリ
（２Ｐ−ＲＡＭ２）、１０２，１０３，１０４゜１０５
・・・アドレス・データバス、１０６，１０７・・・双
方向セレクタ、１０８，１０９・・・２−１セレクタ側
バス、１１０，１１１−・４−２セレクタ側バス、１１
２・・・セレクト制御回路、１１３．１１４ 。 １１５．１１６・・・セレクト制御信号、１１７・・・
２−１セレクタ、１１８・・・４−２セレクタ、１１９
・・・プライマリボー１・のアドレス信号（ＡＰＰ）、
１２０・・・プライマリポートのデータ信号（ＤＰＰ）
、１２１・・・ボートＯのアドレス信号（ＡＰＯ）、１
２２・・・ポート０のデータ信号（ＤＰＯ）、１２３・
・・ボート１のアドレス信号（ＡＰＩ）、１２４・−ポ
ート１のデータ信号（ＤＰＩ）である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）複数のアドレス・データ入出力部を有し、同一の
メモリ回路を同時に読み出し／書き込み動作を可能とす
る場合において、上記メモリ回路を、２つのアドレス・
データ入出力部を備え、２つ同時に読み出し／書き込み
が可能なメモリ回路をｎ個（ｎは１以上の整数）で構成
し、アドレス信号に従って上記ｎ個のメモリ回路中の２
ｎ個のアドレス・データ入出力部を選択してアドレス・
データ入出力を行う手段をｍ個（ｍ≦２ｎなる整数）と
、複数のデータ入出力が同一のアドレスを示した場合に
、所定の優先順次に従い上記２ｎ個のアドレス・データ
入出力部への接続を禁止する制御手段とを備えたことを
特徴とするマルチポートメモリ回路。 - （２）上記２つのアドレス・データ入出力部を備えたメ
モリ回路を２個備え、アドレス・データ入出力を行う手
段を３個備え、一方のメモリ回路が特定の１つのアドレ
ス・データ入出力部へ接続されている場合に、他の２つ
のアドレス・データ入出力部は他方のメモリ回路のみへ
接続されるように制御する制御手段を備えたことを特徴
とする特許請求の範囲第１項記載のマルチポートメモリ
回路。
Priority Applications (17)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14087287A JPS63304344A (ja) | 1987-06-05 | 1987-06-05 | マルチポ−トメモリ回路 |
| DE3851858T DE3851858T2 (de) | 1987-06-05 | 1988-06-01 | Digitaler Signalprozessor. |
| EP19930104197 EP0551933A3 (en) | 1987-06-05 | 1988-06-01 | Digital signal processor |
| DE3856220T DE3856220T2 (de) | 1987-06-05 | 1988-06-01 | Digitaler Signalprozessor der bedingte Mehrpunkt-Sprungbefehle im Pipelinemodus bearbeitet |
| DE3856219T DE3856219T2 (de) | 1987-06-05 | 1988-06-01 | Digitaler Signalprozessor mit Adress-Generator für den Zugriff von Daten aus einem Zweidirektionalen Bereich eines Datenspeichers |
| EP93104194A EP0554917B1 (en) | 1987-06-05 | 1988-06-01 | Digital signal processing system having two instruction memories accessed by a processor under control of host |
| EP93104238A EP0551934A2 (en) | 1987-06-05 | 1988-06-01 | Digital signal processor |
| EP88108755A EP0293851B1 (en) | 1987-06-05 | 1988-06-01 | Digital signal processor |
| DE3856175T DE3856175T2 (de) | 1987-06-05 | 1988-06-01 | Digitales Signalverarbeitungssystem in dem ein Prozessor unter Kontrolle eines Hosts auf zwei Befehlsspeicher zugreift |
| EP93104196A EP0551932B1 (en) | 1987-06-05 | 1988-06-01 | Digital signal processor processing multi-point conditional branch operations in a pipeline mode |
| EP93104195A EP0551931B1 (en) | 1987-06-05 | 1988-06-01 | Digital signal processor comprising address generator accessing data stored in bidirectional space of data memory |
| US07/201,208 US5045993A (en) | 1987-06-05 | 1988-06-03 | Digital signal processor |
| CA000568527A CA1288169C (en) | 1987-06-05 | 1988-06-03 | Digital signal processor |
| US07/750,512 US5206940A (en) | 1987-06-05 | 1991-08-27 | Address control and generating system for digital signal-processor |
| US07/755,503 US5237667A (en) | 1987-06-05 | 1991-08-27 | Digital signal processor system having host processor for writing instructions into internal processor memory |
| US07/750,408 US5222241A (en) | 1987-06-05 | 1991-08-27 | Digital signal processor having duplex working registers for switching to standby state during interrupt processing |
| US07/750,478 US5247627A (en) | 1987-06-05 | 1991-08-27 | Digital signal processor with conditional branch decision unit and storage of conditional branch decision results |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14087287A JPS63304344A (ja) | 1987-06-05 | 1987-06-05 | マルチポ−トメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304344A true JPS63304344A (ja) | 1988-12-12 |
Family
ID=15278719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14087287A Pending JPS63304344A (ja) | 1987-06-05 | 1987-06-05 | マルチポ−トメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304344A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5417643A (en) * | 1977-07-08 | 1979-02-09 | Mitsubishi Electric Corp | Central processor |
| JPS55150054A (en) * | 1979-05-11 | 1980-11-21 | Nissin Electric Co Ltd | Multi-computer system |
| JPS616753A (ja) * | 1984-06-20 | 1986-01-13 | Toshiba Corp | コモンメモリ装置 |
| JPS61281344A (ja) * | 1985-06-06 | 1986-12-11 | Meidensha Electric Mfg Co Ltd | ２ポ−トメモリのアクセス制御方法 |
-
1987
- 1987-06-05 JP JP14087287A patent/JPS63304344A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5417643A (en) * | 1977-07-08 | 1979-02-09 | Mitsubishi Electric Corp | Central processor |
| JPS55150054A (en) * | 1979-05-11 | 1980-11-21 | Nissin Electric Co Ltd | Multi-computer system |
| JPS616753A (ja) * | 1984-06-20 | 1986-01-13 | Toshiba Corp | コモンメモリ装置 |
| JPS61281344A (ja) * | 1985-06-06 | 1986-12-11 | Meidensha Electric Mfg Co Ltd | ２ポ−トメモリのアクセス制御方法 |
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