DE3856175T2 - Digitales Signalverarbeitungssystem in dem ein Prozessor unter Kontrolle eines Hosts auf zwei Befehlsspeicher zugreift - Google Patents

Digitales Signalverarbeitungssystem in dem ein Prozessor unter Kontrolle eines Hosts auf zwei Befehlsspeicher zugreift

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Description

    HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf einen digitalen Signalprozessor mit einem Prozessor hauptsächlich zur Signalverarbeitung, mit einem internen schreibbaren Befehlsspeicher zum Speichern von Befehlswörtern, welche verschiedene interne Operationen beschreiben, einer Einrichtung zum zeitweiligen Anhalten und Starten des Betriebes des Prozessors, einem Befehlsspeicher zum Speichern von in einem schreibbaren Befehlsspeicher zu schreibenden Befehlswörtern, und einem Host-Prozessor, welcher mit dem Prozessor, der Anhalt- und Starteinrichtung und dem Befehlsspeicher verbunden ist, um diese zu steuern.
    • Beschreibung des Standes der Technik
  • Figur 1 stelltein schematisches Blockschaltbild eines exemplarischen konventionellen Signalprozessors dar, welcher den digitalen Signalprozessor (DSSP1) hauptsächlich für Sprachsignalverarbeitung einsetzt, welcher in dem Vorabdruck Nr. S10-1 für das Denshi Tsushin Gakkai Tsushin Bumon Zenkoku Taikai Symposium, 1985 veröffentlicht wurde. In diesem Beispiel wird der digitale Signalprozessor durch einen Host-Prozessor gesteuert.
  • In Figur 1 sind ein Signalprozessor 82 hauptsächlich zur Signalverarbeitung, ein Host-Prozessor 81 zum Steuern des Signalprozessors 82, ein Befehlsspeicherauswahlsignal 83, ein Reset-Signal 84 zum Initialisieren des Signalprozessors 82, ein Programmzähler (PC) 85, eine Befehlsadresse 86, ein interner Befehlsspeicher 87, wie beispielsweise ein ROM, welches Befehlswörter speichert, ein externer Befehlsspeicher 88, welcher Befehlswörter speichert, eine Umschaltungsschaltung 89 zum Auswählen eines oder zweier Befehlswörter gemäß dem Befehlsspeicherauswahlsignal 83, ein Befehlsregister (IR) 90 zum Speichern eines Befehlswortes, einen Decoder 91 zum Decodieren der Befehlswörter, eine Arithmetikeinheit 92, welche arithemtische Operationen ausführt, ein Steuerungssignal 93, einen Datenspeicher 94 zum Speichern von Daten, welche einer Signalverarbeitung unterzogen werden, und Daten 95 dargestellt.
  • Figur 2 stellt ein Flußdiagramm dar, welches für eine Erklärung der Betriebsweise des Signalprozessors hilfreich ist.
  • Die Betriebsweise des Signalprozessors wird mit Bezug auf die Figuren 1 und 2 beschrieben. Nach der Verbindung des Signalprozessors mit einer Energieversorgung beginnt zuerst der Host-Prozessor mit seinem Betrieb und liefert ein Auswahlsignal 83 an den Signalprozessor 82, um den internen Befehlsspeicher 87 oder den externen Befehlsspeicher 88 zu spezifizieren. Der interne Befehlsspeicher 87 wird ausgewählt, wenn der logische Wert des Auswahlsignals 83 "0" ist, während der externe Befehlsspeicher 88 ausgewählt wird, wenn der logische Wert des Auswahlsignals 83 "1 " ist. Danach liefert der Host-Prozessor 81 das Reset-Signal 84 an den Signalprozessor 82. Nach dem Empfang des Reset-Signals 84 werden die Vorrichtungen einschließlich der internen Befehlsregister initialisiert und der PC 85 wird gelöscht. Dann liefert der PC 85 eine Befehlsadresse 86, welche die Adresse 0 spezifiziert, an den internen Befe hlsspeicher 87 des Signalprozessors 82 und an den externen Befehlsspeicher 88, um Befehlswörter, welche an der spezifizierten Adresse 0 gespeichert sind, zu lesen, und die Befehlswörter werden an die Umschaltungsschaltung 89 geliefert. Die Umschaltungsschaltung 89 wählt entweder das aus dem internen Befehlsspeicher 87 gelesene Befehlswort oder das aus dem externen Befehlsspeicher 88 gelesene Befehlswort entsprechend dem Auswahlsignal 83 aus, welches von dem Host-Prozessor 81 geliefert wird, und liefert das ausgewählte Befehlswort an das IR 90. Das in dem IR 90 gespeicherte Befehlswort wird durch den Decoder 91 decodiert, um den Vorrichtungen Steuerungssignale zur Verfügung zu stellen. Die interne Arithmetikeinheit 92 des Signalprozessors 82 wird durch das Steuerungssignal 93 gesteuert, welches durch den Decoder 91 zur Verfügung gestellt wird, um die in dem Datenspeicher 94 gespeicherten Daten 95 mittels arithmetischer Operationen zu verarbeiten.
  • Der konventionelle Signalprozessor benötigt ein vergleichsweise großes Steuerungsprogramm für komplexe Signalverarbeitung, und die Kapazität des internen Befehlsspeichers 87 des Signalprozessors 82 ist unzureichend, um ein solch großes Steuerungsprogramm zu speichern, und folglich ist der externe Befehlsspeicher 88 notwendig. Wenn der externe Befehlsspeicher 88 eingesetzt wird, ist eine Ein/ Ausgabe(I/O)-Vorrichtung notwendig, um die internen Signale des Signalprozessors 82 und die externen Signale durch externe Anschlüsse zu übertragen, um die Befehlsadresse 86 bereitzustellen und das Befehlswort zu empfangen. In einem solchen Fall ist eine lange Zeitspanne notwendig, um Befehlswörter von dem internen Befehlsspeicher 87 zu lesen, weil die Befehlswörter durch eine zusätzliche Vorrichtung gelesen werden. Dementsprechend muß ein Taktsignal mit einer langen Periodendauer an den Signalprozessor 82 angelegt werden, wenn der externe Befehlsspeicher 88 eingesetzt wird, und der Signalprozessor 82 muß durch das Reset-Signal 84 initialisiert werden, nachdem die Befehlsspeicher ausgetauscht wurden, oder der Signalprozessor wird nicht richtig funktionieren.
  • Der interne Befehlsspeicher 87 des Signalprozessors 82 ist ein sogenanntes Masken-ROM, bei welchem ein Programm im voraus, während der Herstellung des Signalprozessors 82 geschrieben wird, und ein spezielles Programm für spezielle Abläufe wird in dem internen Befehlsspeicher 87 gespeichert.
  • Der konventionelle Signalprozessor begründet folglich eine Notwendigkeit, bei einer Ausführung komplexer Abläufe Befehlswörter von dem externen Befehlsspeicher zu lesen, welches zusätzliche Zeit zum Lesen der Befehlswörter von dem externen Befehlsspeicher benötigt und die Verarbeitungseffizienz reduziert. Da der interne Befehlsspeicher ein Nur-Lese-Speicher ist, ist des weiteren der Wechsel des Programms nach der Fertigstellung des Signalprozessors unmöglich und, wenn Fehler in dem Programm gefunden werden oder wenn das Programm Korrekturen benötigt, muß der Signalprozessor gegen einen neuen ausgetauscht werden, welches die Effizienz der Entwicklung verschlechtert und unökonomisch ist.
    • Abriß der Erfindung
  • Es ist eine Aufgabe der vorliegenden Erfindung, einen flexiblen digitalen Signalprozessor zur Verfügung zu stellen, bei welchem das Programm ohne weiteres auf Befehl eines Host-Prozessors geändert werden kann und welcher komplexe Abläufe und andere temporären Abläufe ohne Notwendigkeit vieler zusätzlicher Hardware und ohne die Verschlechterung der Ausführungseffizienz mit sich zu bringen, ausführen kann.
  • Um die vorstehenden Ziele zu erreichen, ist ein digitales Signalverarbeitungssystem, wie in Anspruch 1 definiert, bereitgestellt.
  • Weitere vorteilhafte Ausführungsformen sind in den Unteransprüchen definiert.
  • Der digitale Signalprozessor gemäß der vorliegenden Erfindung, wie beansprucht, umfaßt einen schreibbaren Befehlsspeicher als einen internen Befehlsspeicher und wird mit durch einen Host-Prozessor zur Verfügung gestellten Befehlen zum zeitweiligen Anhalten und Starten des Betriebs und zum Schreiben in dem und Lesen aus dem schreibbaren Befehlsspeicher gesteuert. Dementsprechend wird der Betrieb des digitalen Signalprozessors zeitweilig durch den Host-Prozessor gestoppt und der Betrieb des digitalen Signalprozessors wird für andere Abläufe wieder gestartet, nachdem der interne Befehlsspeicher des digitalen Signalprozessors neu beschrieben worden ist.
    • Kurzbeschreibung der Zeichnungen
  • Es zeigen:
  • Figur 1 ein Blockschaltbild eines Beispiels eines konventionellen digitalen Signalprozessors;
  • Figur 2 ein Flußdiagramm, welches beim Erklären der Betriebsweise des digitalen Signalprozessors gemäß Figur 1 hilfreich ist;
  • Figur 3 ein Blockschaltbild eines digitalen Signalprozessors in einer ersten Ausführungsform gemäß der vorliegenden Erfindung;
  • Figur 4 ein Flußdiagramm, welches beim Erklären der Betriebsweise des digitalen Signalprozessors gemäß Figur 3 hilfreich ist;
  • Figur 5 ein Blockschaltbild eines digitalen Signalprozessors in einer zweiten Ausführungsform gemäß der vorliegenden Erfindung; und
  • Figur 6 ein Flußdiagramm, welches beim Erklären der Betriebsweise des digitalen Signalprozessors gemäß Figur 5 hilfreich ist.
    • Genaue Beschreibung der bevorzugten Ausführungsformen
  • Nachfolgend wird ein digitaler Signalprozessor in einer ersten Ausführungsform gemäß der vorliegenden Erfindung beschrieben.
  • Figur 3 zeigt die interne Überprüfung des digitalen Signalprozessors zum Überprüfen des Inhalts des internen Befehlsspeichers, wobei dort ein Host-Prozessor 403, ein Signalprozessor 404, ein Halte-Aufforderungs-Signal 405 zum Auffordern des temporären Anhaltens der Programmausführung des Signalprozessors 404, ein Halte-Autorisierungs-Signal 406 zum Informieren einer externen Einheit über das temporäre Anhalten des Signalprozessors 404, ein Programmzähler (PC) 407, eine Befehlsspeicher-Kontrolleinheit 408, ein wiederladbarer schreibbarer Befehlsspeicher 409, eine Befehlsadresse 410, eine Umschaltungsschaltung 411, ein Auswahlsignal 412, ein externer Befehlsspeicher 413, Befehlswärter 414 und 415, eine Vergleichsschaltung 416, ein Ergebnis 417 einer Entscheidung, und ein Schreib-End-Signal 418 gezeigt wird. Der Signalprozessor 404 weist dieselbe Arithmetikeinheit wie der konventionelle Signalprozessor auf, und aus diesem Grund ist die Arithmetikeinheit in Figur 3 nicht gezeigt. Figur 4 stellt ein Flußdiagramm dar, welches bei einer Erklärung der Funktionsweise des Signalprozessors hilfreich ist.
  • Die Funktionsweise des Signalprozessors 404 wird nachfolgend mit Bezug auf die Figuren 3 und 4 beschrieben.
  • Wenn der Inhalt eines durch den Signalprozessor 404 auszuführenden Ablaufes geändert werden muß, so gibt der Host-Prozessor 403 dem Signalprozessor 404 das Halte-Aufforderungs-Signal 405, um zu dem temporären Anhalten einer Befehlswortausführung aufzufordern. Nach dem Ende eines Befehls, welcher gerade bei Empfang des Halte-Aufforderungs-Signals 405 ausgeführt wird, gibt der Signalprozessor 404 das Halte-Autorisierungs-Signal 406 ab, um die Aktualisierung des PC 407 zu stoppen und temporär die Ausführung des Befehlswortes zu unterbrechen.
  • Daraufhin stellt die Befehlsspeicher-Kontrolleinheit 408 die Befehlsadresse 410 zur Verfügung, welche eine in den schreibbaren Befehlsspeicher 409 zu schreibende Adresse bezeichnet, und das Auswahlsignal 412 steuert die Umschaltungsschaltung 411, so daß die Befehlsadresse 410 ausgewählt wird. Zur gleichen Zeit wird die Befehlsadresse 410 ebenfalls an den externen Befehlsspeicher 413 übermittelt. Dann stellt der externe Befehlsspeicher 413 ein Befehlswort 414 zur Verfügung, welches in den schreibbaren Befehlsspeicher 409 geschrieben wird. Das in den schreibbaren Befehlsspeicher 409 geschriebene Befehlswort 414 wird von dem schreibbaren Befehlsspeicher 409 gelesen. Das von dem wiederbeschreibbaren Befehlsspeicher 409 gelesene Befehlswort 415 und das in diesen geschriebene Befehlswort 414 werden durch die Vergleichsschaltung 416 verglichen, um zu entscheiden, ob oder ob nicht die Befehlswärter 414 und 415 miteinander übereinstimmen. Wenn das Befehlswort 414 nicht korrekt in den wiederbeschreibbaren Befehlsspeicher 409 geschrieben wird, so stimmen die beiden Befehlswörter nicht miteinander überein. Dann wird ein Schreib-Fehler-Flag gemäß dem Ergebnis 417 einer Entscheidung in der Befehlsspeicher-Kontrolleinheit 408 gesetzt. Das Sdhreib- Fehler-Signal wird nicht zurückgesetzt, bis alle Schreiboperationen ausgeführt sind.
  • Somit ist die Operation zum Schreiben eines Befehlswortes abgeschlossen. Diese Operation wird wiederholt, bis alle Befehlswörter wieder geschrieben sind. Nachdem alle Befehlswärter wieder geschrieben worden sind, wird der Status des Schreib-Fehler-Flags überprüft. Wenn das Schreib-Fehler-Flag gesetzt ist, wird die Befehlswort-Schreiboperation neu gestartet, nachdem das Schreib-Fehler-Flag zurückgesetzt worden ist. Wenn das Schreib-Fehler-Flag nicht gesetzt ist und das Wiederbeschreiben normal abgeschlossen wurde, wird ein Schreib-End-Signal 418 an den Host-Prozessor 403 ausgegeben. Dann nimmt der Host-Prozessor das Halte- Aufforderungs-Signal 405 zurück, um den temporären Anhalte-Modus zu beenden. Bei der Zurücknahme des Halte-Aufforderungs-Signals 405 stellt die Befehlsspeicher-Kontrolleinheit 408 des Signalprozessors 404 ein Auswahlsignal 412 zur Verfügung, um die Umschaltungsschaltung 411 die Befehlsadresse des PC 407 auswählen zu lassen, die Befehlsadresse des PC 407 wird aktualisiert und dann wird ein Befehl an einer Befehlsadresse ausgeführt, welche der Befehlsadresse folgt, an der das letzte Befehlswort ausgeführt wurde, bevor die Ausführung der Befehle zeitweilig gestoppt wurde. Daraus folgt, daß der Inhalt des Signalverarbeitungsablauf durch Ausstatten des Signalprozessors mit einem internen wiederbeschreibbaren Befehlsspeicher ohne weiteres geändert werden kann. Die Fehlfunktion des Signalprozessors aufgrund fehlerhaften Wiederbeschreibens kann durch Anwenden einer Vergleichsschaltung in dem Signalprozessor vermieden werden.
  • Figur 5 zeigt einen Signalprozessor in einer zweiten Ausführungsform, welche eine Modifikation des Signalprozessors gemäß Figur 3 darstellt. Dieser modifizierte Signalprozessor ist extern mit einer Entscheidungsschaltung zum Entscheiden, ob oder ob nicht der Inhalt des schreibbaren Befehlsspeichers korrekt ist, ausgestattet. Figur 6 stellt ein Flugdiagramm dar, welches bei einer Erklärung der Funktionsweise des modifizierten Signalprozessors hilfreich ist.
  • Die Funktionsweise des modifizierten Signalprozessors wird nachfolgend mit Bezug auf die Figuren 5 und 6 beschrieben. Wenn der Inhalt des durch den Signalprozessor 422 auszuführenden Ablaufs geändert werden muß, so wird von einem Host- Prozessor 421 ein Halte-Aufforderungs-Signal 405 geliefert, um ein Akualisieren des PC 407 zu stoppen, so daß die Ausführung von Befehlswärtern zeitweise unterbrochen wird. Auf dem Empfang eines Halte-Autorisierungs-Signals 406 hin liefert der Host-Prozessor 421 eine Befehlsadresse 410 an einen externen Befehlsspeicher 413 und den Signalprozessor 422. Ein von dem externen Befehlsspeicher 413 gelesenes Befehlswort 414 wird an eine Umschaltungsschaltung 423 angelegt, und dann wird das Befehlswort 414 an den Signalprozessor 422 angelegt, wenn ein Auswahlsignal 424 durch den Host-Prozessor geliefert wird. Dann liefert der Host-Prozessor 421 ein Schreib-Steuerungs-Signal 425 um eine Befehlsspeicher-Kontrolleinheit 426 anzuweisen ein Auswahlsignal 428 an die Umschaltungsschaltung 427 zu liefern, so daß das Befehlswort 414 in einen schreibbaren Befehlsspeicher 409 geschrieben wird. Dann liefert der Host-Prozessor 421 ein Lese-Steuerungs-Signal 429, um ein Befehlswort 415 zu lesen, d.h. das geschriebene Befehlswort von dem beschreibbaren Befehlsspeicher 409, und die Befehlsspeicher-Kontrolleinheit 426 liefert ein Auswahlsignal 428 an die Umschaltungsschaltung 427, um das Befehlswort 415 an die Umschaltungsschaltung 423 anzulegen. Der Host-Prozessor 421 liefert das Auswahl-Signal 424, um das Befehlswort 415 an eine Vergleichs-Schaltung 430 anzulegen. Die Vergleichs-Schaltung 430 vergleicht das von dem externen Befehlsspeicher 413 gelesene Befehlswort 414 und das von dem schreibbaren Befehlsspeicher 407 gelesene Befehlswort 415 und gibt das Ergebnis 431 eines Vergleichs an den Host-Prozessor 421. Wenn die beiden Befehlswärter miteinander übereinstimmen, führt der Host-Prozessor eine Operation zum Schreiben des nächsten Befehlswortes durch. Wenn die beiden Befehlswärter nicht miteinander übereinstimmen, so führt der Host-Prozessor die gleiche Befehls-Schreib-Operation nochmals durch. Nachdem alle Befehlswärter geschrieben worden sind, nimmt der Host-Prozessor 421 das Halte-Aufforderungs- Signal 405 zurück, um den Signalprozessor 422 zu befähigen, den Betrieb wieder aufzunehmen.
  • In dieser Ausführungsform sind zum Lesen eines Befehlswortes mit einer m x n (m in eine ganze Zahl nicht kleiner als 1 und n ist eine ganze Zahl nicht kleiner als 2) Bit-Breite von dem externen Befehlsspeicher und zum Liefern des Befehlswortes an den Signalprozessor, m x n externe Anschlüsse notwendig. Nur m externe Anschlüsse sind jedoch notwendig, wenn die Bits des Befehlswortes in eine Bit-Breite von jeweils m Bits geteilt werden, und das Befehlswort dadurch in den internen schreibbaren Befehlsspeicher geschrieben wird, daß die Schreiboperation n-mal wiederholt wird. Obwohl z.B. 32 externe Anschlüsse notwendig sind, um ein Befehlswort von 32 Bits in den internen schreibbaren Befehlsspeicher in einer Schreiboperation zu schreiben, so sind lediglich 8 externe Anschlüsse notwendig, um das Befehlswort in den internen schreibbaren Befehlsspeicher zu schreiben, wenn das Befehlswort in 8-Bit-Breite geteilt wird und in 4 Schreibzyklen geschrieben wird. Obwohl diese Schreibmethode eine Schreib-Zeitspanne benötigt, welche 4-mal die Schreib-Zeitspanne beträgt, welche notwendig ist, um ein Befehlswort in den internen Befehlsspeicher durch eine Schreiboperation zu schreiben, so ist diese Schreibmethode sehr effektiv, wenn eine begrenzte Anzahl an externen Anschlüssen zur Verfügung steht.
  • Wie von der vorstehenden Beschreibung deutlich wird, kann das in dem Signalprozessor gespeicherte Programm geändert werden, nachdem der Signalprozessor gefertigt worden ist, weil der Signalprozessor gemäß der vorliegenden Erfindung einen internen schreibbaren Befehlsspeicher aufweist und der Betrieb des Signalprozessors zeitweilig durch einen durch den Host-Prozessor gelieferten Befehl gestoppt wird, um den internen Befehlsspeicher des Signalprozessors wieder zu laden, welches die Effizienz von Entwicklungsaktivitäten vergrößert und sehr ökonomisch ist. Des weiteren befähigt die Möglichkeit die Ausführung eines Befehls während der Signalverarbeitungsoperation zeitweilig zu unterbrechen, um das Programm neu zu schreiben und die Ausführung des Befehls nach dem Neuschreiben des Programms wieder zu starten den Signalprozessor komplexere Signalverarbeitungsoperationen auszführen und diversifiziert die Signalverarbeitungsfunktionen des Signalprozessors für eine flexible Signalverarbeitung.

Claims (4)

1. Digitales Signalverarbeitungssystem mit
einem Prozessor (404; 422) hauptsächlich zur Signalverarbeitung, mit einem internen schreibbaren Befehlsspeicher (409) zum Speichern von Befehlwörtern (414, 415), welche verschiedene interne Operationen beschreiben;
einer Einrichtung zum zeitweiligen Anhalten und Starten des Betriebes des Prozessors (404; 422);
einem Befehlsspeicher (413) zum Speichern von in einen schreibbaren Befehlsspeicher zu schreibenden Befehlswörtern (414); und
einem Host-Prozessor (403; 421), der mit dem Prozessor (404; 412), der Anhaltund Starteinrichtung und dem Befehlsspeicher (413) verbunden ist, um diese zu steuern;
gekennzeichnet durch
eine Einrichtung zum zeitweiligen Anhalten des Betriebes des Prozessors (404; 422) als Antwort auf einen Befehl (405), der durch den Host-Prozessor (403; 421) erzeugt wird, zum Lesen eines Befehlswortes (414) aus dem Befehlsspeicher (413) und zum Schreiben des Befehlswortes (414) in den schreibbaren Befehlsspeicher (409); und
eine Einrichtung (416; 421) zum Vergleichen eines Befehlswortes (414), welches von dem Befehlsspeicher (413) gelesen wurde, nachdem das vorhergehende, aus dem Befehlsspeicher (413) gelesene Befehlswort (415) in den schreibbaren Befehlsspeicher (409) geschrieben worden ist, mit dem vorhergehenden Befehlswort (415), das von dem schreibbaren Befehlsspeicher (409) gelesen wurde, zum Entscheiden, ob das vorhergehende Befehlswort (415) und das nachfolgende Befehlswort (414) miteinander übereinstimmen oder nicht, und zum Erzeugen des Ergebnisses (417) der Entscheidung der Vergleichsschaltung (416), wobei der Host- Prozessor (403; 421) eine Steuerungsoperation ausführt, um ein Befehlswort wieder in den schreibbaren Befehlsspeicher (409) zu schreiben, wenn die vorhergehenden und nachfolgenden Befehlswörter (415, 414) nicht miteinander übereinstimmen, und wobei der Betrieb des Prozessors (404; 422) umgeschaltet wird, indem der Betrieb des Prozessors (404; 422) als Antwort auf einen Befehl (405), welcher durch den Host-Prozessor (403; 421) erzeugt wird, neu gestartet wird, nachdem das Befehlswort (414) in den schreibbaren Befehlsspeicher (409) geschrieben worden ist.
2. Digitale Signalverarbeitungssystem nach Anspruch 1, in welchem eine Befehlsadresse, welche automatisch durch den Prozessor (404) erzeugt wird, an den Befehlsspeicher (413) angelegt wird, wenn ein Befehlswort (414) von dem Befehlsspeicher (413) gelesen und das gelesene Befehlswort (414) in den schreibbaren Befehlsspeicher (409) geschrieben wird; und
der Prozessor (404) mit einer Vergleichsschaltung (416) wie einer Vergleichs- und Entscheidungseinrichtung und einer Ausgabeeinrichtung zum Erzeugen des Ergebnisses (417) der Entscheidung der Vergleichsschaltung (416) ausgestattet ist.
3. Digitales Signalverarbeitungssystem nach Anspruch 1, in welchem ein Befehlswort (414) aus dem Befehlsspeicher (413) in Abhängigkeit einer Befehlsadresse (410), welche durch den Host-Prozessor (421) erzeugt wird, gelesen wird, wenn das Befehlswort (414) aus dem Befehlsspeicher (413) gelesen und das Befehlswort (414) in den schreibbaren Befehlsspeicher (409) geschrieben wird, wobei das Befehlswort (414) in den schreibbaren Befehlsspeicher (409) in Abhängigkeit einer Befehlsadresse (410) geschrieben wird und ein Schreib-Steuerungs- Signal (425), welches durch den Host-Prozessor (421) erzeugt wird, von dem schreibbaren Befehlsspeicher (40) als Antwort auf ein Lese-Steuerungs-Signal (429), welches durch den Host-Prozessor (421) erzeugt wird, gelesen wird; und der Host-Prozessor (421) das aus dem Befehlsspeicher (413) gelesene Befehlswort (414) und das vorherige in den schreibbaren Befehlsspeicher (409) geschriebene Befehlswort (415) vergleicht und entscheidet, ob diese Befehlswörter (414, 415) miteinander übereinstimmen oder nicht.
4. Digitales Signalverarbeitungssystem nach einem der vorstehenden Ansprüche, in welchem ein Befehlswort (414) mit einer Breite von (m x n) Bit (m ist eine ganze Zahl nicht kleiner als 1, n ist eine ganze Zahl nicht kleiner als 2) in eine Breite von m Bit geteilt wird und in n Zyklen von Lese- und Schreiboperationen gelesen und geschrieben wird, wenn das Befehlswort (414) aus dem Befehlsspeicher (413) gelesen und das Befehlswort (414) in den schreibbaren Befehlsspeicher (409) geschrieben wird.
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1311063C (en) * 1988-12-16 1992-12-01 Tokumichi Murakami Digital signal processor
JPH0769791B2 (ja) * 1988-12-21 1995-07-31 三菱電機株式会社 マイクロプロセッサ
JPH0740241B2 (ja) * 1989-01-17 1995-05-01 富士通株式会社 リクエストキャンセル方式
US5237670A (en) * 1989-01-30 1993-08-17 Alantec, Inc. Method and apparatus for data transfer between source and destination modules
US5150471A (en) * 1989-04-20 1992-09-22 Ncr Corporation Method and apparatus for offset register address accessing
US5175863A (en) * 1989-10-23 1992-12-29 International Business Machines Corporation Signal data processing system having independently, simultaneously operable alu and macu
EP0843254A3 (de) * 1990-01-18 1999-08-18 National Semiconductor Corporation Integrierte, digital arbeitende Signalverarbeitungsanlage/Universalprozessor mit anteilig genutzten internem Speicher
JPH0444151A (ja) * 1990-06-11 1992-02-13 Omron Corp プロセッサ
JPH0470946A (ja) * 1990-07-04 1992-03-05 Mitsubishi Electric Corp Ｄｍａコントローラを内蔵した処理装置
JP3194193B2 (ja) * 1990-10-31 2001-07-30 カシオ計算機株式会社 信号処理装置
RU1804645C (ru) * 1991-03-27 1993-03-23 Институт Точной Механики И Вычислительной Техники Им.С.А.Лебедева Центральный процессор
US7197623B1 (en) 1991-06-27 2007-03-27 Texas Instruments Incorporated Multiple processor cellular radio
FR2678400B1 (fr) * 1991-06-27 1995-08-04 Texas Instruments France Processeur de protocole destine a l'execution d'un ensemble d'instructions en un nombre reduit d'operation.
JP3201786B2 (ja) * 1991-07-18 2001-08-27 アジレント・テクノロジー株式会社 ディジタル信号処理システムの制御方法
JP3172214B2 (ja) * 1991-09-30 2001-06-04 富士通株式会社 状態モード設定方式
JP2906792B2 (ja) * 1991-11-15 1999-06-21 日本電気株式会社 ディジタルプロセッサ及びその制御方法
DE69228980T2 (de) * 1991-12-06 1999-12-02 Nat Semiconductor Corp Integriertes Datenverarbeitungssystem mit CPU-Kern und unabhängigem parallelen, digitalen Signalprozessormodul
US6000026A (en) * 1992-06-22 1999-12-07 Texas Instrument Incorporated Multiple processor apparatus having a protocol processor intended for the execution of a collection of instructions in a reduced number of operations
DE69315630T2 (de) * 1992-07-23 1998-07-16 Rockwell International Corp Datenzugriff in einem RISC-Digitalsignalprozessor
WO1994006075A1 (en) * 1992-08-31 1994-03-17 Fujitsu Limited Method and apparatus for non-numeric character discrimination
US5717908A (en) * 1993-02-25 1998-02-10 Intel Corporation Pattern recognition system using a four address arithmetic logic unit
US5825921A (en) * 1993-03-19 1998-10-20 Intel Corporation Memory transfer apparatus and method useful within a pattern recognition system
FR2708359A1 (fr) * 1993-06-30 1995-02-03 Philips Electronics Nv Procédé pour exploiter un processeur numérique de signal et dispositif mettant en Óoeuvre le procédé.
EP0638859B1 (de) * 1993-08-09 1999-09-29 Siemens Aktiengesellschaft Signalverarbeitungseinrichtung
JP3452655B2 (ja) * 1993-09-27 2003-09-29 株式会社日立製作所 ディジタル信号処理プロセッサおよびそれを用いて命令を実行する方法
US5778416A (en) * 1993-12-20 1998-07-07 Motorola, Inc. Parallel process address generator and method
US5590356A (en) * 1994-08-23 1996-12-31 Massachusetts Institute Of Technology Mesh parallel computer architecture apparatus and associated methods
US5835730A (en) * 1996-07-31 1998-11-10 General Instrument Corporation Of Delaware MPEG packet header compression for television modems
US5958048A (en) * 1996-08-07 1999-09-28 Elbrus International Ltd. Architectural support for software pipelining of nested loops
WO1998006038A1 (en) * 1996-08-07 1998-02-12 Sun Microsystems, Inc. Architectural support for software pipelining of loops
WO1998006042A1 (en) * 1996-08-07 1998-02-12 Sun Microsystems, Inc. Wide instruction unpack method and apparatus
WO1998006041A1 (en) * 1996-08-07 1998-02-12 Sun Microsystems, Inc. Array prefetch apparatus and method
WO1998006039A1 (en) * 1996-08-07 1998-02-12 Sun Microsystems, Inc. Disambiguation memory circuit and operating method
WO1998006040A1 (en) * 1996-08-07 1998-02-12 Sun Microsystems, Inc. Architectural support for software pipelining of nested loops
US5880981A (en) * 1996-08-12 1999-03-09 Hitachi America, Ltd. Method and apparatus for reducing the power consumption in a programmable digital signal processor
US6332152B1 (en) * 1997-12-02 2001-12-18 Matsushita Electric Industrial Co., Ltd. Arithmetic unit and data processing unit
TW380245B (en) * 1998-05-18 2000-01-21 Winbond Elelctronics Corp Speech synthesizer and speech synthesis method
US7234100B1 (en) * 2000-09-28 2007-06-19 Intel Corporation Decoder for trellis-based channel encoding
US6662296B1 (en) * 2000-10-02 2003-12-09 International Business Machines Corporation Method and system for testing millicode branch points
JP2002215606A (ja) * 2001-01-24 2002-08-02 Mitsubishi Electric Corp データ処理装置
US20030061464A1 (en) * 2001-06-01 2003-03-27 Catherwood Michael I. Digital signal controller instruction set and architecture
US20020184566A1 (en) 2001-06-01 2002-12-05 Michael Catherwood Register pointer trap
US7167973B2 (en) * 2001-11-15 2007-01-23 Broadcom Corporation Method and system for performing multi-tests in processors using results to set a register and indexing based on the register
JP2005149297A (ja) * 2003-11-18 2005-06-09 Renesas Technology Corp プロセッサおよびそのアセンブラ
JP4908017B2 (ja) * 2006-02-28 2012-04-04 富士通株式会社 Ｄｍａデータ転送装置及びｄｍａデータ転送方法
US7953958B2 (en) * 2006-09-29 2011-05-31 Mediatek Inc. Architecture for joint detection hardware accelerator
US20090129486A1 (en) * 2007-11-15 2009-05-21 Sequel Technologies, Llc. Systems and methods for providing security communication procesess in a security system
GB2500707B (en) * 2012-03-30 2014-09-17 Cognovo Ltd Multiprocessor system, apparatus and methods
US20150268962A1 (en) * 2014-03-24 2015-09-24 GoofyFoot Labs Asynchronous Circuit Design
US9817791B2 (en) * 2015-04-04 2017-11-14 Texas Instruments Incorporated Low energy accelerator processor architecture with short parallel instruction word
US11847427B2 (en) 2015-04-04 2023-12-19 Texas Instruments Incorporated Load store circuit with dedicated single or dual bit shift circuit and opcodes for low power accelerator processor
US10401412B2 (en) 2016-12-16 2019-09-03 Texas Instruments Incorporated Line fault signature analysis
US11010953B2 (en) * 2017-04-21 2021-05-18 Intel Corporation Dedicated fixed point blending for energy efficiency
CN109714056B (zh) * 2019-01-17 2022-10-28 上海双微导航技术有限公司 一种用于兼容多款ad采集的方法
CN110737618B (zh) * 2019-10-23 2021-03-16 盛科网络（苏州）有限公司 内嵌处理器进行快速数据通信的方法、装置及存储介质

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3570006A (en) * 1968-01-02 1971-03-09 Honeywell Inc Multiple branch technique
US3875391A (en) * 1973-11-02 1975-04-01 Raytheon Co Pipeline signal processor
US4025771A (en) * 1974-03-25 1977-05-24 Hughes Aircraft Company Pipe line high speed signal processor
US4090250A (en) * 1976-09-30 1978-05-16 Raytheon Company Digital signal processor
DE2710671A1 (de) * 1977-03-11 1978-09-14 Standard Elektrik Lorenz Ag Schaltungsanordnung fuer einen mikroprozessor zur steuerung des datenspeicherzugriffs
US4240139A (en) * 1977-09-22 1980-12-16 Tokyo Shibaura Denki Kabushiki Kaisha Address generating system
JPS5931734B2 (ja) * 1977-10-25 1984-08-03 デイジタル イクイプメント コ−ポレ−シヨン 特別のオペランド指定子を持つた命令を実行する中央処理装置
US4159519A (en) * 1977-11-21 1979-06-26 Burroughs Corporation Template family interfacing structure for providing a sequence of microinstructions to a pipelined microprogrammable data processing system
US4236206A (en) * 1978-10-25 1980-11-25 Digital Equipment Corporation Central processor unit for executing instructions of variable length
US4428046A (en) * 1980-05-05 1984-01-24 Ncr Corporation Data processing system having a star coupler with contention circuitry
US4493019A (en) * 1980-05-06 1985-01-08 Burroughs Corporation Pipelined microprogrammed digital data processor employing microinstruction tasking
JPS5750052A (en) * 1980-09-09 1982-03-24 Toshiba Corp Address extension system
US4439839A (en) * 1981-08-24 1984-03-27 International Telephone And Telegraph Corporation Dynamically programmable processing element
US4654783A (en) * 1982-07-26 1987-03-31 Data General Corporation Unique process for loading a microcode control store in a data processing system
JPS5979349A (ja) * 1982-10-29 1984-05-08 Toshiba Corp 演算装置
US4613935A (en) * 1983-02-02 1986-09-23 Couleur John F Method and apparatus for pipe line processing with a single arithmetic logic unit
JPS59174948A (ja) * 1983-03-25 1984-10-03 Toshiba Corp 情報処理装置
US4578750A (en) * 1983-08-24 1986-03-25 Amdahl Corporation Code determination using half-adder based operand comparator
US4785393A (en) * 1984-07-09 1988-11-15 Advanced Micro Devices, Inc. 32-Bit extended function arithmetic-logic unit on a single chip

Also Published As

Publication number Publication date
EP0551934A3 (de) 1994-04-13
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DE3856219D1 (de) 1998-08-20
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DE3856220T2 (de) 1999-01-07
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EP0551931A3 (en) 1993-12-15
DE3856220D1 (de) 1998-08-20
EP0293851B1 (de) 1994-10-19
EP0551931B1 (de) 1998-07-15
DE3856219T2 (de) 1998-11-19
EP0554917A3 (de) 1994-04-13
CA1288169C (en) 1991-08-27
EP0551932A2 (de) 1993-07-21
DE3856175D1 (de) 1998-06-10
EP0554917B1 (de) 1998-05-06
EP0551934A2 (de) 1993-07-21
EP0551933A2 (de) 1993-07-21
EP0293851A2 (de) 1988-12-07
EP0551931A2 (de) 1993-07-21
DE3851858T2 (de) 1995-05-24
DE3851858D1 (de) 1994-11-24

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