JPH0766327B2 - 信号処理方法及び装置 - Google Patents
信号処理方法及び装置Info
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- JPH0766327B2 JPH0766327B2 JP62296611A JP29661187A JPH0766327B2 JP H0766327 B2 JPH0766327 B2 JP H0766327B2 JP 62296611 A JP62296611 A JP 62296611A JP 29661187 A JP29661187 A JP 29661187A JP H0766327 B2 JPH0766327 B2 JP H0766327B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は信号処理方法及び装置、主にデジタル信号処理
を対象とする演算を行うプロセッサの改良に関するもの
である。
を対象とする演算を行うプロセッサの改良に関するもの
である。
［従来の技術］ 以下、従来の信号処理方式を説明する。
第６図は例えば昭和61年度電子通信学会通信部門全国大
会シンポジウム予稿（No.S10−１）に示された、主に音
声信号処理を対象としたデジタル信号処理プロセッサ
（DSSP1）の構成を示す簡略化されたブロック図であ
る。同図において（１）は命令実行番地（以下命令アド
レスと略す）を保持するプログラムカウンタ（以下PCと
略す）、（２）は命令語を記憶させる命令メモリ、
（３）は命令語の解読（デコード）を行うデコーダ、
（４）はデコードされた制御データの転送を行うプログ
ラムバス、（５）は演算データを記憶させるデータメモ
リ、（６）は主データ転送を行うデータバス、（７）は
プログラムバス（４）とデータバス（６）の接続を行う
バスインターフェイスレジスタ（以下BIRと略す）、
（８）は加減乗除などの演算を実行する演算処理回路
（以下EUと略す）、（９）は演算処理結果の状態（以下
フラグと略す）を保持するためのフリップフロップで構
成されたレジスタ（以下フラグレジスタと略す）、（1
0）は入力値に値“1"を加算する加算器、（11）は切換
回路、（12）は条件判定部である。
会シンポジウム予稿（No.S10−１）に示された、主に音
声信号処理を対象としたデジタル信号処理プロセッサ
（DSSP1）の構成を示す簡略化されたブロック図であ
る。同図において（１）は命令実行番地（以下命令アド
レスと略す）を保持するプログラムカウンタ（以下PCと
略す）、（２）は命令語を記憶させる命令メモリ、
（３）は命令語の解読（デコード）を行うデコーダ、
（４）はデコードされた制御データの転送を行うプログ
ラムバス、（５）は演算データを記憶させるデータメモ
リ、（６）は主データ転送を行うデータバス、（７）は
プログラムバス（４）とデータバス（６）の接続を行う
バスインターフェイスレジスタ（以下BIRと略す）、
（８）は加減乗除などの演算を実行する演算処理回路
（以下EUと略す）、（９）は演算処理結果の状態（以下
フラグと略す）を保持するためのフリップフロップで構
成されたレジスタ（以下フラグレジスタと略す）、（1
0）は入力値に値“1"を加算する加算器、（11）は切換
回路、（12）は条件判定部である。
次に第６図に基づきこのプロセッサの動作について説明
する。一般に信号処理を行うプロセッサは処理速度を向
上させる目的でパイプライン構造となっており、例えば
本例の場合３段のパイプライン構造となっている。
する。一般に信号処理を行うプロセッサは処理速度を向
上させる目的でパイプライン構造となっており、例えば
本例の場合３段のパイプライン構造となっている。
一般のプロセッサの場合は１つの命令語の解読及び実行
を行った後、次の命令語の解読及び実行を行なうが、パ
イプライン方式によるプロセッサの場合は命令語の実行
時間中に次アドレスの命令語の解読を行なうものであ
る。
を行った後、次の命令語の解読及び実行を行なうが、パ
イプライン方式によるプロセッサの場合は命令語の実行
時間中に次アドレスの命令語の解読を行なうものであ
る。
従って、パイプライン方式によるプロセッサは、一般の
プロセッサより処理速度が速いという利点を有する。
プロセッサより処理速度が速いという利点を有する。
しかしながら、条件付き分岐命令などの飛び越し命令の
多い命令語群の処理では、先回り解読が無駄になってし
まうので処理速度が遅くなってしまうという短所があ
る。
多い命令語群の処理では、先回り解読が無駄になってし
まうので処理速度が遅くなってしまうという短所があ
る。
以下、パイプライン処理に基づいた説明を行う。
パイプラインの１段目ではPC（１）から出力される命令
アドレス（101）により指定されたアドレスに記憶され
ている命令語（201）が、命令メモリ（２）から読み出
され、デコーダ（３）に入力される。
アドレス（101）により指定されたアドレスに記憶され
ている命令語（201）が、命令メモリ（２）から読み出
され、デコーダ（３）に入力される。
パイプラインの２段目ではデコーダ（３）により解読さ
れた制御信号が各部へ送られるとともに、必要な制御コ
ードがプログラムバス（４）を経由してBIR（７）等各
部へ送られる。
れた制御信号が各部へ送られるとともに、必要な制御コ
ードがプログラムバス（４）を経由してBIR（７）等各
部へ送られる。
パイプラインの３段目で制御信号によってデータメモリ
（５）から演算データ（501）のデータバス（６）への
読出し、データバス（６）からデータメモリ（５）への
書込み、EU（８）での演算処理など各種動作の制御が行
われる。
（５）から演算データ（501）のデータバス（６）への
読出し、データバス（６）からデータメモリ（５）への
書込み、EU（８）での演算処理など各種動作の制御が行
われる。
そして、EU（８）において演算処理が行われると、その
演算結果（801）の状態を示すフラグ（802）がEU（８）
から出力される。一般に出力されるフラグ（802）とし
ては符号フラグ、ゼロフラグ、オーバーフローフラグ、
キャリフラグなどのフラグがある。
演算結果（801）の状態を示すフラグ（802）がEU（８）
から出力される。一般に出力されるフラグ（802）とし
ては符号フラグ、ゼロフラグ、オーバーフローフラグ、
キャリフラグなどのフラグがある。
そして、符号フラグは、演算結果（801）が正ならば論
理値“0"がセットされ、負ならば論理値“1"がセットさ
れる。
理値“0"がセットされ、負ならば論理値“1"がセットさ
れる。
そして、ゼロフラグは、演算結果（801）がゼロならば
論理値“0"がセットされ、ゼロでなければ論理値“1"が
セットされる。
論理値“0"がセットされ、ゼロでなければ論理値“1"が
セットされる。
また、オーバーフローフラグは、演算結果（801）に桁
あふれが生じたときに論理値“1"がセットされ、それ以
外のときには論理値“0"がセットされる。
あふれが生じたときに論理値“1"がセットされ、それ以
外のときには論理値“0"がセットされる。
キャリフラグは、演算結果（801）に桁上げ、桁借りが
生じたときに論理値“1"がセットされ、それ以外のとき
に論理値“0"がセットされる。
生じたときに論理値“1"がセットされ、それ以外のとき
に論理値“0"がセットされる。
そして、これらのフラグ（802）はフラグレジスタ
（９）に入力され、次の演算処理がEU（８）で行われ、
新たにフラグ（802）が出力されるまで保持される。
（９）に入力され、次の演算処理がEU（８）で行われ、
新たにフラグ（802）が出力されるまで保持される。
さて、通常実行された命令語の次に実行される命令語
は、実行された命令語が分岐動作を指定していない場合
には、実行された命令語が記憶されていた命令アドレス
（101）に“1"だけ加算したアドレスに記憶されてい
る。
は、実行された命令語が分岐動作を指定していない場合
には、実行された命令語が記憶されていた命令アドレス
（101）に“1"だけ加算したアドレスに記憶されてい
る。
従って、パイプラインの１段目では、PC（１）から出力
された命令アドレス（101）が加算器（10）により“＋
1"され、命令アドレス（101）に“1"加算したアドレス
（111）が作られる。このときデコーダ（３）において
デコードされた命令が分岐動作を指定しない場合には、
命令アドレス（101）に“1"加算したアドレス（111）が
切換回路（11）で選択されるように制御信号が送られ、
分岐成立信号（121）が論理値“0"となり、PC（１）に
命令アドレス（101）に“1"加算したアドレス（111）が
入力される。
された命令アドレス（101）が加算器（10）により“＋
1"され、命令アドレス（101）に“1"加算したアドレス
（111）が作られる。このときデコーダ（３）において
デコードされた命令が分岐動作を指定しない場合には、
命令アドレス（101）に“1"加算したアドレス（111）が
切換回路（11）で選択されるように制御信号が送られ、
分岐成立信号（121）が論理値“0"となり、PC（１）に
命令アドレス（101）に“1"加算したアドレス（111）が
入力される。
次に、パイプラインの２段目でデコードされた命令語が
条件付分岐命令であった場合の動作について説明する。
条件付分岐命令であった場合の動作について説明する。
条件付き分岐命令は、指示された分岐条件を満たすとき
には命令で指示された分岐先アドレスの命令語の処理を
行ない、分岐条件を満たさないときには次アドレスの命
令語の処理を行なうことを指示する命令である。
には命令で指示された分岐先アドレスの命令語の処理を
行ない、分岐条件を満たさないときには次アドレスの命
令語の処理を行なうことを指示する命令である。
まず、条件付分岐命令がデコードされるとフラグレジス
タ（９）に保持されていたフラグ（901）が出力され、
条件判定部（12）に入力される。条件判定部（12）では
命令で指示された分岐条件（401）が成立するかの判定
が行われ、分岐条件（401）が成立する場合、分岐成立
信号（121）の論理値が“1"となり、切換回路（11）に
おいて命令で指示された分岐先アドレス（402）が選択
され、PC（１）に分岐先アドレス（402）が入力され
る。
タ（９）に保持されていたフラグ（901）が出力され、
条件判定部（12）に入力される。条件判定部（12）では
命令で指示された分岐条件（401）が成立するかの判定
が行われ、分岐条件（401）が成立する場合、分岐成立
信号（121）の論理値が“1"となり、切換回路（11）に
おいて命令で指示された分岐先アドレス（402）が選択
され、PC（１）に分岐先アドレス（402）が入力され
る。
分岐条件（401）が成立しない場合、分岐成立信号（12
1）の論理値が“0"となり、切換回路（11）において命
令アドレス（101）に“1"加算したアドレス（111）が選
択され、PC（１）に入力される。
1）の論理値が“0"となり、切換回路（11）において命
令アドレス（101）に“1"加算したアドレス（111）が選
択され、PC（１）に入力される。
例えば、第７図に示すような入力された２つのデータ
Ａ、Ｂに対してＡ＝Ｂが成立するか否かだけの情報のみ
必要な場合の動作を説明する。
Ａ、Ｂに対してＡ＝Ｂが成立するか否かだけの情報のみ
必要な場合の動作を説明する。
従来のプロセッサによれば前述した情報の記憶場所はデ
ータメモリのみしかないので、以下のような動作が行わ
れる。
ータメモリのみしかないので、以下のような動作が行わ
れる。
まず、演算データA0とB0の値を比較し、その結果、等し
ければデータメモリ内の予め定められたアドレス（ここ
ではTS（０）とする。）の値を“1"とし、等しくなけれ
ば“0"とする。
ければデータメモリ内の予め定められたアドレス（ここ
ではTS（０）とする。）の値を“1"とし、等しくなけれ
ば“0"とする。
次にA1とB1の値を比較し、その結果をTS（１）に、A2と
B2の比較結果をTS（２）に書き込むという動作を行な
う。
B2の比較結果をTS（２）に書き込むという動作を行な
う。
そして、第８図には第７図のような処理を行なった場合
のPC（１）、デコーダ（３）、EU（８）の各処理の流れ
が示されている。
のPC（１）、デコーダ（３）、EU（８）の各処理の流れ
が示されている。
第８図に示されるように、時刻Ｔマシンサイクル（以
下、M.C.と略す）においてPC（１）から命令アドレスＮ
が出力され、時刻Ｔ＋1M.C.にＮ番地を記憶されているA
0、B0の比較命令が読み出される。
下、M.C.と略す）においてPC（１）から命令アドレスＮ
が出力され、時刻Ｔ＋1M.C.にＮ番地を記憶されているA
0、B0の比較命令が読み出される。
そして、EU（８）においてA0とB0の減算が行われ、ゼロ
フラグ（802）が出力されるのは時刻Ｔ＋2M.C.であり、
フラグレジスタ（９）にゼロフラグの状態がセットされ
るのは時刻Ｔ＋3M.C.の初めである。
フラグ（802）が出力されるのは時刻Ｔ＋2M.C.であり、
フラグレジスタ（９）にゼロフラグの状態がセットされ
るのは時刻Ｔ＋3M.C.の初めである。
即ち、条件付分岐命令によって条件判定部（12）でゼロ
フラグの判定が行われ、アドレスの分岐先を決定するの
は時刻Ｔ＋3M.C.である。
フラグの判定が行われ、アドレスの分岐先を決定するの
は時刻Ｔ＋3M.C.である。
従って、デコーダ（３）の先回り解読をとめるために、
Ｎ＋１番地には何も実行しないNOP命令が記憶させられ
る。そして、Ｎ＋２番地にはゼロフラグの論理値が“1"
ならば分岐する条件付分岐命令が記憶させられることと
なる。
Ｎ＋１番地には何も実行しないNOP命令が記憶させられ
る。そして、Ｎ＋２番地にはゼロフラグの論理値が“1"
ならば分岐する条件付分岐命令が記憶させられることと
なる。
即ち、A0＝B0の場合、第８図（ａ）に示されるように、
Ｎ＋３番地のロード命令（判定結果をデータメモリ
（５）に格納を指示する命令）が時刻Ｔ＋5M.C.で実行
され、アドレスTS（０）に値“1"がセットされる。
Ｎ＋３番地のロード命令（判定結果をデータメモリ
（５）に格納を指示する命令）が時刻Ｔ＋5M.C.で実行
され、アドレスTS（０）に値“1"がセットされる。
また、A0≠B0の場合、第８図（ｂ）に示されるように、
Ｍ番地に分岐するために、Ｎ＋３番地のロード命令はNO
P命令に置換えられ、その後Ｍ番地に分岐し、時刻Ｔ＋6
M.C.にＭ番地のロード命令が実行されアドレスTS（０）
の値が“0"となる。そして、A0≠B0の処理が終了したの
で、Ｍ＋１番目の無条件分岐命令が実行される。
Ｍ番地に分岐するために、Ｎ＋３番地のロード命令はNO
P命令に置換えられ、その後Ｍ番地に分岐し、時刻Ｔ＋6
M.C.にＭ番地のロード命令が実行されアドレスTS（０）
の値が“0"となる。そして、A0≠B0の処理が終了したの
で、Ｍ＋１番目の無条件分岐命令が実行される。
従って、PC（１）から命令アドレスＮ＋４が出力される
のは時刻Ｔ＋7M.C.であり、A0＝B0の場合に比べて3M.C.
遅れる。
のは時刻Ｔ＋7M.C.であり、A0＝B0の場合に比べて3M.C.
遅れる。
以上A0とB0の比較結果をTS（０）に設定するのに必要な
命令ステップ数は７、実行時間は４又は7M.C.である。
命令ステップ数は７、実行時間は４又は7M.C.である。
結局、第７図の処理を行うのに必要な命令ステップ数は
７×３＝21、実行時間は最小で12M.C.、最大で21M.C.で
あることになる。
７×３＝21、実行時間は最小で12M.C.、最大で21M.C.で
あることになる。
［発明が解決しようとする問題点］ 従来の信号処理方式及び装置は以上のような方式だった
ので、第７図に示されるような処理、即ち、演算結果が
所定の条件を満足するか否かのみの情報を取り出したい
という条件テスト命令に対して条件付き命令処理を行な
うときには、前述した情報の記憶場所はデータメモリし
かないため、比較命令などを実行し、条件付分岐命令を
使用し、フラグの状態によって２通りの処理の命令語群
を作成しければならず、命令ステップ数の増加ととも
に、条件の成立、不成立によって実行時間が大きく異な
り、処理効率が低下する等の問題点があった。
ので、第７図に示されるような処理、即ち、演算結果が
所定の条件を満足するか否かのみの情報を取り出したい
という条件テスト命令に対して条件付き命令処理を行な
うときには、前述した情報の記憶場所はデータメモリし
かないため、比較命令などを実行し、条件付分岐命令を
使用し、フラグの状態によって２通りの処理の命令語群
を作成しければならず、命令ステップ数の増加ととも
に、条件の成立、不成立によって実行時間が大きく異な
り、処理効率が低下する等の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、条件テスト命令処理等を行う際に、命令ステ
ップ数が削減されるとともに、条件の成立不成立にかか
わらず常に実行時間が一定であるプロセッサの信号処理
方式を得ることを目的とする。
たもので、条件テスト命令処理等を行う際に、命令ステ
ップ数が削減されるとともに、条件の成立不成立にかか
わらず常に実行時間が一定であるプロセッサの信号処理
方式を得ることを目的とする。
［問題点を解決するための手段］ この発明に係るプロセッサの信号処理方法及び装置は、
命令実行時に、解読された命令に従い演算を行なうとと
もに、演算結果を出力し、予めテスト選定工程で選定さ
れた条件テスト命令に対して前記演算結果が所定の条件
を満足するか否かを判定し、テスト結果を出力し、前記
テスト結果をレジスタ内に逐次保持することを特徴とす
る。
命令実行時に、解読された命令に従い演算を行なうとと
もに、演算結果を出力し、予めテスト選定工程で選定さ
れた条件テスト命令に対して前記演算結果が所定の条件
を満足するか否かを判定し、テスト結果を出力し、前記
テスト結果をレジスタ内に逐次保持することを特徴とす
る。
［作用］ この発明における信号処理方法及び装置は、条件テスト
命令により条件コードの成立、不成立の判定が行われ、
判定結果のみが専用のレジスタに保持される。
命令により条件コードの成立、不成立の判定が行われ、
判定結果のみが専用のレジスタに保持される。
［発明の実施例］ 以下、この発明の一実施例を図に基づいて説明する。第
１図において、（13）は条件テスト命令により条件の成
立、不成立を判定する条件判定部、（403）は条件テス
ト命令に応じてコード選定部が選定する条件コード、
（131）は判定結果、（14）は判定結果を保持するテス
トレジスタであり、第６図と同一の符号は同一又は相当
部分を示し、その説明は省略する。また第２図はこのプ
ロセッサの動作を示すフローチャートである。
１図において、（13）は条件テスト命令により条件の成
立、不成立を判定する条件判定部、（403）は条件テス
ト命令に応じてコード選定部が選定する条件コード、
（131）は判定結果、（14）は判定結果を保持するテス
トレジスタであり、第６図と同一の符号は同一又は相当
部分を示し、その説明は省略する。また第２図はこのプ
ロセッサの動作を示すフローチャートである。
次に第１図及び第２図に基づきこの信号処理プロセッサ
における条件テスト命令の実行における動作を説明す
る。条件テスト命令が命令メモリ（２）から読み出さ
れ、デコーダ（３）でデコードされ、EU（８）において
命令で指示された２つの演算データに対して演算が行わ
れる。これは、従来例における比較命令と同様の動作で
ある。
における条件テスト命令の実行における動作を説明す
る。条件テスト命令が命令メモリ（２）から読み出さ
れ、デコーダ（３）でデコードされ、EU（８）において
命令で指示された２つの演算データに対して演算が行わ
れる。これは、従来例における比較命令と同様の動作で
ある。
そして、減算が行われた後、EU（８）から出力されるフ
ラグ（802）は条件判定部（13）に入力され、ここで条
件コード（403）との比較が行われる。
ラグ（802）は条件判定部（13）に入力され、ここで条
件コード（403）との比較が行われる。
フラグ（802）が条件コード（403）を満足していた場
合、判定結果（131）の論理値は“1"となり、満足しな
い場合、論理値は“0"となる。
合、判定結果（131）の論理値は“1"となり、満足しな
い場合、論理値は“0"となる。
そして、テストレジスタ（14）には１ビットの判定結果
（131）が入力されるが、テストレジスタ（14）はｎビ
ットのシフトレジスタ構成となっており、現在のテスト
レジスタの内容が最上位（以下MSBと略す）の方へ１ビ
ット移動し（シフトし）、最下位ビット（以下LSBと略
す）に判定結果がセットされる。この際それまでのMSB
の内容は捨てられる。
（131）が入力されるが、テストレジスタ（14）はｎビ
ットのシフトレジスタ構成となっており、現在のテスト
レジスタの内容が最上位（以下MSBと略す）の方へ１ビ
ット移動し（シフトし）、最下位ビット（以下LSBと略
す）に判定結果がセットされる。この際それまでのMSB
の内容は捨てられる。
さて、第７図の処理を行う動作について第３図に基づい
て述べる。第７図の処理の場合、２つの減算データが等
しい時に、論理値“1"がセットされるため、条件コード
（403）は“ゼロフラグ＝0"である。
て述べる。第７図の処理の場合、２つの減算データが等
しい時に、論理値“1"がセットされるため、条件コード
（403）は“ゼロフラグ＝0"である。
まず、時刻Ｔ＋2M.C.にEU（８）でA0とB0の減算が行わ
れ、フラグ（802）が出力される。
れ、フラグ（802）が出力される。
前記フラグ（802）は前述した従来例と同様に、符号フ
ラグ、ゼロフラグ、オーバーフローフラグ、キャリフラ
グがそれぞれ含まれている。
ラグ、ゼロフラグ、オーバーフローフラグ、キャリフラ
グがそれぞれ含まれている。
そして、条件判定部（13）では入力されたゼロフラグ
（802）と条件コード（403）“ゼロフラグ＝0"の比較が
行われる。入力されたゼロフラグが“0"ならば条件を満
足したとして、判定結果（131）の論理値は“1"とな
り、テストレジスタ（14）のLSBに“1"がセットされ
る。
（802）と条件コード（403）“ゼロフラグ＝0"の比較が
行われる。入力されたゼロフラグが“0"ならば条件を満
足したとして、判定結果（131）の論理値は“1"とな
り、テストレジスタ（14）のLSBに“1"がセットされ
る。
入力されたゼロフラグが“1"ならば条件を満足しないた
め、判定結果（131）の論理値は“0"となり、テストレ
ジスタ（14）のLSBに“0"がセットされる。
め、判定結果（131）の論理値は“0"となり、テストレ
ジスタ（14）のLSBに“0"がセットされる。
一方、テストレジスタ（14）への判定結果のセット方法
は、第４図に示されるように、テストレジスタ（14）の
内容がMSBの方へ１ビットずつシフトされ、新しい判定
結果がLSBにセットされる。
は、第４図に示されるように、テストレジスタ（14）の
内容がMSBの方へ１ビットずつシフトされ、新しい判定
結果がLSBにセットされる。
以上説明したように、時刻Ｔ＋3M.C.ではA1とB1の判定
結果（131）が、時刻Ｔ＋4M.C.ではA2とB2の判定結果
（131）がテストレジスタ（14）にセットされ、時刻Ｔ
＋4M.C.の終りにはテストレジスタ（14）に連続して行
った３つの条件テスト命令の結果がセットされる。
結果（131）が、時刻Ｔ＋4M.C.ではA2とB2の判定結果
（131）がテストレジスタ（14）にセットされ、時刻Ｔ
＋4M.C.の終りにはテストレジスタ（14）に連続して行
った３つの条件テスト命令の結果がセットされる。
従って、本実施例によれば、従来21命令ステップ数必要
であったのが３命令ステップ数で行え、実行時間も3M.
C.で済む上、判定結果をデータメモリに保持する必要が
なくデータメモリの有効利用ができる。
であったのが３命令ステップ数で行え、実行時間も3M.
C.で済む上、判定結果をデータメモリに保持する必要が
なくデータメモリの有効利用ができる。
次に、この信号処理方式を適用したプロセッサにおいて
２進木探索を行う場合について考える。
２進木探索を行う場合について考える。
２進木探索とは入力データＸに対して予め用意された2n
個の出力データ群Ｙの中から最も類似したものを検索
し、その出力データyxに付けられた符号（インデックス
コード）を求める検索アルゴリズムである。
個の出力データ群Ｙの中から最も類似したものを検索
し、その出力データyxに付けられた符号（インデックス
コード）を求める検索アルゴリズムである。
第５図に示されるような２進木構造を有する2n個の出力
データ群Ｙについて説明する。
データ群Ｙについて説明する。
まず、１段目で入力データＸが入力されるとＸとｙとを
減算し、Ｘがｙより小さいときは０の枝がＸがｙより大
きいときは１の枝が選択される。
減算し、Ｘがｙより小さいときは０の枝がＸがｙより大
きいときは１の枝が選択される。
そして、１段目で０の枝が選択された場合は入力データ
Ｘとy0と比較され、Ｘがy0より小さいときは０の枝がＸ
がy0より大きいときは１の枝が選択される。また、１段
目で１の枝が選択された場合は入力データＸとy1とがそ
れぞれ比較され、同様の選択が行われる。（２段目終） 従って、ｎ段目まで各選択された枝に沿って同様に比較
及び選択を行なうと、2n個のデータからｎ回の比較で１
番近いデータyxを選択することができる。また、データ
yxを選択するまでの履歴（枝番号）がインデックスコー
ドとなる。
Ｘとy0と比較され、Ｘがy0より小さいときは０の枝がＸ
がy0より大きいときは１の枝が選択される。また、１段
目で１の枝が選択された場合は入力データＸとy1とがそ
れぞれ比較され、同様の選択が行われる。（２段目終） 従って、ｎ段目まで各選択された枝に沿って同様に比較
及び選択を行なうと、2n個のデータからｎ回の比較で１
番近いデータyxを選択することができる。また、データ
yxを選択するまでの履歴（枝番号）がインデックスコー
ドとなる。
即ち、23個データでの探索の例を説明する。
まず、入力データＸが入力されるとＸとｙとを比較し、
Ｘがｙより小さいときは０の枝が選択される。（１段目
終） そして、入力データＸとy0と比較され、Ｘがy0より大き
いときは１の枝が選択される。（２段目終） 次に、３段目にてY01と入力データＸとが比較され、Ｘ
がy01より小さいときには０の枝が選択され、y010が選
択される。
Ｘがｙより小さいときは０の枝が選択される。（１段目
終） そして、入力データＸとy0と比較され、Ｘがy0より大き
いときは１の枝が選択される。（２段目終） 次に、３段目にてY01と入力データＸとが比較され、Ｘ
がy01より小さいときには０の枝が選択され、y010が選
択される。
従って、入力データに最も近いデータはy010であり、そ
のインデックスコード（履歴）は“010"である。
のインデックスコード（履歴）は“010"である。
従って、本プロセッサにおいて、入力データＸと各節の
データyiのと差を条件テスト命令として実行する。この
際、条件コードとして“符号フラグ＝0"を選定すれば、
前述した規則に沿って、“0"の枝が選択されればテスト
レジスタ（14）に“0"が、“1"の枝が選択されればテス
トレジスタ（14）に“1"がセットされる。
データyiのと差を条件テスト命令として実行する。この
際、条件コードとして“符号フラグ＝0"を選定すれば、
前述した規則に沿って、“0"の枝が選択されればテスト
レジスタ（14）に“0"が、“1"の枝が選択されればテス
トレジスタ（14）に“1"がセットされる。
即ち、本実施例によれば、テストレジスタ（14）の内容
がインデックスコードとなり、容易にインデックスコー
ドを生成することができる。
がインデックスコードとなり、容易にインデックスコー
ドを生成することができる。
［発明の効果］ 以上のように、この発明に係る信号処理方式よれば命令
で指示された条件コードの成立不成立の判定結果を専用
レジスタに保持するように構成したので、複数の条件判
定結果によって処理を行う際に、より少ない命令ステッ
プ数で高速に実行できるため、信号処理プロセッサにお
ける処理効率を向上させることが可能となる。
で指示された条件コードの成立不成立の判定結果を専用
レジスタに保持するように構成したので、複数の条件判
定結果によって処理を行う際に、より少ない命令ステッ
プ数で高速に実行できるため、信号処理プロセッサにお
ける処理効率を向上させることが可能となる。
第１図はこの発明の好適な一実施例の構成を示すブロッ
ク図、第２図は本発明方法を適用した条件テスト命令の
動作を示すフローチャート図、第３図は条件テスト命令
の実行時の各ブロックの動作説明図、第４図はテストレ
ジスタの動作の説明図、第５図は２進木探索の説明図、
第６図は従来の信号処理方式によるプロセッサの構成を
示すブロック図、第７図は連続した比較命令の実行の説
明図、第８図は従来例による処理実行時の各ブロックの
動作説明図である。 図において、（１）はプログラムカウンタ、（２）は命
令メモリ、（３）はデコーダ、（４）はプログラムバ
ス、（５）はデータメモリ、（６）はデータバス、
（７）はバスインターフェイスレジスタ、（８）は演算
処理回路、（９）はフラグレジスタ、（10）は加算器、
（11）は切換回路、（12）、（13）は条件判定部、（1
4）はテストレジスタ、（101）は命令アドレス、（11
1）は命令アドレスの次アドレス、（121）は分岐成立信
号、（131）は判定結果、（201）は命令語、（401）は
分岐条件、（402）は分岐先アドレス、（403）は条件コ
ード、（501）は演算データ、（801）は演算結果、（80
2）はフラグ、（901）はフラグレジスタのフラグであ
る。 なお、図中、同一符号は同一、又は相当部分を示す。
ク図、第２図は本発明方法を適用した条件テスト命令の
動作を示すフローチャート図、第３図は条件テスト命令
の実行時の各ブロックの動作説明図、第４図はテストレ
ジスタの動作の説明図、第５図は２進木探索の説明図、
第６図は従来の信号処理方式によるプロセッサの構成を
示すブロック図、第７図は連続した比較命令の実行の説
明図、第８図は従来例による処理実行時の各ブロックの
動作説明図である。 図において、（１）はプログラムカウンタ、（２）は命
令メモリ、（３）はデコーダ、（４）はプログラムバ
ス、（５）はデータメモリ、（６）はデータバス、
（７）はバスインターフェイスレジスタ、（８）は演算
処理回路、（９）はフラグレジスタ、（10）は加算器、
（11）は切換回路、（12）、（13）は条件判定部、（1
4）はテストレジスタ、（101）は命令アドレス、（11
1）は命令アドレスの次アドレス、（121）は分岐成立信
号、（131）は判定結果、（201）は命令語、（401）は
分岐条件、（402）は分岐先アドレス、（403）は条件コ
ード、（501）は演算データ、（801）は演算結果、（80
2）はフラグ、（901）はフラグレジスタのフラグであ
る。 なお、図中、同一符号は同一、又は相当部分を示す。
フロントページの続き (72)発明者 加藤 嘉明 神奈川県鎌倉市大船５丁目１番１号 三菱 電機株式会社通信システム技術開発センタ ー内 (56)参考文献 特開 昭61−249139（ＪＰ，Ａ) 特開 昭60−144830（ＪＰ，Ａ) 特開 昭62−95635（ＪＰ，Ａ) 特開 昭57−193840（ＪＰ，Ａ)
Claims (2)
- 【請求項１】種々の内部動作を指示する複数個の命令語
を記憶する命令語群記憶工程と、前記命令語群記憶工程
にて記憶された命令語群から命令語を一つづつ任意の順
序で呼び出し解読する命令解読工程と、前記命令解読工
程にて解読された命令に従い演算動作を行なう命令実行
工程と、を含むパイプライン処理方式の信号処理方法に
おいて、 前記命令実行工程は、 解読された命令に従い演算を行なうとともに、演算結果
を出力する演算工程と、 前記演算工程で行われる演算の内容に応じて条件テスト
命令を選定するテスト選択工程と、 前記テスト選定工程において選定された条件テスト命令
に対して、前記演算結果が所定の条件を満足するか否か
を判定し、テスト結果を出力する判定処理工程と、 前記テスト結果をレジスタ内に逐次保持する判定結果保
持工程と、 を含むことを特徴とする信号処理方法。 - 【請求項２】種々の内部動作を指示する命令語を予め記
憶させた命令メモリと、 プログラムバスで接続され前記命令語で指示された演算
などの動作の制御を行う命令実行制御部と、 演算データを記憶させるためのデータメモリと、 前記プログラムバスと異なったデータバスで接続され入
力された演算データに対して前記命令語で指示された演
算を行い演算結果と演算を行った結果の状態を出力する
演算部と、 前記演算部による演算の内容に従って条件コードを選定
するコード選定部と、 前記演算部から出力された結果の状態が、前記コード選
定部によって選定された条件コードを満足するかどうか
を判定し判定結果を出力する条件判定部と、 前記条件判定部から出力された前記判定結果を逐次保持
するシフトレジスタと、 を備え、 条件テスト命令実行時に前記条件判定部において前記条
件コードの成立不成立を判定し、判定結果を逐次前記レ
ジスタに保持させるように構成したことを特徴とする信
号処理装置。
Priority Applications (17)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296611A JPH0766327B2 (ja) | 1987-11-25 | 1987-11-25 | 信号処理方法及び装置 |
| EP93104238A EP0551934A2 (en) | 1987-06-05 | 1988-06-01 | Digital signal processor |
| EP93104196A EP0551932B1 (en) | 1987-06-05 | 1988-06-01 | Digital signal processor processing multi-point conditional branch operations in a pipeline mode |
| DE3851858T DE3851858T2 (de) | 1987-06-05 | 1988-06-01 | Digitaler Signalprozessor. |
| DE3856175T DE3856175T2 (de) | 1987-06-05 | 1988-06-01 | Digitales Signalverarbeitungssystem in dem ein Prozessor unter Kontrolle eines Hosts auf zwei Befehlsspeicher zugreift |
| DE3856220T DE3856220T2 (de) | 1987-06-05 | 1988-06-01 | Digitaler Signalprozessor der bedingte Mehrpunkt-Sprungbefehle im Pipelinemodus bearbeitet |
| EP88108755A EP0293851B1 (en) | 1987-06-05 | 1988-06-01 | Digital signal processor |
| EP19930104197 EP0551933A3 (en) | 1987-06-05 | 1988-06-01 | Digital signal processor |
| EP93104194A EP0554917B1 (en) | 1987-06-05 | 1988-06-01 | Digital signal processing system having two instruction memories accessed by a processor under control of host |
| DE3856219T DE3856219T2 (de) | 1987-06-05 | 1988-06-01 | Digitaler Signalprozessor mit Adress-Generator für den Zugriff von Daten aus einem Zweidirektionalen Bereich eines Datenspeichers |
| EP93104195A EP0551931B1 (en) | 1987-06-05 | 1988-06-01 | Digital signal processor comprising address generator accessing data stored in bidirectional space of data memory |
| US07/201,208 US5045993A (en) | 1987-06-05 | 1988-06-03 | Digital signal processor |
| CA000568527A CA1288169C (en) | 1987-06-05 | 1988-06-03 | Digital signal processor |
| US07/750,478 US5247627A (en) | 1987-06-05 | 1991-08-27 | Digital signal processor with conditional branch decision unit and storage of conditional branch decision results |
| US07/750,512 US5206940A (en) | 1987-06-05 | 1991-08-27 | Address control and generating system for digital signal-processor |
| US07/750,408 US5222241A (en) | 1987-06-05 | 1991-08-27 | Digital signal processor having duplex working registers for switching to standby state during interrupt processing |
| US07/755,503 US5237667A (en) | 1987-06-05 | 1991-08-27 | Digital signal processor system having host processor for writing instructions into internal processor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296611A JPH0766327B2 (ja) | 1987-11-25 | 1987-11-25 | 信号処理方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137332A JPH01137332A (ja) | 1989-05-30 |
| JPH0766327B2 true JPH0766327B2 (ja) | 1995-07-19 |
Family
ID=17835796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62296611A Expired - Fee Related JPH0766327B2 (ja) | 1987-06-05 | 1987-11-25 | 信号処理方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766327B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57193840A (en) * | 1981-05-22 | 1982-11-29 | Mitsubishi Electric Corp | Data processing device |
| JPS60144830A (ja) * | 1984-01-05 | 1985-07-31 | Nec Corp | 情報処理装置 |
| JPS61249139A (ja) * | 1985-04-27 | 1986-11-06 | Toshiba Corp | マイクロプログラム制御装置 |
| NL8502848A (nl) * | 1985-10-18 | 1987-05-18 | Philips Nv | Dataverwerkingsinrichting voorzien van een diskreetstapper om een programmasprong te realiseren. |
-
1987
- 1987-11-25 JP JP62296611A patent/JPH0766327B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01137332A (ja) | 1989-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |