JPS60144830A - 情報処理装置 - Google Patents

情報処理装置

Info

Publication number
JPS60144830A
JPS60144830A JP59000424A JP42484A JPS60144830A JP S60144830 A JPS60144830 A JP S60144830A JP 59000424 A JP59000424 A JP 59000424A JP 42484 A JP42484 A JP 42484A JP S60144830 A JPS60144830 A JP S60144830A
Authority
JP
Japan
Prior art keywords
condition code
executed
instructions
instruction
processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59000424A
Other languages
English (en)
Inventor
Takeshi Nishikawa
西川 岳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP59000424A priority Critical patent/JPS60144830A/ja
Publication of JPS60144830A publication Critical patent/JPS60144830A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はコンディジ目ンコードを用いた条件分岐の処理
を行なう情報処理装動に関する。
〔従沫技術〕
従来この極の情報処理装動は第2図に庁ずような複動の
条件かすべで揃った時のみ如汁Aを実杓するといった処
理を実行する場合、フローチャート通シ分岐扁令を条件
の数たけシーケンシャルに並べ実ししている。
・ ところが一般的に分岐命令はその処理に時間〃・か
かシ、かつ1つの分岐命令が終るまで次の命令の実行が
開始できないため条件判断の度に条件分岐命令を使用す
ると処理効率が極端に悪くなる。
たとえば、第2図に示すように、4つの条件がすべて揃
った時に処理A1&:実行するというた処理の場合、従
来第3図の(a)部分に示すように第1のデータを調べ
て条件判断を行ない分岐し、次に第2のデータに対して
も、さらに力3および第4のデータについても同様に条
件分岐を実行するというように、条件分岐命令を4つ並
べた処理を行なう。しかし、一般的に条件分岐命令は、
その条件の成立および不成立が判断されその結果によっ
て次に実行すべき命令を決定するため、命令処理がシー
ケンシャルになってしまい1つの条件分岐処理に5単位
時間(以下T)を扱するとするとこの例では第3図(a
)部分でも示すように、条件判断が始まってから5Tx
4=20’i’後に処理Aが開始ばれることになる。
このように従来の方式では処理時間のかかる条件分岐命
令をah個シーケンシャルに実行せざるをえないため処
理効率低下の原因となっている、。
〔発明の目的〕
本発明の目的は上述の欠点を解決し7、被格の条件かシ
係する条件分岐な酸1速に処理できるようにした情報処
理装置を提供することにある。
〔発明の構成〕 本発明の装置は、データを記憶するl?憶手段と、該記
憶手段の任意の要素を駒ベコンディションコードを生成
するコンディションコード生成手段と、 前記記憶手段から読み出したデータを処理する演算手段
と、 前1記憶手段の任意の要素の状態によって処理の流れを
制御し、さらに前記記憶手段の一少素を指定し7、計デ
ータコンディションコードを前記コンディションコード
生成手段によシ生成し、該コン1イシロンコードを前@
ii tr’ tb手段の任意の要素に格納せしめる演
算、および繭重記憶手段に格納すしたコンディションコ
ード間の演算を命令によシ指、定する制御手段とから構
成されている。
〔発明の実施例〕
次に本発明について図面を参照して詳細に説明する。第
1図を参照すると、本発明の一実施例は、演算すべきデ
ータおよび演算結果を保持するためレジスタ群1a、l
b、lcから構成される記憶部1、記憶部1からのデー
タを受けてそれに算術論理演算を施す演算部2、記憶部
2の任意の要素のデータの状態を調べそれに対応するコ
ンディションコードを生成し、一般のデータと同様に記
憶部1に格納せしめるコンディションコード生成部3、
記憶部1に格納されている任意のデータの状態を調べそ
れによシ処理の流れを制御する命令制御部4とから構成
されている。
次に例を用いて本発明の動作およびその効果について従
来技術と比較して説明する。第2図はある処理の一部で
条件1から条件4までがすべて満された時、処理人を実
行するという処理フローを示したものである。さらに具
体的に述べるなら、たとえばレジスタ1aからレジスタ
1dまでの内容がすべて正ならは処理Aを実行するとい
つた類の処理である。
第3図は上記処理を実行した場合のタイムチャートであ
jD、(a)が従来の分岐命令の連続で実現した場合の
タイムチャートの)が本発明の方式で実行した場合のタ
イムチャートである。なお本実施例ではコンディジ目ン
コード生成命令(CMF)および論理演薯命令(LOP
)iそれぞれ2T、条件分岐命令(CB)は5Tで1命
令を実行するものとし、また演算すべき情報が揃ってい
ればIT毎に命令の実行を開始できるものとしている。
まず従来の方式で第2図に示す処理を実行した場合、第
1図のレジスタ1aの内容が命令制御部4に取シ込まれ
、条件判断が行なわれ、その結果に応じて次に実行すべ
き命令が決定される。決定された命令がフェッチされそ
の実行に移る。この処理時間が本実施例では5Tを要す
るものとしておシこの処理がレジスタ1b、レジスタl
c、およびレジスタ1dについてそれぞれ実行する。条
件分岐命令(CB)はその実行が完了するまで、すなわ
ち、分岐成立、不成立が判断されるまでは次の命令の実
行を開始で。きないため、単純に5TX4=20Tの処
理時間がかかつてしまう。これに対し本発明の方式で同
じ処理を実行した場合、まず第1図レジスタ1aの内容
を読み出し、コンディションコード生成部3でその内容
をチェックし、正ならば1をセットし、その結果を再び
レジスタ1aに格納する。もしレジスタ1aの内容を後
で使用するのならば別のレジスタを使用すること社いう
までもない。これを残シの3レジスタについても同様に
実行する。この時この命令の実行は1命令当り2Tを侠
するが上述の分岐命令とは異なシ第3図伽)に示すよう
に命令をIT毎に開始させ、並列に処理できるため4命
令をトータル5Tで処理することになる。続いて上述の
処理で生成したコンディションコード間で論理演算(O
P:)が行なわれ4条件を1つのデータにまとめる。す
なわち、レジスタ1aと1bの間およびレジスタ1cと
1dとの間で論理演#ANDが実行されその実行結果か
それぞれレジスタ1aおよびレジスタ1cに格納されさ
らにそのレジスタ1aとICの間で論理演算ANDが実
行されてその実行結果がレジスタ1aに格納される。こ
れで4つのレジスタ1aから1dの内容がすべて正でめ
った場合、レジスタ1aに61mがセットされておシ、
それ以外の場合には′θ″となる。ここで最後にレジス
タ1aの内容を参照して、それが正の場合のみ処理Aを
実行するような条件分岐命令を実行すれば予定とおシの
処理が実行されることになる。
このように本発明の方式を用いると第3図に示すように
実行命令数は多くなるものの、使用している命令の処理
時間が短い上に各命令を重ね合わせて並列に実行できる
ため、上記の例では従来に比べ処理時間を30%短縮さ
せることができ、さらに条件が多くなればこの効果拡大
きくなる。
〔発明の効果〕
本発明に紘任意のデータのコンディションコードの生成
を指示する命令を設け、またそのコンディションコード
を他のデータと同様に演算の対象となるように構成する
ことによシ、複数の条件が絡む条件分岐の処理を高速に
処理できるという効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例i示す図、第2図は本発明の
詳細な説明するための条件分岐を含む処理のフローチャ
ート、および第3図は第2図で示した処理を従来の方式
で処理した場合、および同処理を本発明で述べた方式で
処理した場合のタイムチャートである。 第1図から第3図において、1・・・・・・記憶部、1
a。 lb、lc・・・・・・記憶部の1要素(レジスタ)、
2・・・・・・演一部、3・・・・・・コンディション
コード生成部、4・・・・・・命令制御部。 彩 IN24 酪2 回 第3図

Claims (1)

  1. 【特許請求の範囲】 デ、−りを記1かする記憶手段と、 該記憶手段の任意のを素を調ベコンディションコードを
    生成するコンディションコード主成手段と、 前記NL憶手段から読み出したデータ処理する演算手段
    と、 前記翫恒手段の任意の鬼素の状態によジグ1想・の流れ
    を制御する命令制徨手段とを備えたfft林処理装置に
    おいて、 ゛前記命令制御手段が前記言1憶手段の一豊鼻を指定し
    、前記データのコンディションコードを前記コンディシ
    ョンコード生成手段によって生成し、該コンディション
    コードを前シ記係手段の任意の要素に格納せしめる演算
    および前翫記憶手bK格納されたコンディジ目ンコード
    間の演算を命令によ)任意に指定できるようにしたこと
    を特徴とする情艶処坤装置。
JP59000424A 1984-01-05 1984-01-05 情報処理装置 Pending JPS60144830A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59000424A JPS60144830A (ja) 1984-01-05 1984-01-05 情報処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59000424A JPS60144830A (ja) 1984-01-05 1984-01-05 情報処理装置

Publications (1)

Publication Number Publication Date
JPS60144830A true JPS60144830A (ja) 1985-07-31

Family

ID=11473421

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59000424A Pending JPS60144830A (ja) 1984-01-05 1984-01-05 情報処理装置

Country Status (1)

Country Link
JP (1) JPS60144830A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01137332A (ja) * 1987-11-25 1989-05-30 Mitsubishi Electric Corp 信号処理方法及び装置
US7555631B2 (en) 1991-07-08 2009-06-30 Sanjiv Garg RISC microprocessor architecture implementing multiple typed register sets

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01137332A (ja) * 1987-11-25 1989-05-30 Mitsubishi Electric Corp 信号処理方法及び装置
US7555631B2 (en) 1991-07-08 2009-06-30 Sanjiv Garg RISC microprocessor architecture implementing multiple typed register sets

Similar Documents

Publication Publication Date Title
JPS6077265A (ja) ベクトル処理装置
JPH06103068A (ja) データ処理装置
KR940018743A (ko) 슈퍼스칼라 프로세서 시스템에서 비순차적 명령어의 디스패치 및 실행을 위한 방법 및 시스템
JPS60144830A (ja) 情報処理装置
JPS60140435A (ja) 命令処理装置
US5819081A (en) Method of executing a branch instruction of jumping to a subroutine in a pipeline control system
JPH0322038A (ja) タイミング・ベリフィケーション処理方式
JPS5969845A (ja) デ−タ駆動制御方式
JPH0224721A (ja) プログラム制御装置
JPS6057436A (ja) 演算処理装置
JPH04184535A (ja) 並列演算装置
JPS59160239A (ja) 情報処理装置
JPH11232131A (ja) データ処理装置のテスト方法
JPS60144874A (ja) ベクトルデ−タ処理装置
JPS59189407A (ja) シ−ケンス制御装置
JPH0398163A (ja) ベクトルデータ処理装置
JPH05135090A (ja) 論理式評価演算器
JPS63208124A (ja) マイクロプログラム制御装置
JPH02176971A (ja) ベクトル演算装置
JPH04276827A (ja) パイプライン処理装置
JPH0269826A (ja) 条件付命令制御方式
JPH0650531B2 (ja) データ駆動型プロセッサのオーバーフロー回避方式
JPS6120135A (ja) デ−タ処理装置
JPH04116726A (ja) 情報処理装置
JPH0620071A (ja) データ駆動型情報処理装置