JPH01137332A

JPH01137332A - 信号処理方法及び装置

Info

Publication number: JPH01137332A
Application number: JP29661187A
Authority: JP
Inventors: Atsumichi Murakami; 篤道村上; Isao Uesawa; 上澤　功; Yoshiaki Kato; 嘉明加藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-11-25
Filing date: 1987-11-25
Publication date: 1989-05-30
Anticipated expiration: 2010-07-19
Also published as: JPH0766327B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は信号処理方法及び装置、主にデジタル信号処理
を対象とする演算を行うプロセッサの改良に関するもの
である。

［従来の技術］以下、従来の信号処理方式を説明する。

第６図は例えば昭和６１年度電子通信学会通信部門全国
大会シンポジウム予１７４　（Ｎｏ、　Ｓ　１０−１）
に示された、主に音声信号処理を対象としたデジタル信
号処理プロセッサ（ＤＳＳＰＩ）の構成を示す簡略化さ
れたブロック図である。同図において（１）は命令実行
番地（以下命令アドレスと略す）を保持するプログラム
カウンタ（以下ＰＣと略す）、（２）は命令語を記憶さ
せる命令メモリ、（３）は命令語の解読（デコード）を
行うデコーダ、（４）はデコードされた制御データの転
送を行うプログラムバス、（５）は演算データを記憶さ
せるデータメモリ、（６）は主データ転送を行うデータ
バス、（７）はプログラムバス（４）とデータバス（６
）の接続を行うバスインターフェイスレジスタ（以下Ｂ
ＩＲと略す）、（８）は加減剥除などの演算を実行する
演算処理回路（以下ＥＵと略す）、（９）は演算処理結
果の状態（以下フラグと略す）を保持するためのフリッ
プフロップで構成されたレジスタ（以ドフラグレジスタ
と略す）、（１０）は入力値に値“１”を加算する加算
器、（１１）は切換回路、（１２）は条件判定部である
。

次に第６図に基づきこのプロセッサの動作について説明
する。一般に信号処理を行うプロセッサは処理速度を向
上させる目的でパイプライン構造となっており、例えば
本例の場合３段のパイプライン構造となっている。

一般のプロセッサの場合は１つの命令語の解読及び実行
を行った後、次の命令語の解読及び実行を行なうが、パ
イプライン方式によるプロセッサの場合は命令語の実行
時間中に次アドレスの命令語の解読を行なうものである
。

従って、パイプライン方式によるプロセッサは、一般の
プロセッサより処理速度が速いという利点ををする。

しかしなから、条件付き分岐命令などの飛び越し命令の
多い命令語群の処理では、先回り解読が無駄になってし
まうので処理速度が遅くなってしまうという短所がある
。

以ド、パイプライン処理に基づいた説明を行う。

パイプラインの１段目ではＰＣ（１）から出力される命
令アドレス（１０１）により指定されたアドレスに記憶
されている命令語（２０１）が、命令メモリ（２）から
読み出され、デコーダ（３）に入力される。

パイプラインの２段目ではデコーダ（３）により解読さ
れた制御信号が各部へ送られるとともに、必要な制御コ
ードがプログラムバス（４）を経由してＢＩＲ（７）等
各部へ送られる。

パイプラインの３段目で制御信号によってデータメモリ
（５）から演算データ（５０１）のデータバス（６）へ
の読出し、データバス（６）からデータメモリ（５）へ
の書込み、ＥＵ　（８）での演算処理など各種動作の制
御が行われる。

そして、ＥＵ　（８）において演算処理が行われると、
その演算結果（８０１）の状態を示すフラグ（８０２）
がＥＵ　（８）から出力される。一般に出力されるフラ
グ（８０２）としては符号フラグ、ゼロフラグ、オーバ
ーフローフラグ、キャリフラグなどのフラグがある。

そして、符号フラグは、演算結果（８０１）が正ならば
論理値“０“がセットされ、負ならば論理値“１″がセ
ットされる。

そして、ゼロフラグは、演算結果（８０１）がゼロなら
ば論理値“Ｏ”がセットされ、ゼロでなければ論理値“
１“がセットされる。

また、オーバーフローフラグは、演算結果（８０１）に
桁あふれが生じたときに論理値”１”がセットされ、そ
れ以外のときには論理値“０”がセットされる。

キャリフラグは、演算結果（８０１）に桁上げ、桁借り
が生じたときに論理値“１”がセットされ、それ以外の
ときに論理値“０゛がセットされる。

そして、これらのフラグ（８０２）はフラグレジスタ（
９）に入力され、次の演算処理がＥＵ（８）で行われ、
新たにフラグ（８０２）が出力されるまで保持される。

さて、通常実行された命令語の次に実行される命令語は
、実行された命令語が分岐動作を指定していない場合に
は、実行された命令語が記憶されていた命令アドレス（
１０１）に“１”だけ加算したアドレスにシ己憶されて
いる。

従って、パイプラインの１段［１では、ＰＣ（１）から
出力された命令アドレス（１０１）が加算器（１０）に
より“＋１”され、命令アドレス（１０１）に“１”加
算したアドレス（１１１）が作られる。このときデコー
ダ（３）においてデコードされた命令が分岐動作を指定
しない場合には、命令アドレス（１０１）に“１″加算
したアドレス（１１１）が切換回路（１１）で選択され
るように制御信号が送られ、分岐成立信号（１２１）が
論理値“０゛となり、ＰＣ（１）に命令アドレス（１０
１）に”１ｍ加算したアドレス（ｌｌ’ｌ）が入力され
る。

次に、パイプラインの２段目でデコードされた命令語が
条件付分岐命令であった場合の動作について説明する。

条件付き分岐命令は、指示された分岐条件を満たすとき
には命令で指示された分岐先アドレスの命令語の処理を
行ない、分岐条件を満たさないときには次アドレスの命
令語の処理を行なうことを指示する命令である。

まず、条件付分岐命令がデコードされるとフラグレジス
タ（９）に保持されていたフラグ（９０１）が読み出さ
れ、条件判定部（１２）に入力される。条件判定部（１
２）では命令で指示された分岐条件（４０１）が成立す
るかの判定が行われ、分岐条件（４０１）が成立する場
合、分岐成立信号（１２１）の論理値が“１”となり、
切換回路（１１）において命令で指示された分岐先アド
レス（４０２）が選択され、ＰＣ（１）に分岐先アドレ
ス（４０２）が入力される。

分岐条件（４０１）が成立しない場合、分岐成立信号（
１２１）の論理値が“０”となり、切換回路（１１）に
おいて命令アドレス（１０１）に“１“加算したアドレ
ス（１１１）が選択され、ＰＣ（１）に入力される。

例えば、第７図に示すような入力された２つのデータＡ
、Ｂに対してＡ−Ｂが成立するか否かだけの情報のみ必
要な場合の動作を説明する。

従来のプロセッサによれば前述した情報の記憶場所はデ
ータメモリのみしかないので、以下のような動作が行わ
れる。

まず、演算データＡ。とＢ。の値を比較し、その結果、
等しければデータメモリ内の予め定められたアドレス（
ここではＴＳ　（０）とする。）の値を“１”とし、等
しくなければ“０”とする。

次にＡ１と８１の値を比較し、その結果をＴＳ（１）に
、Ａ２と８２の比較結果をＴＳ（２）ｊ：書き込むとい
う動作を行なう。

そして、第８図には第７図のような処理を行なった場合
のＰＣ（１）　、デコーダ（３）　、ＥＵ（８）の各処
理の流れが示されている。

第８図に示されるように、時刻Ｔマシンサイクル（以下
、Ｍ、　　Ｃ，と略す）においてＰＣ（１）から命令ア
ドレスＮが出力され、時刻Ｔ＋ＩＭ。

Ｃ０にＮ番地に記憶されているＡ　ｏ　ＳＢ　ｏの比較
命令が読み出される。

そして、ＥＵ　（８）においてＡｏとＢｏの減算が行わ
れ、ゼロフラグ（８０２）が出力されるのは時刻Ｔ４−
２Ｍ、　Ｃ，であり、フラグレジスタ（９）にゼロフラ
グの状態がセットされるのは時刻Ｔ＋３Ｍ、Ｃ，の初め
である。

即ち、条件付分岐命令によって条件判定部（１２）でゼ
ロフラグの判定が行われ、アドレスの分岐先を決定する
のは時刻Ｔ＋３Ｍ、　　Ｃ，である。

従って、デコーダ（３）の先回り解読をとめるために、
Ｎ＋１番地には何も実行しないＮＯＰ命令が記憶させら
れる。そして、Ｎ＋２番地にはゼロフラグの論理値が“
１”ならば分岐する条件付分岐命令が記憶させられるこ
ととなる。

即ち、Ａ　ｏ　−Ｂ　ｏの場合、第８図（ａ）に示され
るように、Ｎ＋３番地のロード命令（判定結果をデータ
メモリ（５）に格納を指示する命令）が時刻Ｔ＋５Ｍ、
　　Ｃ，で実行され、アドレスＴＳ・（０）に値“１”
がセットされる。

また、Ａｏ＃Ｂｏの場合、第８図（ｂ）に示されるよう
に、Ｍ番地に分岐するために、Ｎ＋３番地のロード命令
はＮＯＰ命令に置換えられ、その後Ｍ番地に分岐し、時
刻Ｔ＋６Ｍ、　　Ｃ，にＭ番地のロード命令が実行され
アドレスＴＳ　（０）の値が“０”となる。そして、Ａ
　ｏ　＊　Ｂ　ｏの処理が終了したので、Ｍ＋１番目の
無条件分岐命令が実行される。

従って、ＰＣ（１）から命令アドレスＮ＋４が出力され
るのは時刻Ｔ＋７Ｍ、　Ｃ，であり、Ａ　ｏ　−Ｂ　ｏ
の場合に比べて３Ｍ、　　Ｃ，遅れる。

以−１−ＡｏとＢ。の比較結果をＴＳ　（０）に設定す
るのに必要な命令ステップ数は７、実行時間は４又は７
Ｍ、　　Ｃ，である。

結局、第７図の処理を行うのに必要な命令ステップ数は
７Ｘ３−２１．実行１ニア間は最小で１２Ｍ。

Ｃ０、最大で２１Ｍ、Ｃ，であることになる。

［発明が解決しようとする問題点］従来の信号処理方式及び装置は以上のような方式だった
ので、第７図に示されるような処理、即ち、演算結果が
所定の条件を満足するか否かのみの情報を取り出したい
という条件テスト命令に対して条件付き命令処理を行な
うときには、前述した情報の記憶場所はデータメモリし
かないため、比較命令などを実行し、条件付分岐命令を
使用し、フラグの状態によって２通りの処理の命令語群
を作成しなければならず、命令ステップ数の増加ととも
に、条件の成立、不成立によって実行時間が大きく異な
り、処理効率が低下する等の問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、条件テスト命令処理等を行う際に、命令ステ
ップ数が削減されるとともに、条件の成立不成立にかか
わらず常に実行時間が一定であるプロセッサの信号処理
方式を得ることを目的とする。

［問題点を解決するための手段］この発明に係るプロセッサの信号処理ｈ゛法及び装置は
、命令実行時に、解読された命令に従い演算を行なうと
ともに、演算結果を出力し、予め定められた条件テスト
命令に対して前記演算結果が所定の条件を満足するか否
かを判定し、テスト結果を出力し、前記テスト結果をし
ジスタ内に逐次保持することを特徴とする。

［作用］この発明における信号処理方法及び装置は、条件テスト
命令により条件コードの成立、不成立の判定が行われ、
判定結果のみが専用のレジスタに保持される。

［発明の実施例］以下、この発明の一実施例を図に基づいて説明する。第
１図において、（１３）は条件テスト命令により条件の
成立、不成立を判定する条件判定部、（４０３）は条件
テスト命令で指示される条件コード、（１３１）は判定
結果、（１４）は判定結果を保持するテストレジスタで
あり、第６図と同一の符号は同−又は相当部分を示し、
その説明は省略する。また第２図はこのプロセッサの動
作を示すフローチャートである。

次にｍ１図及び第２図に基づきこの信号処理プロセッサ
における条件テスト命令の実行における動作を説明する
。条件テスト命令が命令メモリ（２）から読み出され、
デコーダ（３）でデコードされ、ＥＵ　（８）にお・い
て命令で指示された２つの演算データに対して減算が行
われる。これは、従来例における比較命令と同様の動作
である。

そして、減算が行われた後、ＥＵ　（８）から出力され
るフラグ（８０２）は条件判定部（１３）に入力され、
ここで条件コード（４０３）との比較が行われる。

フラグ（８０２）が条件コード（４０３）を満足してい
た場合、判定結果（１３１）の論理値は“１”となり、
満足しない場合、論理値は“０”となる。

そして、テストレジスタ（１４）には１ビツトの判定結
果（１３１）が入力されるが、テストレジスタ（１４）
はｎビットのシフトレジスタ構成となっており、現在の
テストレジスタの内容が最上位（以ＴＭＳＢと略す）の
方へ１ビツト移動しくシフトし）、最下位ビット（以下
ＬＳＢと略す）に判定結果、がセットされる。この際そ
れまでのＭＳＢの内容は捨てられる。

さて、第７図の処理を行う動作について第３図に基づい
て述べる。第７図の処理の場合、２つの演算データが等
しい時に、論理値“１”がセットされるため、条件テス
ト命令で指示する条件コード（４０３）は“ゼロフラグ
−〇”である。　　。

まず、時刻Ｔ＋２Ｍ、　Ｃ，にＥＵ　（８）でＡＯとＢ
。の減算が行われ、フラグ（８０２）が出力される。

前記フラグ（８０２）は前述した従来例と同様に、符号
フラグ、ゼロフラグ、オーバーフローフラグ、キャリフ
ラグがそれぞれ含まれている。

そして、条件判定部（１３）では入力されたゼロフラグ
（８０２）と命令で指示された条件コード（４０３）　
　“ゼロフラグ−〇”の比較が行われる。入力されたゼ
ロフラグが“０”ならば条件を満足したとして、判定結
果（１３１）の論理値は“１”となり、テストレジスタ
（１４）のＬＳＢ−に“１ｍがセットされる。

入力されたゼロフラグが“１”ならば条件を満足しない
ため、判定結果（１３１）の論理値は“０”となり、テ
ストレジスタ（１４）のＬＳＢに“０＃がセットされる
。

一方、テストレジスタ（１４）への判定結果のセット方
法は、第４図に示されるように、テストレジスタ（１４
）の内容がＭＳＢの方へ１ビツトずつシフトされ、新し
い判定結果がＬＳＢにセットされる。

以上説明したように、時刻Ｔ＋３Ｍ、Ｃ，ではＡ１と８
１の判定結果（１３１）が、時刻Ｔ＋４Ｍ、　　Ｃ，で
はＡ２と８２の判定結果（１３１）がテストレジスタ（
１４）にセットされ、時刻Ｔ＋４Ｍ、Ｃ６の終りにはテ
ストレジスタ（１４）に連続して行った３つの条件テス
ト命令の結果がセットされる。

従って、本実施例によれば、従来２１命令ステツプ数必
要であったのが３命令ステツプ数で行え、実行時間も３
Ｍ、　Ｃ，で済む上、判定結果をデータメモリに保持す
る必要がなくデータメモリの有効利用ができる。

次に、この信号処理方式を適用したプロセッサにおいで
２進木探索を行う場合について考える。

２進水探索とは入力データＸに対して予め用意された２
ｎ個の出力データ群Ｙの中から最も類似したものを検索
し、その出力データｙ　に付けられた符号（インデック
スコード）を求める検索アルゴリズムである。

第５図に示されるような２進本構造を有する２　個の出
力デ＝り群Ｙについて説明する。

まず、１段目で入力データＸが入力されるとＸとｙとを
減算し、Ｘがｙより小さいときは０の枝がＸがｙより太
き・いときは１の枝が選択される。

そして、１段口で０の枝が選択された場合は入力データ
Ｘとｙ　と比較され、Ｘがｙ。より小さいときは０の枝
がＸがｙｏより大きいときは１の枝が選択される。また
、１段口で１の技が選択された場合は入力データＸとｙ
ｌとがそれぞれ比較され、同様の選択が行われる。（２
段目路）従って、ｎ段目まで各選択された枝に沿っ、て
同様に比較及び選択を行なうと、２°個のデータから０
回の比較で１番近いデータｙ　を選択するこχ とができる。また、データｙ　を選択するまでのＭＭＰ
！１（枝番号）がインデックスコードとなる。

即ち、２３個のデータでの探索の例を説明する。

まず、入力データＸが入力されるとＸとｙとを比較し、
Ｘがｙより小さいときはＯの技が選択される。（１段口
終）そして、入力データＸとｙ。と比較され、Ｘがｙｏより
大きいときは１の枝が選択される。（２段口終）次に、３段［］にてＹ０１と入力データＸとが比較され
、Ｘがｙｏｌより小さいときには０の枝が選択され、ｙ
ｏｌｏが選択される。

従って、入力データに最も近いデータはｙｏｌ。

であり、そのインデックスコード（履歴）は′０１０°
である。

従って、本プロセッサにおいて、入力データＸと各節の
データｙＩのと差を条件テスト命令として実行する。こ
の際、条件コードとして“符号フラグ−１°を指示すれ
ば、前述した規則に沿って、“０”の枝が選択されれば
テストレジスタ（１４）に“０°が、“１°の枝が選択
されればテストレジスタ（１４）に“１”がセットされ
る。

即ち、本実施例によれば、テストレジスタ（１４）の内
容がインデックスコードとなり、容易にインデックスコ
ードを生成することができる。

［発明の効果］以上のように、この発明に係る信号処理方式よれば命令
で指示された条件コードの成立不成立の判定結果を専用
レジスタに保持するように構成したので、複数の条件判
定結果によって処理を行う際に、より少ない命令ステッ
プ数で高速に実行できるため、信号処理プロセッサにお
ける処理効率を向−ヒさせることが可能となる。

【図面の簡単な説明】

第１図はこの発明の好適な一実施例の構成を示すブロッ
ク図、第２図は本発明方法を適用した条件テスト命令の
動作を示すフローチャート図、第３図は条件テスト命令
の実行時の各ブロックの動作説明図、第４図はテストレ
ジスタの動作の説明図、第５図は２進木探索の説明図、
第６図は従来の信号処理方式によるプロセッサの構成を
示すブロック図、第７図は連続した比較命令の実行の説
明図、第８図は従来例による処理実行時の各ブロックの
動作説明図である。図において、（１）はプログラムカウンタ、（２）は命
令メモリ、（３）はデコーダ、（４）はプログラムバス
、（５）はデータメモリ、（６）はデータバス、（７）
はバスインターフェイスレジスタ、（８）は演算処理回
路、（９）はフラグレジスタ、（１０）は加算３、（１
１）は切換回路、（１２）、（１３）は条件判定部、（
１４）はテストレジスタ、（１０１）は命令アドレス、
（１１１）は命令アドレスの次アドレス、（１２１）は
分岐酸）″Ｌ倍信号（１３１）は判定結果、（２０１）
は命令語、（４０１）は分岐条件、（４０２）は分岐先
アドレス、（４０３）は条件コード、（５０１）は演算
データ、（８０１）は演算結果、（８０２）はフラグ、
（９０１）はフラグレジスタのフラグである。なお、図中、同一符号は同一、叉はＩ・［１当部分を示
す。代理人　弁理士　大　岩　増　雄（他　２名）第１図８：ＥＵ９：フラグしりスフ１３：シテ；イ９にず°１）ミ（ｒト１４：テス）ｂジメタ第２図第　３　図第４図Ｚｎ〜ｚｏ：シスｆｉｔニーに、）ごセていｒ：元ス）
ｂジメタつＹＩト−一　・ｎ −（’ｔＪ　　　　　　　Ｎ）７　　　　　　　　　　
　　ＣＣ第６図手続補正書　（０発）昭和　　年　　月　　日１、事件の表示　　　特願昭　６２−２９６６１１　号
２、発明の名称信号処理方法及び装置３、補正をする者５、補正の対象明細書の発明の詳細な説明の欄及び図面。６、補正の内容

Claims

【特許請求の範囲】

（１）種々の内部動作を指示する複数個の命令語を記憶
する命令語群記憶工程と、前記命令語群記憶工程にて記
憶された命令語群から命令語を一つづつ任意の順序で呼
び出し解読する命令解読工程と、前記命令解読工程にて
解読された命令に従い演算動作を行なう命令実行工程と
、を含むパイプライン処理方式の信号処理方法において
、前記命令実行工程は、解読された命令に従い演算を行な
うとともに、演算結果を出力する演算工程と、予め定められた条件テスト命令に対して前記演算結果が
所定の条件を満足するか否かを判定し、テスト結果を出
力する判定処理工程と、前記テスト結果をレジスタ内に逐次保持する判定結果保
持工程と、を含むことを特徴とする信号処理方法。
（２）前記条件テスト命令を複数回実行した後、前記判
定結果保持工程にて保持された複数のテスト結果を木探
索における探索履歴コードとして用いることを特徴とし
た特許請求の範囲第１項記載の信号処理方法。
（３）前記条件テスト命令を複数回実行した後、前記判
定結果保持工程にて保持された複数のテスト結果を用い
て分岐動作を行うことを特徴とした特許請求の範囲第１
項記載の信号処理方法。
（４）種々の内部動作を指示する命令語を予め記憶させ
た命令メモリと、プログラムバスで接続され前記命令語
で指示された演算などの動作の制御を行う命令実行制御
部と、演算データを記憶させるためのデータメモリと、
前記プログラムバスと異なったデータバスで接続され入
力された演算データに対して前記命令語で指示された演
算を行い演算結果と演算を行った結果の状態を出力する
演算部と、前記演算部から出力された結果の状態が所定
の条件コードを満足するかどうか判定し判定結果を出力
する条件判定部と、前記条件判定部から出力された前記
判定結果を逐次保持するシフトレジスタを備え、条件テ
スト命令実行時に前記条件判定部において前記条件コー
ドの成立不成立を判定し、判定結果を逐次前記レジスタ
に保持させるように構成したことを特徴とする信号処理
装置。
（５）前記シフトレジスタを前記データバスに接続し、
前記条件テスト命令を複数回実行した後、前記レジスタ
に保持された複数個のテスト結果を木探索における探索
履歴コードとして用いることを特徴とした特許請求の範
囲第４項記載の信号処理装置。
（６）前記レジスタを前記プログラムバスに接続し、前
記条件テスト命令を複数回実行した後、前記レジスタに
保持された複数個のテスト結果を用いて分岐動作を行う
ことを特徴とした特許請求の範囲第４項記載の信号処理
装置。