JPS61253541A - 命令処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は複数のアドレス加算器を有する命令処理装置に
係り、特にレジスタオペランドに対して演算を施すと共
に、分岐先命令のアドレス計算を行う分岐命令の処理に
好適な命令処理装置に関する。

〔発明の背景〕

先行する命令が変更した汎用レジスタを、後続の命令が
アドレス計算に利用する場合、従来の装置では特開昭５
４−４１６４１に記載されているように、主演算装置と
は別の簡単な副演算装置を設け、汎用レジスタを変更す
る命令を副演算装置で高速に処理し、その演算結果を汎
用レジスタを介することなくアドレス加算器に直接入力
し、その結果を利用する後続命令のアドレス計算の遅れ
を短縮していた。

しかし、加減算を行う命令に関しては、副演算装置を別
に設けることなく、既存のアドレス加算器を利用するこ
とが可能であり、この結果後続命令のアドレス計算の遅
れを従来より短縮することができる。

〔発明の目的〕

本発明の目的は、複数のアドレス加算器を有する命令処
理装置で分岐命令を処理するにあたり、分岐先命令のア
ドレス加算と、レジスタオペランドに対する演算を、そ
れぞれ別のアドレス加算器を利用して同時に行い、該分
岐命令と後続命令との間のレジスタコンフリクトを早期
に解消し得る命令処理装置を提供することにある。　　
　−〔発明の概要〕 記憶装置上に複数のオペランドを有する命令を高速に処
理するためには、各オペランドのアドレス計算を同時に
行えるように複数個のアドレス加算器を設ければ良い、
一方分岐命令は分岐先命令のアドレスを計算するだけな
のでアドレス加算器が空いてしまう、そこで、レジスタ
オペランドに対して演算を施す分岐命令を処理する場合
、空いたアドレス加算器でレジスタ演算を行うことによ
り、演算結果を早期に求めることができる。

〔発明の実施例〕

以下、本発明の一実施例を第１図〜第５図により説明す
る。

第１図は、記憶装置上に２つのオペランド（それぞれ第
１オペランド、第２オペランドと称す、）を有する命令
を高速に処理する命令処理装置を示している。オペラン
ドの記憶装置上のアドレス（これをオペランドアドレス
と称す）は、命令で指定する汎用レジスタ（Ｂｌ、Ｂ２
）の内容と、命令の一部である偏位値（Ｄｉ、Ｂ２．）
を加えて求めることができる。第１図に示した命令処理
装置では、２つのオペランドのオペランドアドレスを同
時に計算し、記憶装置からのオペランドの読出しを同時
に行うことができる。すなわち、第１オペランドのオペ
ランドアドレスは、Ｂ１で指定されたレジスタの内容を
汎用レジスタ１１より読出し、信号線５４を経由してア
ドレス加算器１４に入力すると共に、偏位値Ｄ１の値を
信号線５２によりアドレス加算器１４に直接入力し１両
データの加算を実行することにより求める。第１オペラ
ンドのオペランドアドレスの計算と同時に、第２オペラ
ンドのオペランドアドレスが、Ｂ２で指定された汎用レ
ジスタ１１の内容と、偏位値Ｄ２の値をそれぞれ信号線
５５および５３によりアドレス加算器１５に入力し、両
者の加算を行うことによって求められる。ここで、イン
クリメンタ１２．１３はそれぞれ命令の種類に応じて定
数を発生し、アドレス加算器１４．１５に入力する回路
であり１本実施例では常に値がＯであるものとする。ア
ドレス加算器１４．１５によって算出されたオペランド
アドレスは、それぞれ信号ｍ　５８　。

５９を通って記憶装置１６．１７に転送され、記憶装置
上の対応するデータの読出しに利用されろ。

読出したデータは信号＠６０．６１を通り、オペランド
バッファ１８．１９を経由して、信号線６２．６３によ
り演算器２０に入力され、命令によって決められた演算
を施し、演算結果を信号線６４によ゛つて記憶装置１６
．１７あるいは汎用レジスタ１１に格納する。

このように、記憶装置上に２つ以トのオペランドを有す
る命令では、オペランドと同数の汎用レジスタからのデ
ータ読出しルート及びアドレス加算器とそれに対応する
記憶装置を設けることにより、命令処理を高速化するこ
とができる。

本発明の主眼点は、第１図に示した楕成を有する命令処
理装置において、計数分岐命令を高速に処理し、計算分
岐命令が変更したレジスタを後続の命令が使用する場合
、これを命令処理のオーバヘッドなく対処することであ
る。第２図に計数分岐命令の°命令形式を示す、（１）
の命令形式においてビット０−７は命令コードを示す、
ビット８−１１は第１オペランドの汎用レジスタ番号を
示し、ビット１２−１５は分岐先命令の命令アドレスを
保持する汎用レジスタ番号を示す、（２）の命令形式に
おいても、ビットＯ−７は命令コードを示し。

ビット８−１１は第１オペランドの汎用レジスタ番号を
示している。さらに、ビット１２−１５゜１６−１９．
２０−３１はそれぞれ分岐先命令の命令アドレスを計算
するためのインデクスレジスタ番号、ペースレジスタ番
号及び偏位値を示す。

（１）あるいは（２）の命令形式を有する計数分岐命令
は、第１オペランドで指定した汎用レジスタの内容から
１を減じ、その結果を同一の汎用レジスタに格納すると
同時に、演算結果がＯでない場合には、第２オペランド
で指定したアドレスへ分岐する機能を有する。

（３）、　（４）の命令ではビットＯ−７が命令コード
。

ビット８−１１．１２−１５がそれ、ぞれ第１．第３オ
ペランドの汎用レジスタ番号、ビット１６−２０．２１
−３１が分岐先アドレスを計算するためのペースレジス
タ番号および偏位値を示している。命令（３）では、第
１オペランド、第３オペランドの汎用レジスタの値を加
算し、その結果がＲ３’で示される汎用レジスタ（Ｒ３
が奇数の時Ｒ３’　＝Ｒ３，Ｒ３が偶数の時Ｒ３’　＝
Ｒ３＋１）の値より大きければ第２オペランドで指定し
たアドレスへ分岐する。命令（４）では、第１オペラン
ド、第３オペランドの汎用レジスタの値の加算結果がＲ
３’で示される汎用レジスタの値より小さいか１等しい
場合に分岐する機能を有する。

（１）〜（２）の分岐命令はいずれも汎用レジスタの値
のみによって分岐判定を行うことができるという点で共
通している１本発明の実施例としては特に（１）、　（
２）で示した計数分岐命令の処理をとりあげ説明する。

計数分岐命令を処理する場合、従来装置では。

命令のデコードサイクルにおいて、分岐先命令アドレス
を計算すると同時に、Ｒ１で指定した汎用アドレスの内
容が１か否かを認識しくすなわち。

１を減じてＯになるか否かを！！！識し）、分岐判定を
行うことができる。しかし、実際の演算（Ｒ１）−１は
デコードサイクルで行うことができず、演算器（あるい
は副演算器）において演算サイクルに同期して行うため
、該計数分岐命令が変更した汎用レジスタ（Ｒ１で指定
した汎用レジスタ）を後続の命令がアドレス計算あるい
は同じく計数分岐命令のＲ１として使用した場合、後続
命令の処理開始（デコードサイクル）が前の計数分岐命
令の演算終了まで待たされてしまう、第３図に、計算分
岐命令のＲ１で指定した汎用レジスタを直後の命令がア
ドレス計算に利用した場合の命令処理の流れを示す、第
３図は横軸が命令処理の流れ（時間）を、縦軸が命令列
を示しており、（１）。

（２）いずれにおいてもａが計数分岐命令、ｂが直後の
命令を示している。

一つの命令はり、Ａ、Ｌ、Ｅ、Ｐと５つのサイクルによ
り処理され、Ｄサイクルでは命令のデコードおよびアド
レス計算を行い、Ａサイクルでバッファ記憶の参照を行
い、Ｌサイクルでバッファ記憶から読出したオペランド
の転送を行い、Ｅサイクルで演算を実行し、Ｐサイクル
で演算結果の汎用レジスタへの書込みを行う、第３図に
は、ａの計数分岐命令はいずれもＤサイクルで分岐判定
を行い、分岐不成功であった場合を示している。

第３図（１）は、計数分岐命令ａが変更した汎用レジス
タの値を直後の命令すがアドレス計算に利用する場合、
計数分岐命令ａの演算終了後、演算結果を汎用レジスタ
に格納するのを待って命令すのアドレス計算を開始した
場合を示している。この時計数分岐命令ａの分岐判定は
Ｄサイクルで行われているにも拘らず、直後の命令のデ
コードの開始が４サイクル遅れてしまう。

第３図（２）は、特開昭５４−４１６４１に示された如
く主演算器とは別の簡単な演算器（副演算器）を設け、
計数分岐命令ａの演算を該副演算器にて行い。

その結果を直接後続命令のアドレス加算に利用できるよ
うにした場合の命令処理である。この場合副演算器にお
ける演算は、主演算器における演算より１サイクル早く
開始できるだけであるので、やはり、命令すのデコード
開始は２サイクル遅れてしまう、このように、計数分岐
命令で変更した汎用レジスタを直後の命令がアドレス計
算に利用する場合従来装置では計数分岐命令の演算サイ
クルに同期して後続命令のデコードを開始するため、命
令処理に空きが生じる。

第４図に、計数分岐命令を高速に処理できる命令処理装
置の一例を示す。命令レジスタ１１０には第２図（ロ）
で示した形式の計数分岐命令が設定されている。従来、
計数分岐命令の処理においては、第１オペランドに対す
る減算を演算器で行い、分岐先命令のアドレス計算をア
ドレス加算器で行っていた。第４図に示した命令処理装
置では、これら２種類の演算を共にアドレス加算器で行
うことにより、命令処理の高速化を実現している。

すなわち、インデクスレジスタ番号およびベースレジス
タ番号を信号線１５１，１５２により汎用レジスタ１１
１に送り、対応する汎用レジスタの内容を信号線１５５
．１５６によりアドレス加算器に入力する。偏位値は命
令レジスタ１１０から信号線１５３により直接アドレス
加算器１１５に入力し、これら３種のデータを加算して
分岐先命令のアドレスを求めることができる。ただし計
数分岐命令処理中、セレクタ１３３は汎用レジスタ１１
１側を選んでいるものとする。算出したアドレスは記憶
装置１１７に送られ、対応する命令を読み出すのに利用
する。読出した命令に対する処理は、第１図で説明した
オペランドに対する処理とは異なるが、本発明とは直接
関係がないので省略する。このような１分岐先命令のア
ドレス計算と並行して、第１オペランドで指定した汎用
レジスタ番号を信号線１５０により汎用レジスタ１１１
に送り、対応するデータを読出して、信号線１５４およ
びセレクタ１３１を経てアドレス加算器１１４に入力す
る。さらに、−１発生器１２１により−１をアドレス加
算器に入力し、′第１オペランドから１を減じる演算を
ここで実現することができる。ただし、計数分岐命令実
行時、セレクタ１３０はＯを出力し、セレクタ１３１は
信号線１５４をセレクトし、セレクタ１３２は一１発生
器１２１をセレクトする。このように算出した値は、ア
ドレスとして用いることはなく、すなわち、記憶装置１
１６に送ることなく、レジスタ１４０に保持する。レジ
スタ１４０に保持した値は信号線１６４により、アドレ
ス加算器への入力データとなり得ると同時に、バッファ
１５０に格納し、計数分岐命令の演算終了まで保持する
。計算分岐命令の終了時に、バッファ１４１から読出し
たデータを、信号線１６６によって汎用レジスタに送り
第１オペランドで指定したレジスタに書込む、ここで、
計数分岐命令の後続の命令が、計数分岐命令の第１オペ
ランドで指定した汎用レジスタをアドレス計算に用いる
場合、計数分岐命令に対するアドレス加算器１１４にお
ける減算終了後、演算結果はレジスタ１４０に保持され
ているため、後続命令のインデクスレジスタあるいはペ
ースレジスタで指定した汎用レジスタの内容を入力する
代わりにセレクタ１３０を信号線１６５をセレクトする
ように制御することにより後続命令のアドレス加算を行
うことができる。この結果、後続命令のアドレス加算は
、計数分岐命令の演算終了まで待たされる必要がなくな
る。

第５図に、本発明を利用した命令処理装置において、計
数分岐命令ａと計数分岐命令が変更した汎用レジスタの
値をアドレス計算に用いる命令すが連続した場合の命令
処理の流れを示した。ここで計数分岐命令ａの分岐判定
はＤサイクルにて行い、その結果分岐不成立であったと
する。計数分岐命令ａに対する演算がＤサイクルに行わ
れるので、処理サイクルに空きを生じることなく直後の
命令の処理を開始できる。このように従来装置で生じて
いたオーバヘッドを全く無くすことができる。

〔発明の効果〕

本発明によれば、計数分岐命令が変更した汎用レジスタ
を、後続命令がオペランドアドレスの計算あるいは、分
岐命令の場合には分岐先命令アドレスを計算するために
利用する場合、後続命令のアドレス加算を、計数分岐命
令の演算終了まで待たせることなく、計数分岐命令のア
ドレス計算終了後、即座に開始できるので、後続命令の
命令処理を待たせることなく、連続的に行うことができ
る。

【図面の簡単な説明】

第１図は、複数のオペランドを記憶装置上に有する命令
を高速に処理する命令処理装置を示す。 第２図は、計数分岐命令の命令形式を示す、第３図は、
従来装置による命令処理の流れを示す。第４図は、計数
分岐命令を高速に処理する命令処理装置を示す。第５図
は、本発明による命令処理装置における命令処理の流れ
を示す。 １０．１１０・・・命令レジスタ、１１，１１１・・・
汎用レジスタ群、１２，１３，１１２，１１３・・・定
数発生器、１４，１５，１１４，１１５・・・アドレス
加算器、１６，１７，１１６，１１７・・・記憶装置、
１８，１９，１１８．１１９・・・オペランドバッファ
、２０，１２０・・・演算器、１２１・・・−１発生器
、１４０・・・レジスタ、１４１・・・バッファ、罵　
１　図 ＴＺ図 （Ｉン　　　［＝＝＝＝＝＝］＝互コニｍ￥３３　図

Claims (1)

1. 【特許請求の範囲】 １、命令で指定された汎用レジスタの内容に対して所定
   の演算を施し、演算結果を汎用レジスタに格納すると共
   に、該演算結果によつて条件分岐を行う分岐命令を処理
   するにあたり、命令のデコードサイクルにおいて分岐先
   命令のアドレス計算と並列に汎用レジスタに対する演算
   を行う演算器を備え、該演算器の演算結果を後続命令の
   アドレス計算に利用できるよう該演算器からアドレス加
   算器へのデータ転送バスを有することを特徴とする命令
   処理装置。 ２、複数のオペランドを記憶装置上にもつ命令の各々の
   オペランドを、並列に同時参照できるように、それぞれ
   のオペランドのアドレスを計算するためのアドレス加算
   器を複数個備えている命令処理装置において、命令で指
   定された汎用レジスタの内容に演算を施し、演算結果を
   汎用レジスタに格納すると共に、その演算結果によつて
   条件分岐を行う分岐命令を処理するにあたり、分岐先命
   令のアドレスを前記アドレス加算器の１つを用いて計算
   すると同時に、命令で指定されたレジスタを他のアドレ
   ス加算器に読出せるように汎用レジスタからアドレス加
   算器へのデータ読出しバスを設け、さらにアドレス加算
   器にて所定の演算を施すことができるような機能を備え
   たことを特徴とする命令処理装置。 ３、第２項においてアドレス加算器の出力結果を保持す
   るレジスタを備え、分岐命令が変更する汎用レジスタの
   内容を後続命令がアドレス計算用データとして読出す場
   合、汎用レジスタや演算器を介することなく、上記レジ
   スタから直接アドレス加算器へデータを転送するルート
   を設けることを特徴とする命令処理装置。