JPH04149637A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理装置に係り、特に、命令をパイプライ
ン制御方式によって次々と処理する情報処理装置におい
て、アドレスコンフリクトのオーバーヘッドをなくシ、
さらに高速な処理を実現する情報処理装置に間する。

〔従来の技術１ パイプライン制御方式の情報処理装置においては、命令
の処理を複数のステージに分け、複数の命令について各
ステージをオーバーラツプさせながら実行していく、第
２図はこのパイプライン制御方式の命令処理の流れを示
したものである。ここで、Ｄは命令の解読を行うステー
ジ、Ａはオペランドの実行アドレスを計算するステージ
、Ｂはオペランドを記憶装置から読み出すステージ、Ｌ
は記憶装置から読み出したオペランドをオペランドバッ
ファレジスタに転送するステージ、Ｅは命令固有の演算
を実行するステージである。Ａステージでの実行アドレ
ス（オペランドアドレス）の計算は、命令のインデクス
パート及びベースバートで指定した汎用レジスタの内容
と命令の一部であるディスプレイメントの値とを加算す
ることによって行う。

パイプライン制御方式では、１つの命令のＤステージが
終了すると該命令のＡステージが開始され、それと同時
に後続命令のＤステージが開始され、以下、同様にして
次々と複数の命令がオーバーラツプしながら処理されて
いく。

第２図（１）に示したのは、命令１１が演算結果を格納
することによって変更する汎用レジスタを直後の命令Ｉ
２がインデクスあるいはペースレジスタとして、その内
容を実行アトし・ス生成に利用しようとする場合におい
て、高速化手段を用いない場合の命令処理の流れである
。この時、命令１１の演算ステージ（Ｆステージ）が終
ｒし、演算結果が汎用レジスタに格納された後、命令Ｉ
２の実行アトしス生成ステージ（Ａステージ）が開始さ
れるため１図のように３サイクルのオーバーヘッドを生
じてしまう。このように、オペランドの実行アドレスを
生成するときに使用する汎用レジスタの内容を先行する
命令が変更する場合をアドレスコンフリクトと呼んでい
る。

従来、パイプライン制御方式の情報処理装置において、
このアドレスコンフリクト（こよるオーバーヘッドを軽
減Ｌ２て処理の高速化を図る方法がいくつか提案さねで
いる。

例えば、特公昭５６−４６１７０号公報には、汎用レジ
スタを変更する命令のうち、オペランドとして指定され
た記憶装置上のデータをその時汎用レジスタに格納する
命令（以下、■、系命令を略す）において、高速化を図
る方法が示されている。

これは、記憶装置からデータを読み出（１，てオペラン
ドバッファに転送する際、同一オペランドをアドレス生
成用レジスタにも転送するというもので、汎用レジスタ
を経由しないため、第２Ｃ９（２）に示すように、オー
バーヘッドを２サイクルに低減できる。

また、特開昭６３−４７８３４号公報には、アドレスコ
ンフリクトを生じている後続命令に条件を付すことによ
って高速化を図る方法が示されている。これは、先行す
る命令で変更されている汎用レジスタが後続命令のイン
デクスレジスタとして指定されている場合には、残りの
ペースレジスタ及びディスプレースメント値が共にゼロ
である場合にかぎり、また、先行命令で変更される汎用
レジスタが後続命令のペースレジスタとして指定されて
いる場合には、インデクスレジスタ及びディスプレーメ
ント値が共にゼロの場合にかぎり、記憶装置から読出し
たオペランドを直接記憶装置参照用アドレスレジスタに
転送するというもので、この方法では第２図（３）に示
すように、オーバーヘッドを１サイクルに低減できる。

さらに、特開平１−２７７４２７号公報には、アドレス
コンフリクトを生じている後続命令のインデクスレジス
タ又はペースレジスタの値を、アトし・ス計算時、アド
レス加算器に対してゼロと設定すると共に、アドレス加
算器とアドレスレジスタの間に小加算器を設けることに
より、後続命令のアドレス加算結果に先行命令の結果を
小加算器で加算することにより後続命令の正しいアドレ
ス結果をアドレスレジスタに格納する方法が示されてい
る。この方法でも、第２図（３）に示す通りオーバーヘ
ッドを１サイクルに低減できる。

［発明が解決しようとする課題］ 上記従来技術は、パイプライン制御でアドレスコンフリ
クトが生じている場合、パイプラインのみだれを少なく
し処理の高速化が可能であるが、依然として１〜２サイ
クルのオーバーヘッドが残り、処理の高速化には限界が
あった。

本発明の目的は、パイプライン制御方式によって複数の
命令をオーバーラツプさせて処理する情報処理装置にお
いて、アドレスコンフリクトによるオ・−バーヘッドを
ゼロにして、さらに処理の高速化を図ることにある。

［諜覇を解決するための手段ｊ 上記目的を達成するために、本発明は、命令によってイ
ン・デクスレジスタ及びベースし・ジスタとして指定さ
れた汎用レジスタの内容と、該命令に−一って指定され
たディスプレースメント値とを加算Ｃてオペランドアト
しスを計算するアトトス計算器の出力を保持するアドレ
スト／ラスタと、記憶装置の間に演算手段を設け、先行
する命令により記憶装置から読み出されたオペランドデ
ータを格納する汎用レジスタが後続命令におけるオペラ
ンドアトし／ス計算に使用される。ことを検出すると、
該汎用Ｌ・ジスタの内容を用いないで後続命令にお（す
るオペラン・ドアドレスを計算してアドレスレジスタに
格納し５、該アトし・スレジスタの内容と先行命令によ
り記憶装置から読み出されたオペラ〉ドア・−夕とを前
記演算手段で加算して後続命令のすベラシトアト［スを
生成し記憶装置をアクセスすることを特徴とする。

６作　用］ 先行命令により記憶装置から読み出されたオペランドデ
ータを格納する汎用レジスタが後続命令におけるオペラ
ンドアドレス計算に使用される場合、後続命令のＡステ
ージでは、該汎用レジスタのデータをゼロとしてオベラ
〉・ドアドレス加算の中間結果を得てアドレスしジスタ
に格納する。この時、先行命令のＩ、ステージでは、ｊ
ｃＩ憶装貢からオペランドデータを読み出（−、、オペ
ランドバッファＬ・ジスタに転送する。引き続く後続命
令の１．ステージにおいては、Ｊユ記アドレスＩノジス
タの内容とオペランドバッファレジスタの内容とを演算
手段で加算して完全なオペランドアドレスを得、記憶装
置をアクセスする。これにより、アドレスコンフリクト
が生（ｒている集合にもオーバーヘッドをゼロとする、
：とが可能になる。

［実施例］ 以下、本発明の一実施例について図面により説明する。

第１図は本発明による情報処理装置の一実施例の全体構
成を示したものである。第１図において、ｌは命令りう
・スタ、２は汎用し・シスタ群、：３は制御１０路であ
る。４はインデ々ス入力しジスタ、５はベース入力レジ
スタ、６はディスプし−スメント入力１．ジスタ、７は
これら入力レジスタ４，５゜６７℃内容を入力とする３
人力アドＬ／ス加算器である。１０は小演算器、１１は
アドレスレジスタ、１２は記憶装置である、即ち、小演
算器１０はアトし・スしジスタ１１と記憶装［１２の間
に設置される。１３はデータレジスタ、１４はアライナ
、１５はオペランドバッファレジスタ、１６は演算器で
ある。

以下では、第３図の命令列を例に第１図の動作を説明す
る。第３図で示した命令列において、先行する命令１．
がＬ命令であり、汎用レジスタの：３番を変更する。一
方、後続命令■、は加算命令（Ａｄｄ）であり、その記
憶装置上のオペランドの実行アトし・スを計算する際に
、汎用レジスタ３番をイシデクスし・ジスタに汎用レジ
スタ１番をベースレジスタとして必要としている。従っ
て、命令■１と■、は汎用レジスタご３番に関してアト
しスコンフリクトを牛しておｉＪ、命令ｒ、のアｊζレ
スの計算は命令１．のオペランド読出しの終了を待つこ
とが必要である。

さて、第１図において、第７３図の命令列が入力される
と、まず、命令しジスタ１にＬ命令がセットされる。制
御回路３は、命令しジスタ１にセットされた命令■、が
Ｉ７命伶であることを認識し、該命令が命令のＲｉパー
トで指定した汎用レジスタ即ち３番目の内容を変更する
ことを記憶する共に、該命令の記憶装置１２上のオペラ
ンドのアドレス生成にインデクスレジスタ及びベースレ
ジスタとして汎用し・ジスタ４番、８番をそれぞれ指定
したことを解釈し、かつ該汎用レジスタ４番、８番が、
先行するいかなる命令ともアドレスコ〉・フリクトを生
じていない（すなわち、汎用レジスタ４番、８番の内を
使用したアドレス加算が実行可能である）ことを判断す
ると、アドレス加算器７におけるアドレス加算を実行す
る。この場合、信号線２２にはインデクスレジスタ番号
４が送出さハ、ｆ８　琴線２３にはベースレジスタ番号
４が送出され、信号線２３にはベースし・ジスタ番号６
が送出され、る。この結果、汎用レジスタ群２からそれ
ぞれの読み出しアドレスに対応した汎用レジスタの内容
すなわち、４番と８番の内容が信号線２４゜２５にそれ
ぞれ送出され、３人力アドレス加算器７のインデクス入
力レジスタ４とベース入力レジスタ５にそれぞれセット
される。この時、信号線２６．２７は、インデクス入力
し・・ジスタ４、ベース入力レジスタ５への入力データ
として、汎用レジスタからの読み出しデータである信号
線２４゜２５上のデータを選択するよう制御されている
ものとする（信号３５を選択する場合の制御については
、本発明と直接関係がないので説明は省略する）、一方
、ディスプレーメント入カレジスタ６には、命令の−・
部であるディスプレースメント部が、命令レジスタ１か
ら直接入力される。

これら入力し・ジスタ４，５．６の内容が３人力アドレ
ス加算器７において加算され、Ｌ命令のオペランドアト
しスが算出される。この算出されたアドレスは、記憶装
置内のアドレスレジスタ１１にセットされる。この時、
該り命令工１は先行命令とのコンフリクトを生じていな
いため、セレクト信号３２はアドレスレジスタ１１から
の直接の出力データを選択するものとする。アドレスレ
ジスタ１１からの直接のアドレスを利用して記憶装置１
２を参照し、Ｌ命令のオペランドを読み出し７、読み出
したデータをデータレジスタ１３にセットする。アライ
ナ１４は、読み出したデータから必要な部分を切り出し
、、演算に好適なように位置合せを行う回路であり、信
号線４２によって制御される。データレジスタ１３にセ
ットされたデータは、このアライナ１４を経てオペラン
ドバッファレジスタ１５にセットされ、演算器１６に入
ツノされる。演算器１６は、命令の種類に応じて信号線
４３の制御を受けるが、■、命令は演算を必要としない
ため、入力されたデータはそのまま演算器】６を素通り
し、信号線３６を経て汎用レジスタ群２に送られ、命令
りのＲ１バートで指定した番号の汎用レジスタ３番に格
納される。

一方、後続命令である加算命令■、は、先行命令である
Ｉ、命令■　に対するアトしス生成の準備が整った時点
、すなわち、インデクス入力レジスタ４、ベース入力し
シスタ５、ディスプレースメント入力しジスタロにそれ
ぞれのデータがセットされた時点で、命令レジスタ１に
切り出される。

この時、制御回路３において、該命令が記憶装置上のオ
ペランドのアドレス生成において汎用レジスタ３番と１
番の読み出しを必要としていることを解読し、かつ、汎
用レジスタ３番を先行命令であるＬ命令ｒ、が変更して
いることをＣ１ｍする。

このように、命令レジスタ１に切り出した後続命令（本
例では加算命令）が、先行するし命令とアドレスフンフ
リクトを生じていることを認識すると、制御回路３では
、コンフリクを生じている汎用しジスタ番号、すなわち
、本例ではインデクスレジスタとして指定されている汎
用レジスタ３番の内容を０とみなし、てアドレス加算を
終了せしめる、この結果、信号線３３にはベースレジス
タとして指定された汎用レジスタ番号１の内容とディス
プレースメントの値だけを加えた結果が出力される。す
なわち、３人力アドレス加算器７では先行命令によるオ
ペランドの到着を待つことはせずに、その舵に不完全な
アドレス値を算出し、出力してしまうのである。この不
完全なアドレスは、アドレスレジスタ１１にセットされ
る。

方、先行するし命令１１によって記憶装置１２から読み
出されたオペランドは、演算処理を必要としないため、
オペランドバッファレジスタ１５に転送されると同時に
信号Ｍ３５によって、小演算器】Ｏに入力することがで
きるにの時、制御信号２９は信号線３５を選択すること
を指示する。この結果、小演算器１ｏにおいて、アドレ
スレジスタ１１に格納されていたデータと記憶装置１２
から読み出された先行命令のオペランドデータを加算す
ることができ、後続命令である加算命令■、のオペラン
ドアドレスを不完全のものから完全なものとじて信号８
３４に出力することができる。制御回路３では、記憶装
置１２からオペランド読み出し終了を信号線３７によっ
て認識すると、制御信号線３２により、小演算器１０の
出力である信号線３４をセしクトするよう指示する。

この様にして、後続命令である加算命令工、のアドレス
を算出する６以下、Ｌ命令の場合と同様にして記憶装置
１２をアクセスしてオペランドを読み出す。但し、加算
命令の場合には■、命令と異なり、演算器１６にて、命
令のＲ１バードで指定した汎用り、・ジスタの内容を、
記憶装置１２から読み出し、たオペランドとの加算を行
い、その結果を汎用レジスタ群２内のＲ１で指定された
番号５のレジスタに格納する。

第３図で示した命令列を処理するためには、従来の高速
化方法によっても第２図（３）に示す如く１サイクルの
オーバーヘッドを生じていたが、これを本発明では、後
続命令においてＤステージに続けてＡステージ、Ｂステ
ージを順次処理できるため、第２図（４）に示す如くオ
ーバーヘッドゼロに抑えることができる。

［発明の効果１ 以十Ｇ説明から明らかなように、本発明によれば　バイ
プライ〉制御方式によって複数の命令をオーバーラツプ
して次々と処理する情報処理装置において、先行する■
−命令と後続の加減算命令とがアドレスコンフリクトを
生じている場合でも、オーバーヘッドをゼロにして後続
命令の処理の高速化を図ることが可能であり、かつ、こ
の時、後続命令に対して何ら条件を付す必要もない。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成図、第２図は従来
技術及び本発明による命令処理のながれを示した図、第
３図は本発明の高速処理の対象となる命令列の一例を示
した図である。 １・・命令レジスタ、　　２・汎用レジスタ３・・・制
御回路、　　４・・インデクス入力レジスタ、５・・ベ
ース入力レジスタ、 ６・・ディスプレースメント人力レジスタ、７　・３人
力アドし・ス加算器、　　ｌＯ小演算器、ｌドアドレス
レジスタ、　　１２　記憶２買、１３・データレジスタ
、　　１４　アライナ、１５　・オペラシドバッファレ
ジスタ、演算器。 第 ■ 図

Claims (1)

【特許請求の範囲】
1. （１）パイプライン制御方式により複数の命令をオーバ
   ーラップして処理する情報処理装置であって、命令によ
   ってインデクスレジスタ及びベースレジスタとして指定
   された汎用レジスタの内容と、該命令によって指定され
   たディスプレースメント値とを加算してオペランドアド
   レスを計算するアドレス計算器と、該アドレス計算器に
   よるアドレス加算結果を保持するアドレスレジスタと、
   該アドレスレジスタの内容でアクセスされる記憶装置と
   を具備してなる情報処理装置において、 前記アドレスレジスタと記憶装置の間に演算手段を設け
   、先行する命令により記憶装置から読み出されたオペラ
   ンドデータを格納する汎用レジスタが後続命令における
   オペランドアドレス計算に使用されることを検出すると
   、該汎用レジスタの内容を用いないで後続命令における
   オペランドアドレスを計算してアドレスレジスタに格納
   し、該アドレスレジスタの内容と先行命令により記憶装
   置から読み出されたオペランドデータとを前記演算手段
   で加算して後続命令のオペランドアドレスを生成し記憶
   装置をアクセスすることを特徴とする情報処理装置。