JPS63245526A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （＆梁上の利用分野） この発明は、命令の実行と並行して相対アドレスを算出
する情報処理装置に関する。

（従来の技術） 最近の１６ビツト程度のマイクロコンピュータにあって
は、高性能化を実現するために、命令の解読、実効アド
レスの算出、実行を並行して処理する所謂パイプライン
制御方式が採用されているものがある。

このようなバイブライン制御方式の情報処理装置にあっ
ては、通常解読された命令は、実行部で実行される前に
、その命令のオペランドに対する実効アドレスが算出さ
れる。

しかしながら、例えば相対分岐命令のように、その分岐
先実効アドレスが、相対分岐命令の次に実行される命令
の先頭アドレスからの相対変位（ｄ　ｉ　Ｓｐ　ｌ　ａ
ｃｅｍｅｎｔ　）として与えられている命令にあっては
、実行部においてロケーションカウンタに保持されてい
るこの相対分岐命令の次に実行される命令の先頭アドレ
スを用いて分岐先実効アドレスの算出を行なっていた。

（発明が解決しようとする問題点） 以上説明したように、命令のオペランドの実効アドレス
が、相対変位として与えられている命令にあっては、そ
の相対実効アドレスは実行段で算出されるようになって
いるために、命令が実行段に入力される前に予めその相
対実効アドレスを算出することができなかった。

このため、相対実効アドレスの算出時間が、命令の実行
時間に含まれることになり、命令の処理速度の低下を招
いていた。

また、仮想記憶方式を採用している情報処理装置にあっ
ても、相対実効アドレスは実行段において算出されるよ
うになるので、仮想アドレスから物理アドレスへの変換
も実行段で行なうことになり、更に、処理速度の低Ｆが
著顕になっていた。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、相対実効アドレスを命令が
実行段に入力される前に算出して、相対実効アドレスを
祢出する命令の実行処理速度を向上させることができる
情報処理装置を提供することにある。

［発明の溝成コ （問題点を解決するための手段） 上記目的を達成するために、この発明は、命令の実効ア
ドレスの算出及び実行段における命令の実行を並行して
行なう情報処理装置にして、外部から与えられる機械語
命令を、実効アドレスの算出に必要な複数の第１の情報
と相対実効アドレスの算出に必要な複数の第２の情報と
これら第１及び第２の情報の選択を制御する制御情報と
を備え、内部で解釈、実行可能な形式の内部命令にデコ
ードする変換手段と、前記内部命令の先頭アドレスを算
出する先頭アドレス算出手段と、前記内部命令及び前記
先頭アドレスを格納保持する格納保持手段と、前記制御
情報にしたがって実効アドレス算出時には前記第１の情
報の少なくとも１つ以上の情報を選択し、相対実効アド
レス算出時には前記第２の情報及び前記先頭アドレスを
選択する選択手段と、前＆！選択手段によって選択され
た前記第１の情報を加算して内部命令の実効アドレスを
算出し、あるいは、前記第２の情報と先頭アドレスを加
降して内部命令の相対実効アドレスを算出して、各々算
出された実効アドレスあるいは相対実効アドレスを実行
段に供給する加算器とから構成される。

（作用） 上記構成においては、デコードされた内部命令に含まれ
る内部命令の実効アドレス算出に必要な複数の情報ある
いは内部命令の相対実効アドレス算出に必要な複数の情
報を内部命令に含まれる制御情報にしたがって選択し、
各々選択された複数の情報を加算することによって、内
部命令が実行段に入ツノされる前に実行段における先行
内部命令の実行と並行して相対実効アドレスを算出する
ようにしている。

（実施例） 以下１図面を用いてこの発明の一実施例を説明する。

第１図はこの発明の一実施例に係る情報処理装置の構成
を示すブロック図である。同図に示す情報処理装置は、
パイプライン制御方式により命令を実行処理するもので
あり、外部から与えられる機械語命令を内部命令に変換
し、通常の実効アドレスを算出する場合と相対実効アド
レスを算出する場合とで、この内部命令に含まれる情報
を選択して、各々選択さ＼れた情報を加算することによ
って、実効アドレス及び相対実効アドレスを惇出するよ
うにしている。

第１図にＬ）３いて、情報処理装置は、機械語命令を内
部命令に変換する命令デコーダ１と、この変換された内
部命令の先頭アドレスを９出する先頭アドレス算出部２
と、内部命令及びその先頭アドレスを保持する第１命令
レジスタ３と、内部命令に含まれる所定の情報によりア
クセスされるレジスタフン１イル４と、レジスタファイ
ル４からアクレスされた情報と内部命令に含まれる所定
の情報を、内部命令に含まれる所定の情報より選択する
選択回路５と、この選択回路５によって選択された情報
を加算する加篩器６と、この加算結果を格納保持する第
２命令レジスタ７とを備えている。

命令デコーダ１は、外部から与えられる機械語命令を、
この命令を実行する実行部が解釈、実行可能な内８１ｉ
命令にデコードするものである。この内部命令は実行部
を直接１１１１　ｙｆＪする情報から構成されており、
変位（ｄｉｓｐｌａｃｅｍｅｎｔ）が格納されるＤＩＳ
Ｐフィールドと、実効アドレス算出時のアドレス修飾要
素となるベース（Ｂａｓｅ）情報及びインデックス情報
（Ｉ　ｎｄｅｘ）を（するためのアドレスが各々対応し
て格納されるＢＲフィールド及び■Ｘフィールドと、デ
コードされた内部命令が相対アドレスを算出する命令か
否かを示す情報が格納されるＢフィールドと、選択回路
５の選択動作を制御する情報が格納され、第１．第２．
第３のフィールドからなるＡＭフィールドと、デコード
された内部命令の命令長が格納されるＩＬフィールドと
、デコードされた内部命令の先頭アドレスが格納される
１ＭＭフィールドとを備えている。

Ｂフィールドには、内部命令が相対実効アドレスを算出
する場合には例えば１”が格納され、それ以外の場合に
は、例えば°Ｏ′°が格納される。

また、ΔＭフィールドの第１〜第３の各々のＡＭフィー
ルドには、内部命令の実効アドレスの算出に変位、ベー
ス情報、インデックス情報が必要とする場合には、各々
対応して“１″が格納される。

先頭アドレス算出部２は、デコーダ１によってデコード
された内部命令の次に実行しようとする内部命令の先頭
アドレスを一時的に保持するロケーションレジスタ８と
、この先頭アドレスをデコードされた内部命令の命令長
とそれまでロケーションレジスタ８に保持されていたこ
の内部命令の随にデコードされた内部命令の先頭アドレ
スを加算する命令長加算器９とから構成されている。こ
の先頭アドレス算出部２は、機械語向、令が内部命令に
デコードされる毎に、それまｒ：ロケーションレジスタ
８に保持された先頭アドレスを内部命令の１ＭＭフィー
ルドに与え、次に実行しようとする内部命令の先頭アド
レスを算出してロケーションレジスタ８に保持させるも
のである。

第１命令レジスタ３は、デコードされた内部命令を格納
保持するものである。この第１命令レジスタ３に格納さ
れた内部命令のうち、ｏｉｓｐフィールド、Ｂフィール
ド、ΔＭフィールド、ＩＬフィールド、１ＭＭフィール
ドの情報は選択回路５に与えられ、さらに、ＩＬフィー
ルド及び１ＭＭフィールドの情報は第２命令レジスタ７
に与えられ、ＳＲフィールド、ＩＸフィールドの情報は
レジスタファイル４に与えられる。

レジスタファイル４は、実効アドレス算出時のアドレス
修飾要素となるベース情報及びインデックス情報を格納
するレジスタを備えたレジスタ群であり、ベース情報及
びインデックス情報は内部命令の各々対応したＢＲフィ
ールド及びＩＸフィールドのアドレスによって読出され
る。読出されたベース情報及びインデックス情報は選択
回路５に与えられる。

選択回路５は内部命令のＤＩＳＰフィールドの変位ある
いは“’Ｏ”（零）を選択するセレクタ１０と、内部命
令の命令長あるいはベース情報あるいは“Ｏ″を選択す
るセレクタ１１と、内部命令の先頭アドレスあるいはイ
ンデックス情報あるいは“０″を選択するセレクタ１２
と、各々のセレクタ１０．１１．１２をＢフィールド及
びＡＭフィールドの情報によって選択する論理ゲートか
ら構成されている。

セレクタ１０は、Ｂフィールド及び第１のＡＭフィール
ドの情報を入力とするＯＲゲートの出力及びその反転出
力により制御されている。すなわち、Ｂフィールドが“
１″では変位が選択され、１１０１１では第１のＡＭフ
イールドが１″の時、変位が、また、０″の時、１１０
　Ｔ＋が選択され、選択された情報は加算器６に与えら
れる。

セレクタ１１は、Ｂフィールドの情報と、このＢフィー
ルドの情報の否定と第２のＡＭフィー　ルドの情報を入
力とするＡＮＤゲートの出力及び、Ｂフィールドの情報
と第３のＡＭフィールドの情報との各々あ否定を入力と
するＡＮＤゲートの出力とで制御されている。すなわち
、Ｂフィールドが゛１”の時には内部命令の命令長が選
択され、Ｂフィールドが“Ｉ　Ｑ　Ｉ＋、第２のＡＭフ
ィールドが“′１パの時にはベース情報が選択され、Ｂ
フィールド及び第２のＡＭフィールドがともに“ＯＩ＋
の時にはＯ″が選択されて、各々選択された情報は加算
器６に与えられる。

セレクタ１２は、Ｂフィールドの情報と、この日フィー
ルドの情報の否定と第３のＡＭフィールドの情報を入力
とするＡＮＤゲートの出力及び、Ｂフィールドの情報と
第３のＡＭフィールドの情報との各々の否定を入力とづ
−るΔＮＤゲートの出力とで制御されている。すなわち
Ｂフィールドが゛１″の時には内部命令の先頭アドレス
が選択され、Ｂフィールドが“１　Ｑ　１１、第３のＡ
Ｍフィールドが°゛１″の時にはインデックス情報が選
択され、Ｂフィールド及び第３のＡＭフイールドがとも
に１１０　Ｉ＋の時には’　０　”が選択されて、各々
選択された情報が加算器６に与えられる。

加算器６は、各々のセレクタ１０．１１．１２によって
選択された情報を加樟し、その加終結果として内部命令
の実効アドレス及び相対実効アドレスを算出するもので
ある。すなわち、加算器６は変位、ベース情報及びイン
デックス情報の少なくとも１つ以上を加算して実効アド
レスを口出し、変位、命令長及び先頭アドレスを加算し
て相対実効アドレスを算出するものである。算出された
各々の実効アドレスは第２命令レジスタ７に与えられる
。

第２命令レジスタ７は実行段を構成するレジスタであり
、加算器６から与えられる各々の実効アドレスと、第１
命令レジスタ３に格納される内部命令のうり実行に必要
なＩＬフィールド及び１ＭＭフィールドの情報を、各々
対応するＥＡ、ＩＬ。

１ＭＭフィールドに格納するものである。

以上説明したように、この発明の一実施例は構成されて
おり、次にこの発明の詳細な説明する。

外部から機械語命令がデコーダ１に与えられると、この
機械語命令はデコーダ１によって内部命令に変換され、
この内部命令は第１命令レジスタ３に与えられて格納保
持される。

第１命令レジスタ３に格納保持された内部命令のＢフィ
ールドの情報が０”の場合には、ベース情報及びインデ
ックス情報が内部命令のＢＲフィールド及びＩＸフィー
ルドのアドレスによりレジスタファイル４から読出され
て、各々対応するセレクタ１１．１２に与えられる。そ
して、内部命令の８フイールド及び第２、第３のＡＭフ
ィールドの情報にしたがって、変位、ベース情報、イン
デックス情報のうち少なくとも１つ以上が選択され、各
々の情報が加算器６に与えられる。各々の情報は加算器
６によって加算されて、その加算結果として内部命令の
オペランドに対する実効アドレスが口出される。

口出された実効アドレスは、第１命令レジスタ３に格納
された実行時に必要となる内部命令の命令長と先頭アド
レスとともに第２命令レジスタ７に格納されるが、第２
命令レジスタ７に先行命令が格納されている場合には、
この先行命令の実行が終了した後に第２命令レジスタ７
に格納され、内部命令の実行が開始される。

また、仮想記憶方式の情報処理装置にあっては算出され
た実効アドレスは物理アドレスに変換されて実行が開始
される。

一方、実効アドレスが算出されて第２命令レジスタ３に
格納され実行が開始されると、デコードされた後続命令
は第１命令レジスク３に格納されて実効アドレスの燐比
が行なわれる。このようにして、命令の実行と実効アド
レスの算出は並行して行なわれている。

次に、第１命令レジスタ３に格納された内部命令の８フ
イールドの情報が°１″の時、すなわら、内部命令が相
対実効アドレスの算出を必要とする場合について説明す
る。ここで、この内部命令は相対実効アドレスを分岐先
実効アドレスとする相対分岐命令とする。

第１命令レジスタ３に格納された内部命令の８フイール
ドが°゛１″の時には、内部命令のＤＩＳＰフィールド
に格納された変位がセレクタ１０によって選択され、ま
た、内部命令のＩＬフィールドに格納された命令長がピ
レクタ１１によって選択され、さらに、内部命令の１Ｍ
Ｍフィールドに格納されたこの内部命令の先頭アドレス
がセレクタ１２によつ′Ｃ選択される。

選択された変位、命令長、先頭アドレスは加算器６に与
えられて加算される。この加算結果として相対分岐命令
の分岐先実効アドレスが算出される。この分岐先実効ア
ドレスは、第１命令レジスタ３に格納されこの相対分岐
命令の実行に必要となる命令長と先頭アドレスとともに
第２命令レジスタ７に格納されるが、前述したと同様に
、この第２命令レジスタ３に先行命令が格納されている
場合には、この先行命令の実行が終了した後に格納され
、実行が１７１１始される。

このように、この実施例にあっては、分岐先実効アドレ
スを相対分岐命令が実行段に入力される前に、先行命令
の実行段での実行と並行して算出することができるよう
になり、命令の９１１１’ｌ速Ｉｆｆを速めることがで
きる。また、分岐先実効アドレスの算出には、オペラン
ドの実効アドレスの算出に用いられている加算器を共用
することができ、構成の大型化を抑ｎｕ１１することが
できる。

なお、この発明は、上記実施例に示した相対実効アドレ
スを算出する命令として相対分岐命令に限ることはなく
、相対アドレスを算出するすべての命令に適用すること
ができる。

［発明の効果１ 以上説明したように、この発明によれば、内部命令の相
対実効アドレスを、内部命令が実行段に入力される前に
先行命令の実行段にお（プる実行と並行して算出するよ
うにしたので、相対実効アドレスを算出する命令の実行
処理速度を向上させることができるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る情報処理装置の構成
を示すブロック図である。 （図の主要な部分を表わす符号の説明）１・・・・・・
デコーダ ２・・・・・・先頭アドレス算出部 ３・・・・・・第１＠令レジスタ ５・・・・・・選択回路 ６・・・・・・加算器

Claims (1)

1. 【特許請求の範囲】 命令の実効アドレスの算出及び実行段における命令の実
   行を並行して行なう情報処理装置にして、 外部から与えられる機械語命令を、実効アドレスの算出
   に必要な複数の第１の情報と相対実効アドレスの算出に
   必要な複数の第２の情報とこれら第１及び第２の情報の
   選択を制御する制御情報とを備え、内部で解釈、実行可
   能な形式の内部命令にデコードする変換手段と、 前記内部命令の先頭アドレスを算出する先頭アドレス算
   出手段と、 前記内部命令及び前記先頭アドレスを格納保持する格納
   保持手段と、 前記制御情報にしたがって実効アドレス算出時には前記
   第１の情報の少なくとも１つ以上の情報を選択し、相対
   実効アドレス算出時には前記第２の情報及び前記先頭ア
   ドレスを選択する選択手段と、 前記選択手段によって選択された前記第１の情報を加算
   して内部命令の実効アドレスを算出し、あるいは、前記
   第２の情報と先頭アドレスを加算して内部命令の相対実
   効アドレスを算出して、各々算出された実効アドレスあ
   るいは相対実効アドレスを実行段に供給する加算器と、 を有することを特徴とする情報処理装置。