JPH04317130A - 分岐命令処理装置 - Google Patents
分岐命令処理装置Info
- Publication number
- JPH04317130A JPH04317130A JP8396291A JP8396291A JPH04317130A JP H04317130 A JPH04317130 A JP H04317130A JP 8396291 A JP8396291 A JP 8396291A JP 8396291 A JP8396291 A JP 8396291A JP H04317130 A JPH04317130 A JP H04317130A
- Authority
- JP
- Japan
- Prior art keywords
- branch
- instruction
- address
- branch instruction
- instructions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、計算機の分岐命令処
理装置に関するものである。
理装置に関するものである。
【０００２】
【従来の技術】図２は、従来の分岐命令処理装置の一例
である。図において、１は分岐目標バッファ、２は分岐
目標バッファ１の分岐命令アドレス格納部であり、３お
よび４は分岐アドレス格納部２を構成する分岐アドレス
レジスタである。５は分岐目標バッファ１の分岐目標ア
ドレス格納部であり、６および７は分岐目標アドレス格
納部５を構成する分岐目標アドレスレジスタである。８
は比較器、９はセレクタ、１０は命令フェッチ装置、１
１は命令デコード装置、１２はアドレス計算装置、１３
はプログラムカウンタ、１４は次命令アドレス計算装置
、１５は主記憶装置である。１６、１７は主記憶装置１
５に格納された無条件分岐命令であり、１８は分岐命令
でない命令、１９は無条件分岐命令１６のアドレス、２
０は無条件分岐命令１７のアドレス、２１は命令１８の
アドレスである。無条件分岐命令１６の分岐先アドレス
は２０、無条件分岐命令１７の分岐先アドレスは２１で
ある。２２は分岐目標バッファ１の置換対象選択装置、
２３はセレクタである。
である。図において、１は分岐目標バッファ、２は分岐
目標バッファ１の分岐命令アドレス格納部であり、３お
よび４は分岐アドレス格納部２を構成する分岐アドレス
レジスタである。５は分岐目標バッファ１の分岐目標ア
ドレス格納部であり、６および７は分岐目標アドレス格
納部５を構成する分岐目標アドレスレジスタである。８
は比較器、９はセレクタ、１０は命令フェッチ装置、１
１は命令デコード装置、１２はアドレス計算装置、１３
はプログラムカウンタ、１４は次命令アドレス計算装置
、１５は主記憶装置である。１６、１７は主記憶装置１
５に格納された無条件分岐命令であり、１８は分岐命令
でない命令、１９は無条件分岐命令１６のアドレス、２
０は無条件分岐命令１７のアドレス、２１は命令１８の
アドレスである。無条件分岐命令１６の分岐先アドレス
は２０、無条件分岐命令１７の分岐先アドレスは２１で
ある。２２は分岐目標バッファ１の置換対象選択装置、
２３はセレクタである。
【０００３】次に動作について説明する。無条件分岐命
令１６は、命令フェッチ装置１０によって主記憶装置１
５から取り出され、命令デコード装置１１へ送られる。 命令デコード装置１１で無条件分岐命令１６がデコード
されると、プログラムカウンタ１３の内容に従って、分
岐目標バッファ１が検索される。比較器８によって一致
が検出されると、一致の検出された分岐命令アドレス格
納部２に対応する分岐目標アドレスレジスタが、次命令
アドレスとしてセレクタ９によって選択され、プログラ
ムカウンタ１３に格納される。比較器８によって一致が
検出されなかった場合は、アドレス計算装置１２によっ
て計算されたアドレスが、次命令アドレスとしてセレク
タ２３によって選択され、プログラムカウンタ１３に格
納される。これと同時に、置換対象選択装置２２によっ
て一対の分岐命令アドレスレジスタと分岐目標アドレス
レジスタが選択される。選択された分岐命令アドレスレ
ジスタを３、分岐目標アドレスレジスタを６とするとき
、プログラムカウンタ１３の内容が、分岐命令アドレス
レジスタ３へ、次命令アドレスが分岐目標アドレスレジ
スタ６へ、それぞれ格納される。
令１６は、命令フェッチ装置１０によって主記憶装置１
５から取り出され、命令デコード装置１１へ送られる。 命令デコード装置１１で無条件分岐命令１６がデコード
されると、プログラムカウンタ１３の内容に従って、分
岐目標バッファ１が検索される。比較器８によって一致
が検出されると、一致の検出された分岐命令アドレス格
納部２に対応する分岐目標アドレスレジスタが、次命令
アドレスとしてセレクタ９によって選択され、プログラ
ムカウンタ１３に格納される。比較器８によって一致が
検出されなかった場合は、アドレス計算装置１２によっ
て計算されたアドレスが、次命令アドレスとしてセレク
タ２３によって選択され、プログラムカウンタ１３に格
納される。これと同時に、置換対象選択装置２２によっ
て一対の分岐命令アドレスレジスタと分岐目標アドレス
レジスタが選択される。選択された分岐命令アドレスレ
ジスタを３、分岐目標アドレスレジスタを６とするとき
、プログラムカウンタ１３の内容が、分岐命令アドレス
レジスタ３へ、次命令アドレスが分岐目標アドレスレジ
スタ６へ、それぞれ格納される。
【０００４】次いで、命令フェッチ部１０によって主記
憶装置１５から、無条件分岐命令１７が取り出され、命
令デコード装置１１へ送られる。命令デコード装置１１
で無条件分岐命令１７がデコードされると、プログラム
カウンタ１３の内容に従って、分岐目標バッファ１が検
索される。比較器８によって一致が検出されると、一致
の検出された分岐命令アドレス格納部２に対応する分岐
目標アドレスレジスタが、次命令アドレスとして選択さ
れ、プログラムカウンタ１３に格納される。比較器８に
よって一致が検出されなかった場合は、アドレス計算装
置１２によって計算されたアドレスが、次命令アドレス
としてセレクタ２３によって選択され、プログラムカウ
ンタ１３に格納される。これと同時に、置換対象選択装
置２２によって一対の分岐命令アドレスレジスタと分岐
目標アドレスレジスタが選択される。選択された分岐命
令アドレスレジスタを４、分岐目標アドレスレジスタを
７とするとき、プログラムカウンタ１３の内容が、分岐
命令アドレスレジスタ４へ、次命令アドレスが分岐目標
アドレスレジスタ７へ、それぞれ格納される。
憶装置１５から、無条件分岐命令１７が取り出され、命
令デコード装置１１へ送られる。命令デコード装置１１
で無条件分岐命令１７がデコードされると、プログラム
カウンタ１３の内容に従って、分岐目標バッファ１が検
索される。比較器８によって一致が検出されると、一致
の検出された分岐命令アドレス格納部２に対応する分岐
目標アドレスレジスタが、次命令アドレスとして選択さ
れ、プログラムカウンタ１３に格納される。比較器８に
よって一致が検出されなかった場合は、アドレス計算装
置１２によって計算されたアドレスが、次命令アドレス
としてセレクタ２３によって選択され、プログラムカウ
ンタ１３に格納される。これと同時に、置換対象選択装
置２２によって一対の分岐命令アドレスレジスタと分岐
目標アドレスレジスタが選択される。選択された分岐命
令アドレスレジスタを４、分岐目標アドレスレジスタを
７とするとき、プログラムカウンタ１３の内容が、分岐
命令アドレスレジスタ４へ、次命令アドレスが分岐目標
アドレスレジスタ７へ、それぞれ格納される。
【０００５】更にこの後、無条件分岐命令１１が再び実
行された場合、以上の処理において、比較器８によって
一致が検出された場合と同一の処理が繰り返される。
行された場合、以上の処理において、比較器８によって
一致が検出された場合と同一の処理が繰り返される。
【０００６】
【発明が解決しようとする課題】従来の分岐命令処理装
置は、以上のように構成されているので、分岐命令が２
命令以上連続した場合でも、連続した分岐命令の実行時
間は個々の分岐命令の実行時間の総和となり、また、連
続する分岐命令の数だけ分岐命令アドレスレジスタおよ
び分岐目標アドレスレジスタが必要となる。
置は、以上のように構成されているので、分岐命令が２
命令以上連続した場合でも、連続した分岐命令の実行時
間は個々の分岐命令の実行時間の総和となり、また、連
続する分岐命令の数だけ分岐命令アドレスレジスタおよ
び分岐目標アドレスレジスタが必要となる。
【０００７】この発明は上記のような問題点を解決する
ためになされたもので、連続して実行される２命令以上
の分岐命令に対して、その実行時間を１命令分に削減す
るとともに、所要の分岐命令アドレスレジスタおよび分
岐目標アドレスレジスタをそれぞれ１個分に削減し、分
岐目標バッファの利用効率の向上を図るものである。
ためになされたもので、連続して実行される２命令以上
の分岐命令に対して、その実行時間を１命令分に削減す
るとともに、所要の分岐命令アドレスレジスタおよび分
岐目標アドレスレジスタをそれぞれ１個分に削減し、分
岐目標バッファの利用効率の向上を図るものである。
【０００８】
【課題を解決するための手段】この発明に係る分岐命令
処理装置は、２命令以上連続して分岐命令が実行された
場合、最初の分岐命令に対応する分岐目標バッファの分
岐目標アドレスとして、最後に実行される分岐命令の目
標アドレスを保存する。
処理装置は、２命令以上連続して分岐命令が実行された
場合、最初の分岐命令に対応する分岐目標バッファの分
岐目標アドレスとして、最後に実行される分岐命令の目
標アドレスを保存する。
【０００９】この発明に係る連続分岐命令数レジスタは
、分岐命令アドレスレジスタおよび分岐目標アドレスレ
ジスタの更新時に、連続して実行された分岐命令の数を
保存する。
、分岐命令アドレスレジスタおよび分岐目標アドレスレ
ジスタの更新時に、連続して実行された分岐命令の数を
保存する。
【００１０】
【作用】この発明における分岐命令処理装置は、２命令
以上連続した分岐命令が発生した場合、最初の分岐命令
の実行によって最後に実行される分岐命令の目標アドレ
スの命令へ直接分岐させることを可能とする。
以上連続した分岐命令が発生した場合、最初の分岐命令
の実行によって最後に実行される分岐命令の目標アドレ
スの命令へ直接分岐させることを可能とする。
【００１１】この発明における連続分岐命令数レジスタ
は、連続されて実行される分岐命令の数を保持すること
により、置換対象選択装置が、連続実行される回数の少
ない分岐命令の列に対応する分岐命令アドレスレジスタ
および、分岐目標アドレスレジスタを置換対象として選
択することを可能とする。
は、連続されて実行される分岐命令の数を保持すること
により、置換対象選択装置が、連続実行される回数の少
ない分岐命令の列に対応する分岐命令アドレスレジスタ
および、分岐目標アドレスレジスタを置換対象として選
択することを可能とする。
【００１２】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１は分岐目標バッファ
、２は分岐目標バッファ１の分岐命令アドレス格納部で
あり、３および４は分岐アドレス格納部２を構成する分
岐アドレスレジスタである。５は分岐目標バッファ１の
分岐目標アドレス格納部であり、６および７は分岐目標
アドレス格納部５を構成する分岐目標アドレスレジスタ
である。８は比較器、９はセレクタ、１０は命令フェッ
チ装置、１１は命令デコード装置、１２はアドレス計算
装置、１３はプログラムカウンタ、１４は次命令アドレ
ス計算装置、１５は主記憶装置である。１６、１７は主
記憶装置１５に格納された無条件分岐命令であり、１８
は分岐命令でない命令、１９は無条件分岐命令１６のア
ドレス、２０は無条件分岐命令１７のアドレス、２１は
命令１８のアドレスである。無条件分岐命令１６の分岐
先アドレスは２０、無条件分岐命令１７の分岐先アドレ
スは２１である。２２は分岐目標バッファ１の置換対象
選択装置、２３はセレクタである。２４は最終分岐命令
アドレスレジスタ、２５はセレクタである。２６は連続
分岐命令数格納部であり、２７は連続分岐命令数格納部
２６を構成する連続分岐命令数格納レジスタである。
ついて説明する。図１において、１は分岐目標バッファ
、２は分岐目標バッファ１の分岐命令アドレス格納部で
あり、３および４は分岐アドレス格納部２を構成する分
岐アドレスレジスタである。５は分岐目標バッファ１の
分岐目標アドレス格納部であり、６および７は分岐目標
アドレス格納部５を構成する分岐目標アドレスレジスタ
である。８は比較器、９はセレクタ、１０は命令フェッ
チ装置、１１は命令デコード装置、１２はアドレス計算
装置、１３はプログラムカウンタ、１４は次命令アドレ
ス計算装置、１５は主記憶装置である。１６、１７は主
記憶装置１５に格納された無条件分岐命令であり、１８
は分岐命令でない命令、１９は無条件分岐命令１６のア
ドレス、２０は無条件分岐命令１７のアドレス、２１は
命令１８のアドレスである。無条件分岐命令１６の分岐
先アドレスは２０、無条件分岐命令１７の分岐先アドレ
スは２１である。２２は分岐目標バッファ１の置換対象
選択装置、２３はセレクタである。２４は最終分岐命令
アドレスレジスタ、２５はセレクタである。２６は連続
分岐命令数格納部であり、２７は連続分岐命令数格納部
２６を構成する連続分岐命令数格納レジスタである。
【００１３】次に動作について説明する。無条件分岐命
令１６は、命令フェッチ装置１０によって主記憶装置１
５から取り出され、命令デコード装置１１へ送られる。 命令デコード装置１１で無条件分岐命令１６がデコード
されると、プログラムカウンタ１３の内容に従って、分
岐目標バッファ１が検索される。比較器８によって一致
が検出されると、一致の検出された分岐命令アドレス格
納部２に対応する分岐目標アドレスレジスタが、次命令
アドレスとしてセレクタ９によって選択され、プログラ
ムカウンタ１３に格納される。比較器８によって一致が
検出されなかった場合は、アドレス計算装置１２によっ
て計算されたアドレスが、次命令アドレスとして選択さ
れ、プログラムカウンタ１３に格納される。これと同時
に、置換対象選択装置２２によって一対の分岐命令アド
レスレジスタと分岐目標アドレスレジスタが選択される
。選択された分岐命令アドレスレジスタを３、分岐目標
アドレスレジスタを６とするとき、プログラムカウンタ
１３の内容が、分岐命令アドレスレジスタ３へ、次命令
アドレスが分岐目標アドレスレジスタ６へ、それぞれ格
納される。
令１６は、命令フェッチ装置１０によって主記憶装置１
５から取り出され、命令デコード装置１１へ送られる。 命令デコード装置１１で無条件分岐命令１６がデコード
されると、プログラムカウンタ１３の内容に従って、分
岐目標バッファ１が検索される。比較器８によって一致
が検出されると、一致の検出された分岐命令アドレス格
納部２に対応する分岐目標アドレスレジスタが、次命令
アドレスとしてセレクタ９によって選択され、プログラ
ムカウンタ１３に格納される。比較器８によって一致が
検出されなかった場合は、アドレス計算装置１２によっ
て計算されたアドレスが、次命令アドレスとして選択さ
れ、プログラムカウンタ１３に格納される。これと同時
に、置換対象選択装置２２によって一対の分岐命令アド
レスレジスタと分岐目標アドレスレジスタが選択される
。選択された分岐命令アドレスレジスタを３、分岐目標
アドレスレジスタを６とするとき、プログラムカウンタ
１３の内容が、分岐命令アドレスレジスタ３へ、次命令
アドレスが分岐目標アドレスレジスタ６へ、それぞれ格
納される。
【００１４】このとき、連続分岐命令数格納レジスタ２
６には、値０が書き込まれる。
６には、値０が書き込まれる。
【００１５】次いで、命令フェッチ部１０によって主記
憶装置１５から、無条件分岐命令１７が取り出され、命
令デコード装置１１へ送られる。命令デコード装置１１
で無条件分岐命令１７がデコードされると、最終分岐命
令アドレスレジスタ２４の内容に従って、分岐目標バッ
ファ１が検索される。このように連続的に分岐命令が実
行された場合は、比較器８によって分岐命令アドレスレ
ジスタ３と一致が検出されるが、アドレス計算装置１２
によって計算されたアドレスが、次命令アドレスとして
選択され、プログラムカウンタ１３に格納される。これ
と同時に、次命令アドレスが分岐命令アドレスレジスタ
と対である分岐目標アドレスレジスタ６へ格納される。
憶装置１５から、無条件分岐命令１７が取り出され、命
令デコード装置１１へ送られる。命令デコード装置１１
で無条件分岐命令１７がデコードされると、最終分岐命
令アドレスレジスタ２４の内容に従って、分岐目標バッ
ファ１が検索される。このように連続的に分岐命令が実
行された場合は、比較器８によって分岐命令アドレスレ
ジスタ３と一致が検出されるが、アドレス計算装置１２
によって計算されたアドレスが、次命令アドレスとして
選択され、プログラムカウンタ１３に格納される。これ
と同時に、次命令アドレスが分岐命令アドレスレジスタ
と対である分岐目標アドレスレジスタ６へ格納される。
【００１６】このとき、連続命令数格納レジスタ２７の
内容には１が加えられる。オーバフローが発生する場合
はその値のままに保つ。
内容には１が加えられる。オーバフローが発生する場合
はその値のままに保つ。
【００１７】この後、無条件分岐命令１６が実行される
と、無条件分岐命令１６は、命令フェッチ装置１０によ
って主記憶装置１５から取り出され、命令デコード装置
１１へ送られる。命令デコード装置１１で無条件分岐命
令１６がデコードされると、プログラムカウンタ１３の
内容に従って、分岐目標バッファ１が検索される。比較
器８によって一致が検出されると、一致の検出された分
岐命令アドレスレジスタ４に対応する分岐目標アドレス
レジスタ７が、次命令アドレスとして選択されプログラ
ムカウンタ１３に格納される。分岐目標アドレスレジス
タ７は命令１４のアドレス１７を保持しているので、無
条件分岐命令１７に関する一連の処理を行わずに、アド
レス２１への分岐を行う。
と、無条件分岐命令１６は、命令フェッチ装置１０によ
って主記憶装置１５から取り出され、命令デコード装置
１１へ送られる。命令デコード装置１１で無条件分岐命
令１６がデコードされると、プログラムカウンタ１３の
内容に従って、分岐目標バッファ１が検索される。比較
器８によって一致が検出されると、一致の検出された分
岐命令アドレスレジスタ４に対応する分岐目標アドレス
レジスタ７が、次命令アドレスとして選択されプログラ
ムカウンタ１３に格納される。分岐目標アドレスレジス
タ７は命令１４のアドレス１７を保持しているので、無
条件分岐命令１７に関する一連の処理を行わずに、アド
レス２１への分岐を行う。
【００１８】置換対象選択装置２２は、連続命令数格納
レジスタの内容の最も小さいものを優先して置換対象を
選択する。
レジスタの内容の最も小さいものを優先して置換対象を
選択する。
【００１９】実施例２．また、上記実施例では、分岐命
令は２命令連続するとしたが、３命令以上任意の数の連
続分岐に対して適用が可能である。
令は２命令連続するとしたが、３命令以上任意の数の連
続分岐に対して適用が可能である。
【００２０】実施例３．また、上記実施例では、連続命
令数格納レジスタの内容がオーバフローした場合には、
その値を保つとしたが、０に戻してもよい。
令数格納レジスタの内容がオーバフローした場合には、
その値を保つとしたが、０に戻してもよい。
【００２１】
【発明の効果】以上のように、この発明によれば、連続
して実行される分岐命令に対して、最初の分岐命令に対
応する分岐目標バッファに最後の分岐命令の目標アドレ
スを保存するように構成したので、分岐命令の実行時間
を短縮し、分岐目標バッファの利用効率を高め、その結
果として計算機の高速化を図れる効果がある。
して実行される分岐命令に対して、最初の分岐命令に対
応する分岐目標バッファに最後の分岐命令の目標アドレ
スを保存するように構成したので、分岐命令の実行時間
を短縮し、分岐目標バッファの利用効率を高め、その結
果として計算機の高速化を図れる効果がある。
【図１】この発明の一実施例による分岐命令処理装置を
示す図である。
示す図である。
【図２】この発明の一実施例による分岐命令処理装置を
示す図である。
示す図である。
１ 分岐目標バッファ
２ 分岐目標バッファ１の分岐命令アドレス格納部３
分岐アドレス格納部２を構成する分岐アドレスレジ
スタ ４ 分岐アドレス格納部２を構成する分岐アドレスレ
ジスタ ５ 分岐目標バッファ１の分岐目標アドレス格納部６
分岐目標アドレス格納部５を構成する分岐目標アド
レスレジスタ ７ 分岐目標アドレス格納部５を構成する分岐目標ア
ドレスレジスタ ８ 比較器 ９ セレクタ １０ 命令フェッチ装置 １１ 命令デコード装置 １２ アドレス計算装置 １３ プログラムカウンタ １４ 次命令アドレス計算装置 １５ 主記憶装置 １６ 主記憶装置１５に格納された分岐命令１７
主記憶装置１５に格納された分岐命令１８ 分岐命令
でない命令 １９ 分岐命令１６のアドレス ２０ 分岐命令１７のアドレス ２１ 命令１８のアドレス ２２ 置換対象命令選択装置 ２３ セレクタ ２４ 最終分岐命令アドレスレジスタ２５ セレク
タ ２６ 連続分岐命令数格納部 ２７ 連続分岐命令数格納レジスタ
分岐アドレス格納部２を構成する分岐アドレスレジ
スタ ４ 分岐アドレス格納部２を構成する分岐アドレスレ
ジスタ ５ 分岐目標バッファ１の分岐目標アドレス格納部６
分岐目標アドレス格納部５を構成する分岐目標アド
レスレジスタ ７ 分岐目標アドレス格納部５を構成する分岐目標ア
ドレスレジスタ ８ 比較器 ９ セレクタ １０ 命令フェッチ装置 １１ 命令デコード装置 １２ アドレス計算装置 １３ プログラムカウンタ １４ 次命令アドレス計算装置 １５ 主記憶装置 １６ 主記憶装置１５に格納された分岐命令１７
主記憶装置１５に格納された分岐命令１８ 分岐命令
でない命令 １９ 分岐命令１６のアドレス ２０ 分岐命令１７のアドレス ２１ 命令１８のアドレス ２２ 置換対象命令選択装置 ２３ セレクタ ２４ 最終分岐命令アドレスレジスタ２５ セレク
タ ２６ 連続分岐命令数格納部 ２７ 連続分岐命令数格納レジスタ
Claims (2)
- 【請求項１】 分岐目標バッファを備えたデータ処理
装置において、直前に実行された分岐命令のアドレスを
格納する記憶装置と、分岐命令アドレスとして現分岐命
令アドレスまたは直前に実行された分岐命令のアドレス
のいずれかを選択する選択手段を備えることを特徴とす
る、データ処理装置。 - 【請求項２】 分岐目標バッファ内に連続して実行さ
れた分岐命令数を格納することを特徴とする請求項１記
載の分岐命令処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8396291A JPH04317130A (ja) | 1991-04-16 | 1991-04-16 | 分岐命令処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8396291A JPH04317130A (ja) | 1991-04-16 | 1991-04-16 | 分岐命令処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04317130A true JPH04317130A (ja) | 1992-11-09 |
Family
ID=13817187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8396291A Pending JPH04317130A (ja) | 1991-04-16 | 1991-04-16 | 分岐命令処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04317130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773104A (ja) * | 1993-07-01 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | キャッシュ・システム |
-
1991
- 1991-04-16 JP JP8396291A patent/JPH04317130A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773104A (ja) * | 1993-07-01 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | キャッシュ・システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6898699B2 (en) | Return address stack including speculative return address buffer with back pointers | |
| US5276882A (en) | Subroutine return through branch history table | |
| EP0448499B1 (en) | Instruction prefetch method and system for branch-with-execute instructions | |
| JP2015133126A (ja) | プロシージャリターンシーケンスを加速するための方法およびシステム | |
| US5146570A (en) | System executing branch-with-execute instruction resulting in next successive instruction being execute while specified target instruction is prefetched for following execution | |
| EP0201833A2 (en) | Instruction processor | |
| JPH08320788A (ja) | パイプライン方式プロセッサ | |
| JPH04317130A (ja) | 分岐命令処理装置 | |
| JP2772100B2 (ja) | 並列命令フェッチ機構 | |
| JPS60231241A (ja) | プログラム先行フエツチ制御方式 | |
| US8046569B2 (en) | Processing element having dual control stores to minimize branch latency | |
| JPS6116334A (ja) | デ−タ処理装置 | |
| KR100329780B1 (ko) | 인터럽트 응답 시간을 줄인 인터럽트 처리 장치 | |
| JP3647930B2 (ja) | 動的ハイパースカラ・プロセッサ | |
| JP2597744B2 (ja) | 分岐制御方法 | |
| JP3431503B2 (ja) | 情報処理装置およびプログラム制御方法 | |
| JPH0922307A (ja) | シーケンサ | |
| JPH05334081A (ja) | パイプライン処理方式 | |
| US20060294345A1 (en) | Methods and apparatus for implementing branching instructions within a processor | |
| JPH06301537A (ja) | 命令フェッチ回路 | |
| JPH05165640A (ja) | マイクロプロセッサ | |
| JPH0353322A (ja) | 情報処理装置 | |
| JPH04167026A (ja) | 分岐制御装置 | |
| KR19990026795A (ko) | 마이크로프로세서 | |
| JPH04101219A (ja) | 命令分岐予測方式 |