JPH04101219A - 命令分岐予測方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 パイプライン計算機における命令分岐予測方式に関し、 分岐命令、特に、プログラム中でループを形成している
分岐命令を高速に実行することを目的とし、 パイプライン計算機において、分岐命令が成功したとき
、ブランチターゲットバッファ（ＢＴＢ）に、該分岐命
令と、複数個の分岐先命令とを記憶しておき、パイプラ
インの命令デコードサイクル（Ｄサイクル）にて、該分
岐命令の一部によりブランチターゲットバッファ（ＢＴ
Ｂ）を検索し、ブランチターゲットバッファ（ＢＴＢ）
内の分岐命令と、命令デコードサイクルの分岐命令とを
比較し、一致したらブランチターゲットバッファ（ＢＴ
Ｂ）内の複数個の分岐先命令を次命令としてパイプライ
ンに投入して処理するように構成する。

〔産業上の利用分野〕

本発明は、パイプライン計算機における命令分岐予測方
式に関する。

計算機システムの処理能力を向上させる為によく使用さ
れるパイプライン計算機においては、プログラム分岐が
行われると、該パイプラインに無駄な空きサイクル（ス
テージともいう）を生じる。

又、プログラム処理には、複数回のループを形成してい
て、特定の条件が成立すると、該ループから抜は出すよ
うになっていることが多い。

該パイプライン計算機の処理能力を向上させる為には、
このようなループ処理を効率的に実行することができる
分岐制御方式が必要とされる。

〔従来の技術と発明が解決しようとする課題］第２図は
パイプライン計算機における従来の分岐方式を説明する
図であり、（ａ）は構成例を示し、（ｂ）は動作タイム
チャートを示している。

先ず、（ａ）図によって、−船釣なパイプライン計算機
の構成例を説明する。

図中、Ｉ−ＣＡＣ）ＩＥ　１０は、図示されていない主
記憶装置内の命令を一時的に保持する記憶回路（所謂、
キャッシュメモリ）である。ＩＢＦ　１１は命令のブリ
フェッチデータを保持するレジスタである。

各命令に対するパイプライン制御は、仮に、次のように
分割された６段構成のパイプライン５で行われるものと
する。

ステート　　　　機能 Ｄ　＝　命令デコード Ａ　：　オペランドアドレス計算 Ｔ　　：　　ＴＬＢ、ＴＡＧ読み出し Ｂ　：　バッファ記憶読み出し Ｅ　：　演算 Ｗ　：　オペランド格納 （ａ）図において、パイプライン５のステートバッファ
（以下、略）ＤＩＢＦ５０はＤステートでの命令コード
を保持するレジスタである。通常は、上記ＩＢＦ　１１
からのデータがセットされ、ＩＢＦ　１１にない時は、
Ｉ−ＣＡＣＨＥ　１０から読み出されたデータがセット
される。

該ＤＩＢＦ５０に設けられているＤＥＣ５０ａは命令デ
コード回路で、分岐命令かどうか等を検出する。

次のＡｌＢＦ３１　はＡステートでの命令コードを保持
するレジスタであり、上記ＤＩＢＦ５０の出力がセット
される。”ＩＭＢＦ５２はＴステートでの命令コードを
保持するレジスタであり、上記ＡｌＢＦ３１の出力がセ
ットされる。ＢＩＢＦ５３はＢステートでの命令コード
を保持するレジスタであり、上記ＴｌＢＦ３２の出力が
セットされる。ＥＩＢＦ５４はＥステートでの命令コー
ドを保持するレジスタであり、上記ＢＩＢＦ５３の出力
がセットされる。ＷＩＢＦ５５はＷステートでの命令コ
ードを保持するレジスタであり、上記ＥＩＢＦ５４の出
力がセットされる。

通常、Ｅステートにおける演算結果に基づいて、分岐条
件判定回路で該分岐命令の分岐条件の判定が行われる。

そして、従来方式においては、パイプライン計算機の分
岐予測は、分岐不成功を優先的に実行する方式が主流で
あった。

この方式では、例えば、該分岐命令の前に実行されてい
る演算命令（ＡＤＤ）の、Ｅステートでの演算結果に基
づいて、分岐条件の成立／不成立が確定されるので、（
ｂ）図のタイムチャートに示したように、分岐条件が成
立した場合、それまで、該パイプライン５で実行されて
いた先行命令（ＮＥＸＴ　。

ＮＥＸＴ＋１．ＮＥＸＴ＋２．−）はキャンセル（ＣＡ
ＮＣＥＬ）されるように制御される為、パイプライン５
に、空きサイクルの無駄が生じるという問題があった。

この問題は、パイプライン段数が多くなると、分岐先命
令（ＴＡＧＥＴ）の取り出しに時間がかかり、分岐成功
時には複数サイクルの空が生じるという問題を生じてい
た。従って、ループ処理の多いプログラムでの処理速度
を著しく低下させる要因ともなっていた。

本発明は上記従来の欠点に鑑み、パイプライン計算機に
おいて、分岐命令、特に、プログラム中でループを形成
している分岐命令を高速に実行することができる命令分
岐予測方式を提供することを目的とするものである。

〔課題を解決するための手段〕

上記の問題点は下記の如くに構成した命令分岐予測方式
によって解決される。

パイプライン計算機において、分岐が成功した分岐命令
の、例えば、一部、又は、該分岐命令のアドレスの一部
と、複数個の分岐先命令と、その分岐先命令の有効性を
示すフラグ（Ｖ）を保持する記憶回路（ＢＴＢ）を設け
、 命令解読時に解読中の命令が前記記憶回路（ＢＴＢ）に
登録されているかを解読中の命令の一部。

又は、命令のアドレスの一部と、前記記憶回路（ＢＴＢ
）に登録されている分岐命令の一部、又は、該分岐命令
のアドレスの一部とを第１の比較回路（ＣＯＭＰＩ）で
比較し、一致したら前記記憶回路（ＢＴＢ）の分岐先命
令を次命令としてパイプラインに投入し、一致しなかっ
たらメモリからの分岐先命令を次命令としてパイプライ
ンに投入し、 該メモリから読み出された分岐先命令と、前記記憶回路
（ＢＴＢ）からパイプラインに投入され実行中の分岐先
命令とを第２の比較回路（ＣＯＭＰ２）で比較し、一致
したら実行中の分岐先命令を継続実行し、一致しなかっ
たら実行中の分岐先命令をキャンセルして、該メモリか
ら読み出された分岐先命令を実行し、 更に、前記記憶回路（ＢＴＢ）の分岐命令の一部。

又は、該分岐命令のアドレスの一部が不一致で、且つ、
分岐成功の時は、該分岐命令の一部、又は、該分岐命令
のアドレスの一部と、複数個の分岐先命令とを前記記憶
回路（ＢＴＢ）に再登録を行う■ように構成する。

〔作用〕

一般に、繰り返し処理、即ち、ループ処理では、ある条
件が成立するまで、分岐命令によって命令カウンタが戻
され、以前実行した命令が再度実行される。

そこで、本発明においては、分岐が成功した分岐命令（
又は、分岐命令のアドレス二分岐が成功した分岐命令を
、該分岐命令が格納されている記憶装置のアドレスでも
識別できることに着目すると、分岐命令の内容でなくで
、該分岐命令の格納されているアドレスでもよい。以下
、略）と１分岐先命令を、ブランチターゲットバッファ
（ＢＴＢ）に、該分岐が成功した分岐命令（又は、分岐
命令のアドレス）の一部をアドレスとして覚えておき、
命令解読時（即ち、パイプラインのＤステージでの処理
時）に解読中の命令がブランチターゲットバッファ（Ｂ
ＴＢ）に登録されているかを、解読中の命令（又は、命
令のアドレス）の一部でアドレスしたブランチターゲッ
トバッファ（ＢＴＢ）の分岐命令（又は、分岐命令のア
ドレス）の一部と比較（第１の比較器（ＣＯＭＰＩ）に
よる）し、一致したらブランチターゲットバッファ（Ｂ
ＴＢ）の分岐先命令を次命令としてパイプラインに投入
し、一致しなかったら、メモリから読み出した分岐先命
令を次命令としてパイプラインに投入する。

分岐命令はアドレス計算（Ａステージ）１分岐先命令の
読み出しくＴ、Ｂステージ）を引き続き行う。

そして、メモリから読み出された分岐先命令とブランチ
ターゲットバッファ（ＢＴＢ）からパイプラインに投入
され実行中の分岐先命令を比較（第２の比較器（ＣＰＭ
Ｐ２）による）し、一致したら実行中の分岐先命令を継
続実行し、一致しなかったら実行中の分岐先命令をキャ
ンセルして、上記メモリから読みだされた分岐先命令を
実行する。

更に、ブランチターゲットバッファ（ＢＴＢ）の分岐命
令（又は、分岐命令のアドレス）が不一致で、且つ、分
岐成功の時は、該分岐命令（又は、分岐命令のアドレス
）の一部と、複数個の分岐先命令とをブランチターゲッ
トバッファ（ＢＴＢ）に再登録を行うようにする。

このように、本発明においては、ループ処理のように、
分岐条件成功で、繰り返し分岐されるような場合、該分
岐先命令を、ブランチターゲットバッファ（ＢＴＢ）に
記憶してお（ことで、該分岐命令を検出したとき、即、
分岐先命令をパイプラインに投入することができ、従来
方式のように、分岐不成功を優先的に実行して、条件成
立でパイプラインをキャンセルすることがなく、該ルー
プ処理を効率良（実行することができ、分岐命令を高速
に実行することができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を示した図であり、（ａ）は
構成例を示し、（ｂｌ）〜（ｂ４）は動作タイムチャー
トを示し、（ｃｌ）〜（ｃ３）は分岐命令の動作サイク
ル数を示している。

本発明においては、パイプライン計算機において、分岐
命令を実行して、条件成立で分岐した場合の該分岐命令
と９分岐先命令とを、該分岐命令の一部、例えば、下位
４ビツトをアドレスとして、ブランチターゲットバッフ
ァ　（以下、ＢＴＢという）２に登録しておき、パイプ
ライン５のＤステートで命令解読中に、該命令が、上記
ＢＴＢ　２に登録されている分岐命令（具体的には、該
分岐命令の一部）と一致することを、第１の比較器（Ｃ
ＯＭＰＩ）　３で検出したとき、該ＢＴＢ　２の同じア
ドレスに登録されている分岐先命令をパイプライン５に
投入して実行させ、不一致の場合には、メモリ１０．又
は、１１からの分岐先命令（ＴＡＲＧＥＴ）を該パイプ
ライン５に投入する。更に、該パイプライン５に投入さ
れた分岐先命令と、上記分岐命令を実行して読み出した
分岐先命令とを第２の比較器（ＣＯＭＰ２）　４で比較
し、一致した場合には、該実行中の分岐先命令を継続実
行し、不一致の場合には、上記ＢＴＢ　２から投入され
た分岐先命令をキャンセルして、上記メモリから読み出
された分岐先命令をパイプライン５に投入して実行する
手段が本発明を実施するのに必要な手段である。尚、全
図を通して同じ符号は同じ対象物を示している。

以下、第１図によって、本発明の命令分岐予測方式を説
明する。

本発明を実施しても、パイプライン計算機でのパイプラ
イン５の基本的な動作は、従来方式と変わることはない
ので詳細は省略し、ここでは、ＢＴＢ２の構成と、その
関連動作を中心にして、本発明の命令分岐予測方式を説
明する。

然して、該パイプライン５には、各命令毎に定められて
いるハイド巾（例えば、４ハイド命令。

８ハイド命令等）の命令が投入されるし、Ｉ−ＣＡＣＨ
Ｅ　１０．又は、ｒＢＦ　１１からはハス巾、例えば、
８ハイド長で読み出され、後述のＴＡＢＦ　６０．ＴＧ
ＷＢＦ６１には、該ハス巾で、複数命令が設定されるも
のとする。

本発明においては、分岐命令を実行し、分岐が成功した
とき、該分岐命令の一部と、複数個の分岐先命令を、該
分岐命令の一部、例えば、下位４ビツトをアドレスとし
て８７Ｂ　２に記憶しておく。

該ＢＴＢ　２は、（ａ）図に示されている如くに、分岐
命令の一部を記憶するｒＢＲＩＢＦ、部２０と、複数個
（但し、最大、４サイクルで実行される分、即ち、ｌ命
令が１サイクルで実行されるものであると、最大４命令
分、１命令が２サイクルで実行されるものであると、最
大２命令等）の分岐先命令を記憶するｒＴＡＲＧＥＴ　
ＩＢＦＪ部２１と、バリッド部（Ｖ）　２２とからなる
。

このＢＴＢ　２において、分岐が成功した場合の分岐命
令の登録は、全ビットを登録しても良いが、第１図（ａ
）　「ＢＲＩＢＦＪ部２０に示されているように、その
一部、即ち、分岐命令の、例えば、操作部と、下位４ピ
ントを除いたものであってもよいことは、パイプライン
のＤステートで使用されるＤＩＢＦ５０の操作部を、該
ＢＴＢ　２で、該分岐命令を検索する論理（後述する論
理積回路３ａ参照）に使用していること、又、前述のよ
うに、ＢＴＢ　２をアクセスするのに、該ＤＩＢＦ５０
の下位４ビツトをアドレスとして使用していることから
明らかである。この結果、該ＢＴＢ　２の容量を削減す
ることができる効果が得られる。

先ず、分岐命令が当該パイプライン５に投入され、一つ
前の演算命令のＥステート等において、分岐条件が成立
すると、該パイプラインのＷＩＢＦ　５５に設定されて
いる分岐命令と、該分岐命令によって、Ｉ−ＣＡＣＨＥ
　１０から読み出され、ＴＧＷＢＦ　６１に設定されて
いる分岐先命令とが、該Ｗ■ＢＦ３５の下位４ピントを
アドレスして、本発明のＢＴＢ　２をアクセスし、該Ｂ
ＴＢ　２に登録され、対応するバリッドビット（ｖ）が
°オン゛に設定され、以降での命令分岐予測の動作に使
用される。

ここで、前述のＩ−ＣＡＣＨＥ　１０．又は、ＩＢＦ　
１１から命令がＤＩＢＦ５０に設定され（即ち、当該パ
イプラインに投入され）、その操作部がデコーダ（ＤＥ
Ｃ）　５０ａでデコードされると同時に、該ＤＩＢＦ５
０の下位４ビツトで、本発明のＢＴＢ　２がアクセスさ
れ、上記ｒＢＲＩＢＦＪ　２０の内容と、当該ＤＩＢＦ
　５０の一部（即ち、上記操作部と、下位４ビツトを除
いた部分）とが第１の比較回路（ＣＯＭＰＩ）　３で比
較される。

このとき、一致信号が出力され、且つ、該操作部が分岐
命令であることを指示すると共に、上記バリッド（Ｖ）
が有効（゛オン゛）ことが、論理積回路（ＡＮＤ）　３
ａで認識されると、該ＢＴＢ　２のｒＴＡＲＧＥＴ　Ｉ
ＢＦＪ部２１に登録されている分岐先命令が、本パイプ
ライン５に投入、即ち、上記ＤＩＢＦ５０に設定され、
ｒＴＡＲＧＥＴ　ＩＢＦＪ部２１に登録されている分岐
先命令の次の命令がブランチターゲットバッファレジス
タ　（以下、ＢＴＢＲという）７に設定される。

若し、一致信号が出力されなかったときは、分岐命令で
あっても、本発明の命令分岐予測の対象でないと認識さ
れ、Ｉ−ＣＡＣＨＥ　１０．又は、ＩＢＦ　１１からの
、該分岐命令の分岐先命令（ＴＡＲＧＥＴ）が、該パイ
プライン５に投入される。

該ＢＴＢ　２から投入された上記分岐先命令が、当該パ
イプラインを順次通過して、ＢステートのＢＩＢＦ５４
に設定されたサイクルにおいて、先行している分岐命令
によって読み出され、ＴｌＢＦ３２に設定されている分
岐先命令（前述のように、メモリバス巾の命令であるか
ら、該命令の長さによっては、例えば、２命令であるこ
とがある。）が、第２の比較回路（ＣＯＭＰ２）　４で
比較される。

即ち、該ＴＧＢＦ６０には、メモリバス巾（例えば、８
ハイド巾）の分岐先の命令が設定されているので、該第
２の比較回路（ＣＯＭＰ２）　４で比較されるステート
バッファは、ＢＩＢＦ５３に設定されている分岐先の命
令の長さによって変わることになる。例えば、該ＢＩＢ
Ｆ５３に設定されている分岐先の命令の長さが４ハイド
であると、後段のＴｌＢＦ３２も同時に比較する必要が
ある。

ここで、一致信号が得られると、予測した分岐先命令と
、実際の分岐先命令とうが同しであると認識して、該パ
イプライン５で実行中の分岐先の命令を継続実行するが
、若し、不一致を検出した場合には、予測した分岐先命
令と、実際の分岐先命令とが異なると認識し、該パイプ
ライン５で実行中の分岐先命令をキャンセルし、上記Ｔ
ＧＢＦ６０に読み出された実際の分岐先命令を、パイプ
ライン５に投入して実行する。

又、上記第１の比較回路（ＣＯＭＰＩ）　３において、
ＢＴＢ　２の分岐命令が不一致であり、且つ、該分岐命
令が分岐成功したときには、そのとき、上記ＴＧＷＢＦ
６１に設定されている分岐先命令と共に、該分岐命令の
一部を前述のようにして、Ｗステートにおいて、ＢＴＢ
　２に再登録を行い、以降での命令分岐予測処理に使用
する。

以上の動作が本発明による命令分岐予測の基本的な動作
である。

以下、（ｂｌ）〜（ｂ３）の動作タイムチャートによっ
て、上記第１の比較回路（ＣＯＭＰＩ）　３．第２の比
較回路（ＣＯＭＰ２）　４が一致／不一致を出力する各
ケースを例にして、より具体的に説明する。

［ケース１１ ＢＴＢ　２のエントリが有効で、分岐命令、及び、分岐
先命令が一致した場合：　（ｂｌ）図参照分岐命令（８
ＲＡＮＣＨ）の次に分岐先命令（ＢＴＢ）が実行され、
その次に分岐先命令の次の命令（ＢＴＢＲ：レジスタＢ
ＴＢＲ７に設定されている命令）が実行される。

各命令が１サイクルで実行されると、ＢＴＢ　２の上記
「ＴＡＲＧＥＴＩＢＦ」部２１からは、上記分岐先命令
（ＢＴＢ）と、該分岐先命令の次の命令（ＢＴＢＲ）　
Ｌかパイプライン５には投入されていないので、ブリフ
ェッチにより、該分岐先の後続命令（ＴＡＲＧＥＴ＋ｎ
）が取り出されるまで２サイクルの空き（ＮＯＰ）がで
きる。

その場合でも１サイクル分、本発明のほうが速く、まし
て分岐先命令が複数サイクル、例えば、前述の最大４サ
イクル必要な命令の場合では、該分岐命令の見かけ上の
サイクルはわずか１サイクルになる。

この様子を示したものが、（ＣＩ）〜（Ｃ３）図の分岐
命令の動作サイクルである。

［ＢＴＢ　２に２命令入り、それぞれが１サイクｌし命
令の場合］　：　（ｃｌ）図参照 ループ回数をｎとすると、 従来方式の場合、分岐成功のとき、分岐先が読み出され
る迄に、４サイクル（即ち、Ｄ、Ａ、Ｔ。

Ｂステートの４サイクル）かかり、ループ終了時には分
岐不成功に必要な１サイクルしか必要でないので、図示
されている如くに、従来方式での該分岐命令のサイクル
数は、 ｎＸｄ＋１Ｘ３＋４ サイクル これに反し、本発明を適用した場合には、従来と異なり
、分岐先を予測して実行さるので、最初は４サイクル必
要であり、次のループでは、前述のように、２サイクル
の空きが生しるので、（ｂｌ）の動作タイムチャートか
ら明らかな如（、分岐時には、３サイクルを必要とし、
ループ終了時には、次命令の読み出し動作が必要となる
ことから、図示されている如くに、該分岐命令のサイク
ル数は、４＋（ｎ−１）Ｘ３＋４サイクル となり、前述のように、従来方式と比較すると、ループ
回数が５サイクル以上のとき、１サイクル分、本発明を
実施した方が高速化される。

同様にして、分岐先命令が複数サイクル、例えば、４サ
イクル必要な場合には、ループ処理に必要なサイクル数
は１サイクルとなることから、（Ｃ３）図に示した如く
になり、結果として、前述のように、本発明を適用した
場合、分岐命令の見掛は上のサイクル数は、わずかに１
サイクルとなる。

［ケース２１ ＢＴＢ　２のエントリが無効、又は、分岐命令が不一致
の場合：　（ｂ２）図参照 分岐命令（ＢＲＡＮＣ）Ｉ）の後は、該分岐命令（ＢＲ
ＡＮＣ）ｌ）のＢステートで分岐先フェフチによって、
該分岐先命令（ＴＡＲＧＥＴ）が読み出される迄、パイ
プライン５は空きとなる。

この動作は、本発明を適用しない従来のパイプライン計
算機の場合（第２図（ｂ）参照）と同しとなり、本発明
を通用しても、従来より遅くなることはない。

［ケース３１ ＢＴＢ　２のエントリが有効で、分岐先命令が不一致の
場合：　（ｂ３）図参照 分岐命令（ＢＲＡＮＣＨ）の次に、分岐先命令（ＢＴＢ
）が実行され、その次に、該分岐先命令（ＢＴＢ）の次
の命令（ＢＴＢＲ）が実行されるが、第２の比較回路（
ＣＯＭＰ２）４で、該分岐先命令（ＢＴＢ）と、該分岐
命令（ＢＲＡＮＣＨ）によって読み出された分岐先命令
（ＴＡＲＧＥＴ）との不一致が検出されると、上記ＢＴ
Ｂ　２からパイプライン５に投入して実行されていた上
記分岐先命令（ＢＴＢ）　、該分岐先命令（ＢＴＢ）の
次の命令（ＢＴＢＲ）がキャンセルされ、その後、前述
のように、分岐命令によって読み出され、ＴＧＢＦ６０
に設定されていた分岐先命令（ＴＡＲＧＥＴ）をパイプ
ライン５に投入することになる。

従って、（ｂ３）図の動作タイムチャートに示されてい
る如くに、該分岐命令のサイクル数は、本来の４サイク
ルより実質ｌサイクル分遅い５サイクルとなってしまう
が、分岐命令が同じで１分岐先命令が異なるケースは、
極めて稀であるので、本発明を妨げる要因になることは
ない。

［ケース４１ ＢＴＢ　２のエントリが有効で、分岐先命令が一致で、
且つ、直前の演算命令によって条件分岐が不成立の場合
：　（ｂ４）図参照 分岐命令（ＢＲＡＮＣＨ）の次に、分岐先命令（ＢＴＢ
）が実行され、その次に、該分岐先命令（ＢＴＢ）の次
の命令（ＢＴＢＲ）が実行されるが、第２の比較回路（
ＣＯＭＰ２）４で、該分岐先命令（ＢＴＢ）と、該分岐
命令（ＢＲＡＮＣ）Ｉ）によって読み出された分岐先命
令（ＴＡＲＧＥＴ）との一致が検出されても、直前の演
算命令（本例では、図示されている如くにｒＡＤＤ　Ｊ
命令）のＥステートによって、該分岐命令に対する不分
岐の条件が検出されると、該分岐命令（ＢＲＡＮＣＨ）
以降がキャンセル（ＣＡＮＣＥＬ）され、該分岐命令（
ＢＲＡＮＣＨ）の後続命令（ＮＥＸＴ）が、図示のサイ
クルで、パイプライン５（具体的には、ＤＩＢＦ５０に
）投入され、実行される。

従って、図示されている如（に、該分岐命令（ＢＲＡＮ
ＣＨ）は、実質４サイクルかかるが、これは、ループ処
理の最後のケースであるから、［ケース１１の場合の、
該分岐命令のサイクル数の計算式、即ち、 従来方式：　ｎＸ４＋１サイクル 本発明：　４＋　（ｎ−１）Ｘ３＋４サイクルから明ら
かな如く、ループが５回以上あるケースでは、本発明を
適用した方が有利となる。一般に、ループの回数は多い
ものであるので、この条件も本発明を妨げる要因とはな
らない。

このように、本発明は、パイプライン計算機において、
分岐命令を実行して、条件成立で分岐した場合の該分岐
命令（その一部であってもよい）と１分岐先命令とを、
該分岐命令の一部、例えば、下位４ピントをアドレスと
して、ブランチターゲットバッファ　（ＢＴＢ）　２に
登録しておき、パイプラインのＤステートで命令解読中
に、該命令が、上記ＢＴＢ　２に登録されている分岐命
令と一致することを、第１の比較器（ＣＯＭＰＩ）　３
で検出したとき、該ＢＴＢ　２の同じアドレスに登録さ
れている分岐先命令をパイプライン５に投入して実行さ
せ、不一致の場合には、メモリ　１０．又は、１１から
の分岐先命令（ＴＡＲＧＥＴ）をパイプライン５に投入
する。更に、該パイプライン５に投入された分岐先命令
と、上記分岐命令を実行して読み出した分岐先命令とを
第２の比較器（ＣＯＭＰ２）　４で比較し、一致した場
合には、該実行中の分岐先命令を継続実行し、不一致の
場合には、該投入された分岐先命令をキャンセルして、
上記メモリ（１−ＣＡＣＨＥ）　１０から読み出された
分岐先命令をパイプラインに投入して実行するようにし
て、該分岐命令の高速化を図った所に特徴がある。

〔発明の効果］ 以上、詳細に説明したように、本発明の命令分岐予測方
式は、パイプライン計算機において、分岐命令が成功し
たとき、ブランチターゲットバッファ（ＢＴＢ）に、該
分岐命令と、複数個の分岐先命令とを記憶しておき、パ
イプラインの命令デコードサイクル（Ｄサイクル）にて
、分岐命令の一部（具体的には、下位４ビツト）により
ブランチターゲットバッファ（ＢＴＢ）を検索し、ブラ
ンチターゲットバッファ（ＢＴＢ）内の分岐命令と、命
令デコードサイクルの分岐命令とを比較し、一致したら
ブランチターゲットバッファ（ＢＴＢ）内の分岐先命令
を次命令としてパイプラインに投入して処理するように
したものであるので、ループ処理のように、分岐条件成
功で、繰り返し分岐されるような場合、該分岐先命令を
、ブランチターゲットバッファ（ＢＴＢ）に記憶してお
くことで、該分岐命令を検出したとき、即、分岐先命令
をパイプラインに投入することができ、従来方式のよう
に、分岐不成功を優先的に実行して、条件成立でパイプ
ラインをキャンセルすることがなく、該ループ処理を効
率良く実行することができ、分岐命令を高速に実行する
ことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図。 第２図はパイプライン計算機における従来の分岐方式を
説明する図。 である。 ６０はターゲットバッファ　（ＴＧＢＦ）６１はターゲ
ットライトバッファ　（ＴＧＷＢＦ）。 ７はブランチターゲットバッファレジスタ（ＢＴＢＲ） をそれぞれ示す。 図面において、 １０はメモリ（１−ＣＡＣＨＥ）、　　１１はメモリ（
ＩＢＦ）　。 ２はブランチターゲットバッファ（ＢＴＢ）　。 ２０はｒＢＲＩＢＦＪ部、２１はｒＴＡＧＨＴ　ＩＢＦ
　、部。 ２２はバリッド（Ｖ）部。 ３は第１の比較回路（ＣＯＭＰＩ）　。 ４は第２の比較回路（ＣＯＭＰ２）　。 ５はパイプライン。 ５０〜５５はステートバッファ　（Ｄ　Ｉ　Ｂ　Ｆ）、
〜（ＷＩＢＦ）。 ＣＯＭＰＩ ＤＭＰ２ （ｂｌ） 本発明の一実施例を示した図 第　１　図　（その２） （ａ） 第　１　図　（その１） ＢＴＢＲ ＣＯＭＰＩ ＢＴＢＲ ＣＯＭＰＩ ＴＢ 第 図 （その３） Ｂ丁Ｂ （ｂ４） 本発明の一実施例を示した図 第 図 （その５） ＣＯＭＰＩ 第 ■ 図 （その４） 従来方式 ％式％ 従来方式 ｎＸＪ＋１ 本発明 ４＋（ｎ １）Ｘ２＋４ （ｃ２） 従来方式 ％式％ （ａ） パイプライン計算機における従来の分岐方式を説明する
図第　２　図　（その１） 第 図 （その２）

Claims (1)

1. 【特許請求の範囲】 パイプライン計算機において、分岐が成功した分岐命令
   、又は、該分岐命令のアドレスと、複数個の分岐先命令
   と、その分岐先命令の有効性を示すフラグ（Ｖ）を保持
   する記憶回路（ＢＴＢ）（２）とを設け、 命令解読時に解読中の命令が前記記憶回路（ＢＴＢ）（
   ２）に登録されているかを解読中の命令、又は、該命令
   のアドレスと、前記記憶回路（ＢＴＢ）（２）に登録さ
   れている分岐命令、又は、該分岐命令のアドレスとを第
   １の比較回路（ＣＯＭＰ１）（３）で比較し、一致した
   ら前記記憶回路（ＢＴＢ）（２）の分岐先命令を次命令
   としてパイプライン（５）に投入し、一致しなかったら
   メモリ（１０、１１）からの分岐先命令を次命令として
   パイプライン（５）に投入し、 該メモリ（１０、１１）から読み出された分岐先命令と
   、前記記憶回路（ＢＴＢ）（２）からパイプライン（５
   ）に投入され、実行中の複数個の分岐先命令とを第２の
   比較回路（ＣＯＭＰ２）（４）で比較し、一致したら実
   行中の分岐先命令を継続実行し、一致しなかったら実行
   中の分岐先命令をキャンセルして、該メモリ（１０、１
   １）から読み出された分岐先命令を実行し、 更に、前記記憶回路（ＢＴＢ）（２）の分岐命令、又は
   、該分岐命令のアドレスが不一致で、且つ、分岐成功の
   時は、該分岐命令、又は、該分岐命令のアドレスと、複
   数個の分岐先命令とを、前記記憶回路（ＢＴＢ）（２）
   に再登録を行う（［１］）ことを特徴とする命令分岐予
   測方式。