JPS60231241A - プログラム先行フエツチ制御方式 - Google Patents
プログラム先行フエツチ制御方式Info
- Publication number
- JPS60231241A JPS60231241A JP8866584A JP8866584A JPS60231241A JP S60231241 A JPS60231241 A JP S60231241A JP 8866584 A JP8866584 A JP 8866584A JP 8866584 A JP8866584 A JP 8866584A JP S60231241 A JPS60231241 A JP S60231241A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- fetch
- program
- branch
- advance
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はプログラム先行フェッチ制＃方式に関し、特に
パイプライン方式により先行フェッチしたプログラムを
あらかじめ蓄えて２くレジスタを有する中央処理装置に
おけるプログラム先行フェッチ制御方式に関する。
パイプライン方式により先行フェッチしたプログラムを
あらかじめ蓄えて２くレジスタを有する中央処理装置に
おけるプログラム先行フェッチ制御方式に関する。
（従来技術）
従来この種の中央処理装置は、その処理能方向上のため
パイプラインの概念を取りい扛でいる。
パイプラインの概念を取りい扛でいる。
即ち中央処理装置は内部処理中のメモリ間のバスの空き
時間を利用してメモリ上のプログラムを先行フェッチし
てキューに積廿込んでかき、内部処理時はそのキューか
らプログラムを取り込むという動作を行っている。
時間を利用してメモリ上のプログラムを先行フェッチし
てキューに積廿込んでかき、内部処理時はそのキューか
らプログラムを取り込むという動作を行っている。
しかしこの方式では、先行フェッチの部分では単にプロ
グラム力クンタの値に従ってそこから数バイトをｆｆみ
込む処理しか行わないので、分岐命令でパイプラインが
切几るような状態が多数発生したときはプログラムカク
ンタの質受による該パイプラインの攪込み［串しか多発
しパイプラインによる高速化が図れなくなるという欠点
があった。
グラム力クンタの値に従ってそこから数バイトをｆｆみ
込む処理しか行わないので、分岐命令でパイプラインが
切几るような状態が多数発生したときはプログラムカク
ンタの質受による該パイプラインの攪込み［串しか多発
しパイプラインによる高速化が図れなくなるという欠点
があった。
（発明の目的）
不発−の目的は、先行フェッチの部分で分岐命令か否か
′ｔ−判定し分岐命令であるとき両方の飛越し先を共に
先行フェッチすることにより上記欠点を除去し、分岐命
令の頻発時にも中央処理装置の処理能力の低下を改讐で
きるプログラム先行フェッチ制御方式を提供することに
ある。
′ｔ−判定し分岐命令であるとき両方の飛越し先を共に
先行フェッチすることにより上記欠点を除去し、分岐命
令の頻発時にも中央処理装置の処理能力の低下を改讐で
きるプログラム先行フェッチ制御方式を提供することに
ある。
（発明の構成）
本発明によ扛ば、パイプライン方式により先行フェッチ
したプログラムをあらかじめ蓄えておくレジスタケ有す
る中央処理装置において、前記先行フェッチ時に分岐命
令を監視する監視手段と、該分岐命令を発見時その命令
からの指定数バイトと分岐したときの指定数バイトとを
先行フェッチする手段とを備え、＃記分岐命令の実行時
にその真偽に従って炉心する先行フェッチしπ個所から
次の鈷令を持ってくるようになすことを特徴とするプロ
グラム先行フェッチ制御方式が得られる。
したプログラムをあらかじめ蓄えておくレジスタケ有す
る中央処理装置において、前記先行フェッチ時に分岐命
令を監視する監視手段と、該分岐命令を発見時その命令
からの指定数バイトと分岐したときの指定数バイトとを
先行フェッチする手段とを備え、＃記分岐命令の実行時
にその真偽に従って炉心する先行フェッチしπ個所から
次の鈷令を持ってくるようになすことを特徴とするプロ
グラム先行フェッチ制御方式が得られる。
（実施例）
次に図面を参照して本発明について酸１明する。
第１図は本発明のプログラム先行フェッチ制御１図にお
ける中央処理装置の回路構成例を示す回路ブロック図で
ある。
ける中央処理装置の回路構成例を示す回路ブロック図で
ある。
同図にｐいて、プログラム先行フェッチ制御方式は共通
バスｌと、中央処理装置２と、主記憶部３を含んで成９
．共通バスｌは中央処理装置２が主記憶部３及び入出力
系（図示していない）をアクセスする際に使用するアド
レス線、データ線。
バスｌと、中央処理装置２と、主記憶部３を含んで成９
．共通バスｌは中央処理装置２が主記憶部３及び入出力
系（図示していない）をアクセスする際に使用するアド
レス線、データ線。
制御線から成る。また主記憶部３にはプログラム及びデ
ータのワークエリア等が収容さ牡る。更に中央処理装置
２は、第２図に示すように、汎用のレジスタ群、ステー
タスフラグ、オベレークヨンコードのデコーダ及び各制
御論理回路が含まれる処理能２１と、先行フェッチした
プログラムを積み込んで２くための命令フェッチキュ一
部２２と、先行フェッチしたプログラムのうちで分岐命
令を監視する分岐命令監視部２３と、分岐命令から何バ
イト迄先をフェッチするかを決定する指示部２４と、先
行フェッチの際のメモリアドレスを格納スる２組の先行
フェッチポインタ２５．２６と、先行フェッチのための
アドレスを先行フェッチポインタ２５．２６のいずれか
ら出すかを決定するセレクタ２７と、セレクタ２７の選
択φ件を指示する論理回路２８とを備える。
ータのワークエリア等が収容さ牡る。更に中央処理装置
２は、第２図に示すように、汎用のレジスタ群、ステー
タスフラグ、オベレークヨンコードのデコーダ及び各制
御論理回路が含まれる処理能２１と、先行フェッチした
プログラムを積み込んで２くための命令フェッチキュ一
部２２と、先行フェッチしたプログラムのうちで分岐命
令を監視する分岐命令監視部２３と、分岐命令から何バ
イト迄先をフェッチするかを決定する指示部２４と、先
行フェッチの際のメモリアドレスを格納スる２組の先行
フェッチポインタ２５．２６と、先行フェッチのための
アドレスを先行フェッチポインタ２５．２６のいずれか
ら出すかを決定するセレクタ２７と、セレクタ２７の選
択φ件を指示する論理回路２８とを備える。
続いて本実施例の動作について説明する。
プログラムの実行にあたって中央処理＠ｔｌｔ２は主ａ
じ憶部３からプログラムｆ：読み出してデコードし、共
通バス１を使用するか判定し、該プログラムにより指定
さ１九動作を行う。共辿バスｌを使用しない時は共通バ
スｌが空きとなるので、この時全利用してプログラムの
先行フェッチをして命令フェッチキュ一部２２に積ケ込
む。この時積み込んでさた命令が分岐命令であれば分岐
命令監視部２３けこれを発見し、分岐命令監視部の飛越
し重地を命令フェッチポインタ２５．２６のうち空いて
いる万、例えば命令フェッチポインタ２５にセーブして
指示部２４で指定さｎるバイト数分をフェッチした後、
分岐フェッチポインタ２５側に切り換えて捷た指定数バ
イトをセーブする。この切換えはセレクタ２７と論理回
路２８により実行さｎる。
じ憶部３からプログラムｆ：読み出してデコードし、共
通バス１を使用するか判定し、該プログラムにより指定
さ１九動作を行う。共辿バスｌを使用しない時は共通バ
スｌが空きとなるので、この時全利用してプログラムの
先行フェッチをして命令フェッチキュ一部２２に積ケ込
む。この時積み込んでさた命令が分岐命令であれば分岐
命令監視部２３けこれを発見し、分岐命令監視部の飛越
し重地を命令フェッチポインタ２５．２６のうち空いて
いる万、例えば命令フェッチポインタ２５にセーブして
指示部２４で指定さｎるバイト数分をフェッチした後、
分岐フェッチポインタ２５側に切り換えて捷た指定数バ
イトをセーブする。この切換えはセレクタ２７と論理回
路２８により実行さｎる。
分岐命令実行時、真偽の判定で各番地に移るわけである
が、その際先行フェッチした命令は分岐命令時必ず余分
なものを含んでいるのでこｎを捨てる処理が必要となる
。もし分岐命令が真となシ指定した番地に移る場合には
、命令フェッチキュ一部２２を指示部２４で指定さｒｔ
ｔ分だけ進めて余分となった命令を捨てる。これと同時
に先行フェッチに用いる命令フェッチポインタ２５．２
６を切り換える。また分岐命令が偽となりそのまま処理
が流れて行く場合には、命令のキーー長を余分にとった
分だけ減らして命令フェッチポインタは変更せずに先行
フェッチを継続する。
が、その際先行フェッチした命令は分岐命令時必ず余分
なものを含んでいるのでこｎを捨てる処理が必要となる
。もし分岐命令が真となシ指定した番地に移る場合には
、命令フェッチキュ一部２２を指示部２４で指定さｒｔ
ｔ分だけ進めて余分となった命令を捨てる。これと同時
に先行フェッチに用いる命令フェッチポインタ２５．２
６を切り換える。また分岐命令が偽となりそのまま処理
が流れて行く場合には、命令のキーー長を余分にとった
分だけ減らして命令フェッチポインタは変更せずに先行
フェッチを継続する。
本実施例によ扛ば、分岐命令で真偽どちらであってもす
でに命令は先行フェッチしであるので従来方式よりパイ
プライン処理の高速化が可能になる。
でに命令は先行フェッチしであるので従来方式よりパイ
プライン処理の高速化が可能になる。
（発明の効果）
本発明のプログラム先行フェッチ制御方式は以上説明し
たように、分岐命令時の両方の飛越し先を共に先行フェ
ッチするので、分岐命令が多発するプログラムにおける
中央処理装置のパイプライン処理能力の低下を防ぐ効果
がある。
たように、分岐命令時の両方の飛越し先を共に先行フェ
ッチするので、分岐命令が多発するプログラムにおける
中央処理装置のパイプライン処理能力の低下を防ぐ効果
がある。
第１図は本発明のプログラム先行フェッチ制御方式の一
実施例を示すグロック図及び第２図は第１図に２ける中
央処理装置の回路榊成例を示す回路ブロック図である。 図において、１・・・・・・共通バス、２・・・・・・
中央処理装置、３・・・・・・主記憶部、２１・・・・
・・処理部、２２・・・・・・命令フェッチキュ一部、
２３・・・・・・分岐命令監視部、２４・・・・・・指
示部、２５．２６・・・・・・先行フェッチポインタ、
２７・・・・・・セレクタ、２８・・・・・・論理回路
。 狛 １ 刻
実施例を示すグロック図及び第２図は第１図に２ける中
央処理装置の回路榊成例を示す回路ブロック図である。 図において、１・・・・・・共通バス、２・・・・・・
中央処理装置、３・・・・・・主記憶部、２１・・・・
・・処理部、２２・・・・・・命令フェッチキュ一部、
２３・・・・・・分岐命令監視部、２４・・・・・・指
示部、２５．２６・・・・・・先行フェッチポインタ、
２７・・・・・・セレクタ、２８・・・・・・論理回路
。 狛 １ 刻
Claims (1)
- パイプライン方式により先行フェッチしたプログラムを
あらかじめ蓄えておくレジスタを有する中央処理装置に
２いて、前記先行フェッチ時に分岐命令を監視する監視
手段と、該分岐帖令を発見時その命令９１らの指定数バ
イトと分岐したときの指定数バイトとを先行フェッチす
る手段とを晴え、＠配分１１１７と命令の実行時にその
真偽に従って対応する先行フェッチした個所がら次の命
令を持ってくるようになすことを特徴とするプログラム
先行フェッチ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8866584A JPS60231241A (ja) | 1984-05-02 | 1984-05-02 | プログラム先行フエツチ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8866584A JPS60231241A (ja) | 1984-05-02 | 1984-05-02 | プログラム先行フエツチ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60231241A true JPS60231241A (ja) | 1985-11-16 |
Family
ID=13949113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8866584A Pending JPS60231241A (ja) | 1984-05-02 | 1984-05-02 | プログラム先行フエツチ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60231241A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174834A (ja) * | 1986-01-29 | 1987-07-31 | Hitachi Ltd | 計算機のシステムおよび方法 |
| JPH01106141A (ja) * | 1987-10-19 | 1989-04-24 | Mitsubishi Electric Corp | データ処理装置 |
| JPH01175635A (ja) * | 1987-12-29 | 1989-07-12 | Fujitsu Ltd | データ処理装置 |
| JPH01175634A (ja) * | 1987-12-29 | 1989-07-12 | Fujitsu Ltd | データ処理装置 |
-
1984
- 1984-05-02 JP JP8866584A patent/JPS60231241A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174834A (ja) * | 1986-01-29 | 1987-07-31 | Hitachi Ltd | 計算機のシステムおよび方法 |
| JPH01106141A (ja) * | 1987-10-19 | 1989-04-24 | Mitsubishi Electric Corp | データ処理装置 |
| JPH01175635A (ja) * | 1987-12-29 | 1989-07-12 | Fujitsu Ltd | データ処理装置 |
| JPH01175634A (ja) * | 1987-12-29 | 1989-07-12 | Fujitsu Ltd | データ処理装置 |
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