JPH01175635A - データ処理装置 - Google Patents

データ処理装置

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JPH01175635A
JPH01175635A JP33372187A JP33372187A JPH01175635A JP H01175635 A JPH01175635 A JP H01175635A JP 33372187 A JP33372187 A JP 33372187A JP 33372187 A JP33372187 A JP 33372187A JP H01175635 A JPH01175635 A JP H01175635A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 (第1図)作用 実施例 本発明の一実施例     (第2.3図)発明の効果 〔概 要〕 パイプライン制御および命令の先取り制御の行われるデ
ータ処理装置に関し、 パイプライン処理の中断時間を低減して処理速度の向上
を図ることを目的とし、 記憶部から先取りされた複数の命令を蓄えるバッファを
有し、該バッファ内の命令を順次取り出して解読する第
1の処理手段と、アドレスを計算する第2の処理手段と
、命令で使用するオペランドを読み出す第3の処理手段
と、命令を実行する第4の処理手段と、を含む各処理手
段を具備し、前記バッファは、非分岐側バッファおよび
分岐側バッファを有し、前記第1の処理手段の解読結果
が条件分岐命令のとき、非分岐側バッファに記憶部から
の非分岐側命令を先取りして蓄えるとともに、分岐側バ
ッファに記憶部からの分岐側命令を先取りして蓄え、前
記第4の処理手段で条件判定がなされるまで非分岐側バ
ッファおよび分岐側バッファの何れか一方に蓄えられた
命令に対し、前記第1の処理手段から第4の処理手段ま
での少なくとも一つの処理を仮実行するデータ処理装置
であって、前記解読された条件分岐命令が、分岐条件の
成立する度合の高い所定の条件分岐命令であることを検
出する検出手段と、該所定の条件分岐命令が検出された
とき、前記第1の処理手段と分岐側バッファとを接続し
て分岐側バッファから仮実行用の命令を取り出させる接
続手段と、を備えて構成している。
〔産業上の利用分野〕
本発明は、データ処理装置に関し、特に、パイプライン
制御および命令先取り制御が行われるデータ処理装置に
係り、条件分岐命令処理時の処理速度を向上させたデー
タ処理装置に関する。
一般に、データ処理装置の処理速度を向上させる命令制
御方式として、先取り制′a(Pre fetch)や
パイプライン制御(pipeline control
)が用いられる。
先取り制御は、将来必要と思われる命令を予めバ、7フ
アに読み出し、主記憶からの命令のフェッチと現在の処
理を並行して行うものである。
また、パイプライン制御は、いわゆる先回り制御(ad
vanced control)を高度に進めたもので
ある。すなわち、先取り制御によって先取りした命令を
部分解読し、一部の処理は現命令の実行と並行して進め
ておくような先回り制御をさらに進め、ベルトコンベア
式に数個の命令を同時に先回り並行処理するのがパイプ
ライン制御である。
パイプライン制御を用いると、命令の取り出し処理、命
令の解読処理、アドレス計算処理、オペランドの読み出
し処理、命令の実行処理、といった各論理要素が並行し
て常に動作することとなり、例えば、処理時間tの論理
要素を0段接続し、これに入力端からt時間毎にデータ
(命令)を供給すると、n段の論理処理が施され、出力
端子からは、最初の処理結果がT=nxt(時間〕後に
出力され、以降t 〔時間〕毎に出力される。したがっ
て、論理要素の段数に拘らず、一つの論理要素の処理時
間tに相当する時間まで全体の処理時間を短縮すること
ができ、処理の高速化を図ることができる。
ところで、先取り制御によって予めバッファに取り込ま
れる命令は、現在処理中の命令に続いて処理が行われる
次位の命令を含む複数の命令群に限られる。したがって
、現在処理中の命令が、与えられた条件の判定結果によ
って別の命令に分岐するようないわゆる条件分岐命令の
場合、分岐が成立してもバッファ内に分岐先命令が先取
りされていないので、処理が停滞するといった不具合を
発生する。
〔従来の技術〕
そこで、従来から上述のバッファを非分岐側バッファと
分岐側バッファの二つのバッファに分ケ、条件分岐命令
が検出されたときには、分岐側バッファに予め分岐先命
令を先取りしておき、条件が成立した場合、分岐先命令
から必要な命令を取り出して分岐成立時の処理の停滞を
回避するものがある。しかし、一般に条件分岐命令は複
数のオペランドを持つものが多く、その解読や実行を行
うために数サイクルの処理時間を必要とする。
すなわち、条件分岐命令の条件の成立、非成立の判定結
果が得られるまでに少なくとも数サイクルの時間を要し
、この間、パイプライン制御に乗せるための次位の命令
は、非分岐側、分岐側の何れを採用すべきか判断できな
かった。このため、従来では、 (I)判定結果が出るまで次位の命令をパイプライン処
理に供給しない、 (ff)とりあえず、非分岐側バッファからの命令をパ
イプライン処理に供給する、 といった何れかの方法を採らざるを得ながった。
〔発明が解決しようとする問題点〕
しかしながら、従来の(1)の方法にあっては、判定結
果が出るまでパイプライン処理が中断されることとなり
、判定結果が出てパイプライン再開後出力される最初の
処理結果はT=nXt (時間〕と遅くなり、処理速度
の面で問題点がある。
また、(IF)の方法にあっては、判定結果が非成立(
非分岐)の場合であれば、パイプライン処理が中断され
ることなく有効であるが、成立(分岐)の場合には、(
1)と同様の問題点を招く。
そこで本発明は、条件分岐命令のなかには、判定結果が
分岐となる度合の高いものがあることに着目し、該命令
が検出されたとき、分岐側バッファから分岐先命令を取
り出して仮実行させることにより、仮実行命令と判定結
果が一致する確率を高め、パイプライン処理の中断時間
を低減して処理速度の向上を図ることを目的としている
〔問題点を解決するための手段〕
第1図は本発明のデータ処理装置の原理ブロック図を示
す。
第1図において、記憶部1から先取りされた複数の命令
を蓄えるバッファ2を有し、該バッファ2内の命令を順
次取り出して解読する第1の処理手段3と、アドレスを
計算する第2の処理手段4と、命令で使用するオペラン
ドを読み出す第3の処理手段5と、命令を実行する第4
の処理手段6と、を含む各処理手段を具備し、前記バッ
ファ2は、非分岐側バッファ2aおよび分岐側バッファ
2bを有し、前記第1の処理手段3の解読結果が条件分
岐命令のとき、非分岐側バッファ2aに記憶部1からの
非分岐側命令を先取りして蓄えるとともに、分岐側バッ
ファ2bに記憶部1からの分岐側命令を先取りして蓄え
、前記第4の処理手段6で条件判定がなされるまで非分
岐側バッファ2aおよび分岐側バッファ2bの何れか一
方に蓄えられた命令に対し、前記第1の処理手段3から
第4の処理手段6までの少なくとも一つの処理を仮実行
するデータ処理装置であって、前記解読された条件分岐
命令が、分岐条件の成立する度合の高い所定の条件分岐
命令であることを検出する検出手段7と、該所定の条件
分岐命令が検出されたとき、前記第1の処理手段3と分
岐側バッファ2bとを接続して分岐側バッファ2bから
仮実行用の命令を取り出させる接続手段8と、を備えて
構成している。
〔作 用〕
本発明では、例えば、所定の条件が満足されるまで分岐
しながらループを繰り返し、条件の成立とともに、非分
岐側に移行するような所定の条件分岐命令(−例として
、ループ加算命令、以下、ACB命令、およびループ減
算命令、以下、SCB命令)が検出されると、この場合
1、分岐側バッファに先取りされた分岐先命令がパイプ
ライン処理において仮実行される。
したがって、この場合、非分岐が成立する度合よりも分
岐が成立する度合の方が高いので、仮実行された分岐先
命令と分岐条件の判定結果が一致する確率が高くなり、
パイプライン処理の中断時間が極限され、その結果、処
理速度を向上させることができる。
〔実施例〕
以下、本発明を図面に基づいて説明する。
第2.3図は本発明に係るデータ処理装置の一実施例を
示す図であり、第2図はその要部の構成図である。
まず、構成を説明する。第2図において、データ処理装
置11は、メモリインターフェース部12、命令先取り
バッファ部13、書き込みポインタ部14、読み出しポ
インタ部15、命令デコーダ部16、実行部17、命令
先取り制御部18およびアドレスカウンタ部19を含ん
で構成され、 メモリインターフェース部12は、各命令をアドレス順
に格納した外部メモリなどの記憶部Mに接続されており
、命令先取り制御部18からの命令フェッチ制御信号S
Iが入力されると、アドレスカウンタ部19のアドレス
カウンタ値Acを参照し、このカウンタ値が示すアドレ
スに格納された記憶部M内の命令をフェッチしてデータ
バスに乗せる。
命令先取りバッファ部(バッファ)13は、ワード単位
の複数の格納エリア(本例では六つのエリア)IBφ〜
IB5を有し、これらのエリアはグルービングされて三
つの領域に分けられている。
すなわち、IBφとIBIで切換領域(A)を、lB4
とlB5で切換領域(B)を、さらに、lB2とlB3
で共通領域(C)を形成している。
これらの各領域に分けられたエリアIBφ〜IB5は、
後述の書き込みポインタ部14や読み出しポインタ部1
5の各ポインタ値wp、Rpの最上位ビットによって切
換領域(A)あるいは切換領域(B)と共通領域(C)
が連結され、連結された領域内のエリアに命令が先取り
される。また、後述の命令デコーダ部16において条件
分岐命令(例えば、ループを伴わないBcc命令やルー
プを伴うACB、SCB命令など)が検出された場合は
、条件分岐命令で示された分岐先アドレスAsに従って
分岐先命令が記憶部Mからフェッチされ、この分岐先命
令を含む複数の命令(本実施例では分岐先命令も含めて
2ワード)が、連結されていない側の切換領域(A)あ
るいは切換領域(B)に先取りされる。したがって、連
結された二つの領域、例えば(A)と(C)あるいは(
B)と(C)は、先取りされた非分岐側の命令を蓄える
非分岐側バッファとして機能し、また、非連結側の領域
は、先取りされた分岐先命令を蓄える分岐側バッファと
して機能する。
書き込みポインタ部14は、複数ビット(本実施例では
3ビツトを使用し、以下このビット数で説明する)のカ
ウンタからなる書き込みポインタ20と、書き込みポイ
ンタ20の下位ビット(本実施例では下位の2ビツトを
使用し、以下このピント数で説明する)に対応するビッ
ト数をもつ退避レジスタ21と、書き込みポインタ20
の最上位ピントを必要に応じて反転するインバータ22
と、を含んで構成され、書き込みポインタ20の3ビツ
トのデータはポインタ値Wpとして取り出されるととも
に、このWpは接続手段8からの制御信号S2に従って
下位2ビツトの値を“00“から“11”、再び“00
″へとサイクリックに順次ラップアラウンドしていく。
また、書き込みポインタ20の最上位ビットは上述の命
令先取りバッファ部13の切換領域(A)、(B)を切
り換えるために用いられ、この最上位ビットが“O”の
とき、切換領域(A)と共通領域(C)が連結され、こ
れら連結された領域内の格納エリアIBφ〜IB3を下
位2ビツトの値に従って順次指定していき、記憶部Mか
ら取り出された命令を切換領域(A)および共通領域(
C)内に先取りさせる。あるいは、最上位ビットが“l
”のときは、切換領域(B)と共通領域(C)が連結さ
れ、格納エリアIB2〜■B5を順次指定していき、記
憶部Mから取り出された命令を切換領域(B)および共
通領域(C)内に先取りさせる。
なお、次表1は書き込みポインタ20のポインタ値Wp
と格納エリアIBφ〜IB5の関係を示したものである
。また、次表1は後述の読み出しポインタ23のポイン
タ値Rpにも適用される。
表1 また、後述の命令デコーダ部16で条件分岐命令が検出
されたときは、書き込みポインタ20の下位2ビツトを
退避レジスタ21に退避させ、書き込みポインタ20の
下位2ビツトに“0”を書き込んでクリアするとともに
、最上位ビットを反転する。
例えば反転前の最上位ビットが“O”ならば、切換領域
(A)および共通領域(C)内の何れかのエリアを指定
しているが、最上位ビットの反転(例えば、0→1)お
よび下位2ビツトのクリアに伴って非連結側の切換領域
(B)の格納エリアIB4がまず指定され、下位2ビツ
トを+1インクリメントすると次のTBSが指定される
。したがって、条件分岐命令が検出された場合、分岐先
命令を2ワ一ド分、例えばI84、TBSに先取りして
おくことができる。なお、最上位ビットが“0”の場合
には二つの分岐先命令はIBφおよびIBIに先取りさ
れる。
読み出しポインタ部15は、3ビツトの読み出しポイン
タ23と、読み出しポインタ23の下位2ビツトのデー
タを格納して退避できる退避レジスタ24と、読み出し
ポインタ23の最上位ビットを必要に応じて反転するイ
ンバータ25と、を含んで構成され、読み出しポインタ
23の最上位ビットで命令先取りバッファ部13の領域
を指定し、下位2ビツトで領域内のエリアを指定する。
また、読み出しポインタ部15は、命令先取り制御部1
8からの制御信号S、の制御を受け、命令先取りバッフ
ァ部13の非分岐側バッファから命令が取り出される度
に、読み出しポインタ23のポインタ値Rpを下位2ビ
ツトだけでラップアラウンドしていく。
さらに、読み出しポインタ部15は、後述の命令デコー
ダ部16で検出された条件分岐命令がループを伴うAC
B命令やSCB命令のとき、読み出しポインタ23の下
位2ビツトを退避させるとともに、最上位ビットを反転
させて命令先取りバッファ部13の領域を非分岐側から
分岐側に切り換える。そして、分岐側バッファと命令デ
コーダ部16とを接続して仮実行用の命令を分岐先バッ
ファから命令デコーダ部16に取り込まさせる。したが
って、読み出しポインタ部15は接続手段としての機能
を有している。
命令デコーダ部16は、第1の処理手段および検出手段
としての機能を有し、命令先取りバッファ部13からの
命令の取り込み、命令の解読などの処理を行い、解読の
結果を実行部17に通知する。また、命令デコーダ部1
6は、命令を解読した結果、当該命令が条件分岐命令の
うち、ループを伴うACB命令やSCB命令の場合、分
岐の度合が高い命令であることを示す分岐命令検出信号
S4を出力する。
実行部17は、第2、第3、第4の処理手段としての機
能を有し、命令デコーダ部16からの通知に従ってアド
レスの計算を行って分岐先アドレス信号Asを出力し、
さらに、必要な各種処理を実行する。また、実行部17
は、命令デコーダ部16からの通知が条件分岐命令に基
づく条件判定の通知であるとき、所定の条件を満足する
か否かを判定し、その判定結果を示す判定信号S、を命
令先取り制御部18に出力する。
命令先取り制御部18は、書き込みポインタ部14、読
み出しポインタ部15およびアドレスカウンタ部19を
管理し、命令先取りバッファ部13内の領域を切り換え
て、非分岐命令や分岐先命令などを必要に応じて非分岐
側バッファや分岐側バッファ内に先取りさせる。すなわ
ち、命令先取り制御部18は、書き込みポインタ20と
読み出しポインタ23の各ポインタ値wp、RpO差か
ら、空きエリアの有無をモニタし、空きエリアがあると
きには、命令フェッチ制御信号S、や制御信号Shを出
力して空きエリアに記憶部Mからの命令を先取りさせる
アドレスカウンタ部I9はアドレスレジスタ26と、ア
ドレス退避レジスタ27と、を含んで構成され、アドレ
スレジスタ26のレジスタ値はアドレスカウンタ値Ac
として出力される。また、アドレスレジスタ26は命令
先取り制御部18からの制御信号S、に従ってレジスタ
値を更新するとともに、実行部17からの分岐先アドレ
ス信号Asが入力されると、このアドレス信号の示すア
ドレス値にレジスタ値を更新する。なお、分岐先アドレ
ス信号Asの入力によりレジスタ値を更新する場合、ア
ドレスレジスタ26の更新前のレジスタ値は、分岐非成
立時にレジスタ値を復帰できるように、アドレス退避レ
ジスタ27に退避されるようになっている。
次に、作用を説明する。
第3図は、ACB命令実行のタイミング例である。AC
B命令は時間t1以前に非分岐側バッファに先取りされ
ていたものである。
時間t1において、ACB命令は第1の処理によってバ
ッファから取り出され解読される。その結果、この命令
が条件分岐命令であることが検出され、さらに、所定の
Lim1t値までループ加算を行う分岐の度合の高い命
令であることが検出される。したがって、命令デコーダ
部16から命令先取り制御部18に分岐命令検出信号S
4が出力され、命令先取り制御部18は書き込みポイン
タ部14および読み出しポインタ部15を制御して命令
先取りバッファ部13の領域を書き込みおよび読み出し
の両方を非分岐側バッファから分岐側バッファへと切り
換える。
そして、第2の処理の結果、分岐先命令のアドレスが計
算されると、このアドレスを示す分岐先アドレス信号A
sによってアドレスカウンタAcが更新され、記憶部M
からは分岐先命令が先取りされ、切り換えられた分岐側
バッファに書き込まれる。さらに、書き込まれた分岐先
命令は、命令先取りバフフッ部13の分岐側バッファが
読み出しにも指定されているので、命令デコーダ部16
に取り出され、この取り出された分岐先命令に対して解
読、アドレスの計算といった処理を仮実行していく。
この間、第4の処理においては、ACB命令の1nde
x、5tep、 11m1tの各オペランドに対する実
行処理を数サイクルに亘って行っており、例えば、1n
dex値を所定の5tep値で加算し、その1ndex
値が11m1t値に到達したか否かの条件を判定する。
そして、否の場合には、再び命令のループを繰り返すた
めに分岐する。このような分岐する度合は、1ndex
値が11m1t値に到達する非分岐の度合が1ループの
加算処理中−度なのに対し、ループの回数だけ発生する
ことはあきらかである。したがって、このようなACB
命令(およびSCB命令)の判定の結果が分岐となる度
合は高い。
第4の処理の結果、分岐成立と判定されると、このとき
既に分岐先命令は第2の処理段階まで仮実行されている
。その結果、パイプライン処理の中断を最小限にして、
条件分岐命令処理を行うことができ、先取り制御および
パイプライン制御の効果をいかんなく発揮して処理速度
の高速化を図ることができる。
なお、所定回数のループを繰り返すと、11m1t値と
1ndex値が一致し、分岐条件は非成立となって非分
岐側に復帰しなければならない。この場合、分岐側の第
1〜第4の処理をキャンセルするとともに、アドレス退
避レジスタ27、退避レジスタ21および退避レジスタ
24のそれぞれに退避させていた非分岐側の分岐先アド
レス信号Asやポインタ値Wpおよびポインタ値Rpを
復帰させ、直ちに命令先取りバッファ部13内の領域を
非分岐側バッファに切り換える。これにより、非分岐側
の命令が第1の処理によってパイプライン処理に乗せら
れ、最小の中断時間で処理を続行することができる。す
なわち、ACB命令やSCB命令の非分岐の度合は分岐
が成立する度合に比して極めて小さいから、処理の中断
時間は問題とならない程度に極限される。
このように、本実施例では、分岐が成立する度合の高い
所定の条件分岐命令(例えば、ACB命令やSCB命令
)を処理する過程において、分岐先命令を仮実行させて
いるので、仮実行させた命令と判定結果が一致する確率
が高まり、パイプライン処理の中断時間を極限すること
ができ、処理速度の向上を図ることができる。
なお、本実施例では、ACB命令やSCB命令以外の条
件分岐命令であって、分岐、非分岐の出現度合が予測で
きない例えばBcc命令などが検出されたとき、非分岐
側バッファから仮実行用の命令を取り出すようにしてい
る。このようにした理由は、Bcc命令の分岐判定に先
立って分岐先命令を仮実行しようとしても、実際には、
Bcc命令の実行サイクル数がACB命令やSCB命令
に比べて少ないことから分岐先命令の先取りが間に合わ
ず、仮実行命令を取り出す際に処理ギャップを生じる恐
れがあるためである。したがって、このような、例えば
Bcc命令の検出時には、既に先取りされている非分岐
側バッファを指定することによって処理ギャップの発生
を回避できる。また、Bcc命令では分岐、非分岐の出
現度合が予測できないか、あるいは五分五分の割合なの
で、仮実行の命令と分岐判定結果が一致する確率もその
割合に依存するから、とりあえず上述の処理ギャップを
回避するだけでも相当の効果はある。
〔発明の効果〕
本発明によれば、判定結果が分岐となる度合の高い条件
分岐命令(例えばACB命令やSCB命令)が検出され
たとき、分岐側バッファから分岐先命令を取り出して仮
実行させているので、仮実行命令と判定結果が一致する
確率を高めることができ、パイプライン処理の中断時間
を極限して処理速度の向上を図ることができる。
【図面の簡単な説明】
第1図は本発明の原理ブロック図、 第2.3図は本発明に係るデータ処理装置の一実施例を
示す図であり、 第2図はその要部の構成図、 第3図はそのACB命令実行タイミングの一例を示すタ
イミング図である。 l・・・・・・記憶部、 2…・・・バッファ1 2a・・・・・・非分岐側バッファ、 2b・・・・・・分岐側バッファ、 3・・・・・・第1の処理手段、 4・・・・・・第2の処理手段、 5・・・・・・第3の処理手段、 6・・・・・・第4の処理手段、 7・・・・・・検出手段、 8・・・・・・接続手段、 13・・・・・・命令先取りバッファ部(バッファ)、
15・・・・・・読み出しポインタ部(接続手段)、1
6・・・・・・命令デコーダ部(第1の処理手段、検出
手段)、 17・・・・・・実行部(第2の処理手段、第3の処理
手段、第4の処理手段)、 M・・・・・・記憶部、

Claims (1)

  1. 【特許請求の範囲】 記憶部(1)から先取りされた複数の命令を蓄えるバッ
    ファ(2)を有し、 該バッファ(2)内の命令を順次取り出して解読する第
    1の処理手段(3)と、 アドレスを計算する第2の処理手段(4)と、命令で使
    用するオペランドを読み出す第3の処理手段(5)と、 命令を実行する第4の処理手段(6)と、を含む各処理
    手段を具備し、 前記バッファ(2)は、非分岐側バッファ(2a)およ
    び分岐側バッファ(2b)を有し、前記第1の処理手段
    (3)の解読結果が条件分岐命令のとき、非分岐側バッ
    ファ(2a)に記憶部(1)からの非分岐側命令を先取
    りして蓄えるとともに、 分岐側バッファ(2b)に記憶部(1)からの分岐側命
    令を先取りして蓄え、 前記第4の処理手段(6)で条件判定がなされるまで非
    分岐側バッファ(2a)および分岐側バッファ(2b)
    の何れか一方に蓄えられた命令に対し、 前記第1の処理手段(3)から第4の処理手段(6)ま
    での少なくとも一つの処理を仮実行するデータ処理装置
    であって、 前記解読された条件分岐命令が、分岐条件の成立する度
    合の高い所定の条件分岐命令であることを検出する検出
    手段(7)と、 該所定の条件分岐命令が検出されたとき、前記第1の処
    理手段(3)と分岐側バッファ(2b)とを接続して分
    岐側バッファ(2b)から仮実行用の命令を取り出させ
    る接続手段(8)と、を備えたことを特徴とするデータ
    処理装置。
JP62333721A 1987-12-29 1987-12-29 データ処理装置 Expired - Lifetime JPH0769813B2 (ja)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4960142A (ja) * 1972-10-07 1974-06-11
JPS49121449A (ja) * 1973-03-19 1974-11-20
JPS60231241A (ja) * 1984-05-02 1985-11-16 Nec Corp プログラム先行フエツチ制御方式

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4960142A (ja) * 1972-10-07 1974-06-11
JPS49121449A (ja) * 1973-03-19 1974-11-20
JPS60231241A (ja) * 1984-05-02 1985-11-16 Nec Corp プログラム先行フエツチ制御方式

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JPH0769813B2 (ja) 1995-07-31

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