JPH0244424A - パイプライン計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 バ・ｆプラインを用いて命令を順次実行する際に命令を
プリフェッチするように構成したパイプライン計算機に
関し、 分岐条件を判定する条件判定回路を２つのステージに設
け、不要なプリフェッチを削減することを目的とし、 Ｄステージ、Ａステージ、Ｔステージ、およびＢステー
ジからなるパイプラインと、このパイプラインのＡステ
ージで分岐条件判定を行って分岐するか否かを判定する
条件判定回路と、このパイプラインのＢステージで分岐
条件判定を行って分岐するか否かを判定する条件判定回
路とを備え、上記条件判定回路が予め定めた分岐命令を
検出し、分岐条件が成立した時に分岐先命令のプリフェ
ッチを指示すると共に１！を続命令をキャンセルし、分
岐条件が未成立の時に後続命令を実行し、あるいは、上
記条件判定回路（３）が予め定めた分岐命令を検出し、
分岐条件が成立した時にＡステージでプリフェッチ指示
してプリフェッチさせた分岐先命令をＤステージに入れ
、後続命令をキャンセルし、分岐条件が未成立の時に後
続命令を実行するように構成する。

〔産業上の利用分野〕

本発明は、パイプラインを用いて命令を順次実行する際
に命令をプリフェッチするように構成したパイプライン
計算機に関するものである。

〔従来の技術と発明が解決しようとする課題〕従来のパ
イプライン計算機における条件分岐命令は、引き続くア
ドレスの命令のフェッチと共に、分岐先命令のフェッチ
要求を前のステージ（例えば第２番目のＡステージ）で
出しておき、第５図に示すように、条件判定ステージを
できるだけ後ろのステージ（例えば第４番目のＢステー
ジ）で行い、分岐条件判定結果でメモリ　（主記憶装置
）から第４図に示すようにプリフェッチした２系列の命
令列（続行する続行命令列および分岐先命令列）のうち
のいずれかを選択し、他をキャンセルするようにしてい
る。この方式は、分岐条件判定時刻をできるだけ遅らせ
ることによって、分岐条件判定の対象となるデータが揃
っていないことによる待ち、いわゆる分岐命令の実行が
内部でインターロックすることによる待ちを防ぐように
したものである。しかし、この分岐条件判定前に予め続
行命令列および分岐先命令列の両者を常にプリフェッチ
し、分岐条件判定の時にいずれかを実行し、他をキャン
セルする方式は、特にマルチプロセッサが１つの共有メ
モリ　（主記憶装置）から命令をプリフェッチする場合
、共有メモリに対して使用しない命令に対する読み出し
が行われることとなり、メモリ系のビジー率を不当に上
げてしまうという問題がある。

本発明は、分岐条件を判定する条件判定回路を２つのス
テージに設け、不要なプリフェッチを削減することを目
的としている。

〔課題を解決する手段〕

第１図は本発明の原理構成図を示す。

第１図において、パイプライン１は、Ｄステージパイプ
ラインレジスタ（Ｄ　ｓｔａｇｅ　ｐｉｐｅｌｉｎｅ　
ｒｅｇ）　１−１、Ａステージパイプラインレジスタ（
Ａｓｔａｇｅ　ｐｉｐｅｌｉｎｅ　ｒｅｇ）　　１−２
、Ｔステージパイプラインレジスタ（Ｔ　３ｊａｇ８　
ｐｉｐｅｌｉｎｅ　ｒｅｇ　）　　１−３、Ｂステージ
パイプラインレジスタ（Ｂ　ｓｔａｇｅｐｉｐｅｌｉｎ
ｅ　ｒｅｇ　）　　ｌ　　４から構成されている。

条件判定回路２は、Ａステージパイプラインレジスフｌ
−２に格納された命令が予め定めた命令に該当し、かつ
分岐条件が成立するか否かを判定するものである。

条件判定回路３は、Ｂステージパイプラインレジスタ１
−４に格納された命令が予め定めた命令に該当し、かつ
分岐条件が成立するか否かを判定するものである。

〔作用〕

本発明は、第１図に示すように、主記憶装置からフェッ
チした命令をパイプライン１のＤステージパイプライン
レジスタ１−１からクロックに同期して順次入力させつ
つ実行している際に、条件判定回路２がＡステージパイ
プラインレジスタ１２に格納された命令が予め定めた分
岐命令であることを検出し、かつ分岐条件が成立した時
に分岐先命令のプリフェッチを指示すると共に続行命令
をキャンセルし、一方、分岐条件が未成立の時に続行命
令を実行し、更に、条件判定回路３がＢステージパイプ
ラインレジスタ１−４に格納された命令が予め定めた分
岐命令であることを検出し、かつ分岐条件が成立した時
にプリフェッチした分枝先命令をＤステージに入れると
共に続行命令をキャンセルし、一方、分岐条件が未成立
の時に続行命令を実行するようにしている。

従って、条件判定回路２．３をＡステージおよびＢステ
ージの２つに設け、分岐条件を判定して不要な分岐先命
令あるいは続行命令のプリフェッチを削減することが可
能となる。これにより、プリフェッチ回数が削減され、
特にマルチプロセッサシステムにおける共有メモリであ
る主記憶装置に対するビジー率を減少させることができ
る。

〔実施例〕

次に、第２図および第３図を用いて本発明の１実施例の
構成および動作を順次詳細に説明する。

第２図において、パイプラインエは、１−１ないし１−
４から構成されている。

Ｄステージは、命令のデコードを行うステージである。

Ａステージは、分岐条件の判定、および分岐先命令のア
ドレス計算を行うステージである。そして、分岐条件が
成立した時に、メモリ系に対する分岐先命令のプリフェ
ッチ要求を出すと共に、続行命令のフェッチをキャンセ
ルする。また、分岐条件判定を行わない場合、分岐先命
令のプリフェッチを指示しておく。

Ｔステージは、分岐先命令のフェッチのための空きステ
ージである。

Ｂステージは、条件判定のステージである０分岐条件が
成立した時に、Ａステージでプリフェッチ回数しておい
た分岐先命令をＤステージに入れると共に続行命令をキ
ャンセルする。一方、分岐条件が未成立の時に、続行命
令をそのまま実行する。

条件フラグ４は、条件判定回路２．３が条件判定する際
の条件指定するものである。

命令フェッチ制御部５は、条件判定回路２．３から分岐
条件が成立した旨の通知を受けた時にメモリ６からフェ
ッチした分岐先命令を■バッファ（Ｉ　ｂｕｆｆｏｒ）
　７に格納し、一方、未成立の時に続行命令を順次格納
するものである。

メモリ　（命令列）６は、実行しようとする命令列を格
納するものである。

■バッフｙ　（Ｉ　ｂｕｆｆｅｒ）　７は、メモリ６か
らフェッチした命令を格納するものである。

次に、第３図を用いて第２図構成の動作を詳細に説明す
る。

第３図において、■は、条件分岐命令がパイプラインｌ
のＤステージに人力される状態を示す。

■は、命令の種別を判定する。これは、第２図条件判定
回路２がＡステージに格納された命令について予め定め
た分岐条件命令であるか否かを判別することを意味して
いる。Ａステージで条件判定回路２が予め定めた該当分
岐命令であると判別した場合、■ないし■を実行する。

Ａステージで予め定めた該当分岐命令であると判別され
なかった分岐命令（Ｂステージで条件判定されるもの）
に対して、■ないし■を実行する。

■は、Ａステージで分岐条件判定を行う。

■で分岐条件が成立か否を判別する。ＹＥＳの場合（分
岐条件が成立した場合）には、■で分岐先命令のフェッ
チを指示および後続命令のキャンセルを行う。Ｎｏの場
合（分岐条件が未成立の場合）には、分岐先命令のプリ
フェッチを行うことなく、続行命令をそのまま実行する
。これにより、Ａステージで分岐条件を判定し得るよう
な分岐命令の場合は、このＡステージの段階で分岐先命
令をプリフェッチするか、続行命令を続いてプリフェッ
チするかを決定し、いずれかを実行することにより、不
要なプリフェッチを回避することが可能となる。

Ａステージで分岐条件判定する命令例として次のものが
ある。

ｊ　ｕｍｐ−＾ｃｏｎｄ、　Ｌａｒｇｃｔａｄｄｒｅｓ
ｓ　　・・・・―・（１）これは、ｃｏｎｄ″が成立し
たら、”ｔａｒｇｅｔａｄｄｒｅｓｓ″へ分岐すること
を意味し、Ａ　ｓｔａｇｅで行う。

■は、Ａステージで分岐命令のプリフェッチを行う。こ
れは、最終ステージであるＢステージで分岐条件を判断
せざるを得ないような分岐命令の場合（直前のサイクル
の加減算結果などによって分岐条件を決定せざるを得な
いような場合）、予めＢステージまでに分岐先命令をプ
リフェッチさせてお（ためである。

■は、Ｂステージで分岐条件判定を行う。

■は、分岐条件が成立するか否かを判定する。

ＹＥＳの場合（成立した場合）には、プリフェッチした
分岐先命令を■でＤステージに入れると共に後続命令を
キャンセルする。ＮＯの場合（未成立の場合）には、後
続命令を実行する。

Ｂステージで分岐条件判定する命令例として次のものが
ある。

ｊｕｍｐ−Ｂ　ｃｏｎｄ、　ｔａｒｇｅｔａｄｄｒｅｓ
ｓ　　・・−・・・［２１これは、ｃｏｎｄ″が成立し
たら、”ｔａｒｇｅｔａｄｄｒｅｓＳ”へ分岐すること
を意味し、Ｂ　ｓｔａｇｅで行う。

尚、本実施例で設けた条件判定回路２．３が判定可能な
２種類の分岐命令を１つの計算機システム上に予め用意
し、コンパイラあるいはプログラマがこれら２種類の分
岐命令を使い分けることにより、無駄なプリフェッチを
回避して効率良好なオブジェクトコードを作成すること
が可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、条件判定回路２
．３をＡステージおよびＢステージの２つに設け、Ａス
テージにおける分岐条件を判定して分岐先命令あるいは
続行命令のプリフェッチを行う構成を採用しているため
、メモリに対する不要なプリフェッチ回数を削減するこ
とができる。

これにより、特にマルプロセソサシステムおける共有メ
モリに対する不要なプリフェッチ回数を削減し、メモリ
のビジー率を下げて効率的に使用することが可能となる
。

【図面の簡単な説明】

第１（２１は本発明の原理構成図、第２図は本発明のｌ
実施例構成図、第３図は本発明の動作説明フローチャー
ト、第４図は分岐命令の先取り説明図、第５図は従来技
術の説明図を示す。 図中、１はパイプライン、２．３は条件判定回路、５は
命令フェッチ制御部、６はメモリを表す。 特許出願人　工業技術院長　飯塚　幸三本発明の原理構
成図 第　　　１　　　図 本発明の動作説明フローチャート 第　　　３　　　図 薄怒侶くＰ

Claims (1)

1. 【特許請求の範囲】 パイプラインを用いて命令を順次実行する際に命令をプ
   リフェッチするように構成したパイプライン計算機にお
   いて、 Ｄステージ、Ａステージ、Ｔステージ、およびＢステー
   ジからなるパイプライン（１）と、このパイプライン（
   １）のＡステージで分岐条件判定を行って分岐するか否
   かを判定する条件判定回路（２）と、 このパイプライン（１）のＢステージで分岐条件判定を
   行って分岐するか否かを判定する条件判定回路（３）と
   を備え、 上記条件判定回路（２）が予め定めた分岐命令を検出し
   、分岐条件が成立した時に分岐先命令のプリフェッチを
   指示すると共に後続命令をキャンセルし、分岐条件が未
   成立の時に後続命令を実行し、あるいは、上記条件判定
   回路（３）が予め定めた分岐命令を検出し、分岐条件が
   成立した時にＡステージでプリフェッチ指示してプリフ
   ェッチさせた分岐先命令をＤステージに入れ、後続命令
   をキャンセルし、分岐条件が未成立の時に後続命令を実
   行するように構成したことを特徴とするパイプライン計
   算機。