JPS603750A - 計数分岐命令の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は情報処理装置に係り、特に複数の命令をオーバ
ラップさせて処理する情報処理装置において、減算結果
により分岐成立、不成立を行なわしめる計数分岐命令の
高速化処理に関するものである。

〔発明の背景〕

一般に高速な処理装置では複数の命令をオーバラップさ
せて処理する所間バイブライン制御を実施することによ
り、処理性能の向上を図っている。

また分岐命令の性能を向上させる為には、出来るだけ早
く分岐成立、不成立の判定を行なっ必要があり、特に、
ａ数の命令を格納する命令バッファを２組しか持たない
処理装置ではこのことが賞賛となってくる。そこで、自
［数分岐命令において命令の解読サイクルを２サイクル
とし、その第２サイクルで計数分［８令の第１オペラン
ド・フィールド（Ｒ１）で示される汎用レジスタを続出
してそのＰ３谷が１である力）否かにより分岐成立、不
成立を判定することが考えられた。

ところがこの場合、もし計数分岐命令の）４１で示され
る汎用レジスタか前の命令で変更される場合を考えてみ
ると、この方式ではかんって処理速腋が遅くなる欠点が
あった。

この暴を少しｆｆ′ＰＬ＜説明してろる。第１図（ａ）
は従来の揚台のタイム・チャートであり、第１図Ｔｂ）
は実施した場合のタイム・チャートである。図において
ｌは汎用レジスタを、＃′侠える命令であり、かつ次の
計数分岐命令の１モ１でボされる汎用レジスタを書戻え
る場合を考えてみる。ａは計数分岐命令の分岐先命令で
ある。図において、横軸は装置のマシン−サイクルを示
し、縦軸は装置内の各ユニットの処理の持ち時間を示す
。ここでＤは命令の解ｇを含むアドレス修飾処理、Ａは
アドレス変換処理、Ｌは記憶装置からの読み出し処理、
Ｅは命令実行処理、Ｐは実行結果を所定のレジスタへの
書込み処理の各時間である。

バイブライン制御により、第１１ｒ４１　（ａ）におい
て命令ｌはｍ１サイクルで記憶装置にストレージ・オペ
ランドの絖み出し要求を出し、第４ザイクルの開始時点
にｙ！、詐装置の入力レジスタにデータがセットされ、
第４サイクルで演算が実行され、第５サイクルでその演
算結果が汎用レジスタ（ＯＮＯＬ）に書き込すれる。計
数分岐命令Ｘは第２サイクルのＤで分岐先命令の読み出
し要求を出し１、第４サイクルのＬ　７：ロ・１１示さ
れる汎用レジスタの内存を演算装置に転送しようとする
が、この場合、前の命令ｌによりその汎用レジスタの内
名がＷ換えられるケースであり、かつまたこの時点でそ
の汎用レジスタは畳換えられていない。この様な場合、
高速の一般の処理装置では前の命令ｌの演算結果　１を
その才ま人力レジスタに戻す方法が勘：られる。

第５ザイクルのＥで演算か行なわれ、第６サイクルのＰ
でその紹朱を汎用レジスタに書込才れ同時に、分岐の判
定か行なわれる。計数分岐命令は一般に分岐成立の確立
か高いので分岐成立を予測して処理が進められ、分岐判
定が行なわれる前に分岐先命令ａが第４サイクルの終了
時点で命令レジスタにセットされ、第５サイクルより命
令のＭＵか行なわれ以後図に示すように処理される。

ところか第１図ｆｂ）の場合、計数分岐命令Ｘは第２サ
イクルのＤで分岐先命令の読み出し要求を記憶装置に出
した後、第３サイクルのＤで几１で示される汎用レジス
タを読み出して第１図（ｂ）の（Ａ）で示すところで分
１１１り判定を行なおうとするか、先行命令ｌがその汎
用レジスタを書き楔入る為、分岐判定を何なうことかで
きす、第５サイクルで先行命令ｌが演算結果を汎用レジ
スタに書き込むまで待たされ、その次の第６サイクルで
分岐の判定が行なわれる。従って分岐先命令ａの処理は
第７サイクルより処理される。

第１図（ａ）と（ｂ）を比較すると分岐判定の時間は同
じであるか、（ｂ）の場合分岐判定が終る才で命令解読
サイクルＤで待たされる為、以俊の処理が出来ず（ａ）
に比べ２サイクル遅くなってしまう。

このように、計数分岐命令のＲ１で示される汎用レジス
タか先行命令で書き換えられる時、その処理速度が遅く
なるという欠点かめった。

〔発明の目的〕

本発明の目的は上記の如き従来の欠点を除去するもので
あり、計数分岐命令のｈｉで示される汎用レジスタが先
行命令で書きかえられる場合でも処理速度を低下さぜ１
ｘい幼果を動するｎ（：ｌｌ処理装置を提供することに
、ゎイ、。

〔光リリノの４ｇン、要〕 しかして、この発明の特徴とするおζ、ろは、計数分岐
命令において、Ｒ１で示される汎用レジスタが先行命令
で書き換えられることにより、該分岐命令の解読サイク
ルにおいて分岐の判別を行なうことが出来ない時は、デ
ータを演算装置に転送すると同時に分岐の判定を行なう
ことにより、該分岐命令の処理速度を低下させないよっ
にするものである。

〔発明の実施例〕

以下、本発明の一冥施例を図面を用いて説明する。

まず本発明にかかわる計数分［加令の説明を行なう。こ
の分岐命令の命令形式は第２図（ａ）　（ｂ）の如くで
あり、几１フィールドで示される汎用レジスタ（Ｇ　ｆ
（、）の内容を１だけ減算し、そり減算結果をＲ１フィ
ールドで示されるＵ）Ｌに格納する。そして、その＃、
算結釆が０以外の時、あ２オペランド・アドレスに分岐
する。第２オペランドΦアドレスは（ａ）の場合、Ｒ２
フィールドで示されるＯ　Ｒの内容そのものであり、（
ｂ）の場曾、Ｘ２フイールドで指定される（Ｊｌ（の内
容とＢ２フィールドで指定されるＧｌモの内容と、更に
Ｂ２フィールドの内科を加えたものである。減算結果が
０　（１）時は分岐が何なイつれず、該分岐命令の次の
館令が実行される。（ａ）の吻合、′ｋＬ２フィールド
が００時は減、８結果に係わりなく分゛岐は行なわれな
い。

第３図は本発明の一央に例であり該分岐命令の制御に必
要な部分のブロック図である。記憶装置あるいは命令バ
ッファ（トポせず）から線２０１を通して一つの命令が
命令レジスター０７に格納される。今、汎用レジスタを
書き換える命令として第２図ｔｂ）と同じ面金形式のＤ
ＯＪ！！１．命令ｌか命令レジスタ］、０７に格納さイ
′ムノこと１−る。この刀Ｌｌｉ−命令はＲ１で示され
るＧＲのＣり容と第２ｆベラント・アドレス（Ｘ２て示
されるＧＲの内容と、Ｂ２で示されるＧＲの内容と、Ｊ
ｌ２の内容を加えたもの）で示される記１．＠装置内の
内容とを加算し、結オニそｉｔ　１で示されるＧｋＬに
格納する。昂令か命令レソノ、り１１）７に格納される
と、命令コード都は勝２０５　ｆ・通して命令解読器１
０８に入力される。

命令レジスター０７に命令か格納されると、命令コード
部はがｔ抗器１０８に送られ、解読器１０８は檎々の解
読抑止条件かあるかをテストし、解読抑止条件が１つで
もあると命令解読は侍たされる。抑止条件かｔＪ＜なっ
た時、＃絖成立として以降のＡ。

Ｌ・・・の時間帯に進むことかできる。屏耽抑止禾件　
さとしては、・酪令保存５１１７か一杯Ｃ次の命令を入
れることかできない等の条件がある。談た、ＧｋＬ衝突
検出回路１２１の出力側２２４により命令解読が抑止さ
れる場合がある。

Ｇ几備突ＪｔＪＩｌ用回路１２１について第４図により
説明する。命令解読か成立すると命令レジスタ１０７の
ｉｔｘ部の内容を几１保存レジスタＱＯ１５０に格納す
る。

また同時に命令解読器１０８は、解読した茄会がＧＲを
沓き倶える命令である堝貧、嶽２２０を迎してＱＯ１５
０の０部に格納する。命令の甲には、Ｒ１部で示された
（ＬＲだけでなくｇｔ＋ｘのＧ　ｂ、も沓き換える命令
もあり、この１°Ｎ報も晟（（１７２０を通しでＣル１
１に格納する。ＱＯ〜Ｑ３（１５０〜１５３）はそれぞ
れＡ。

Ｌ、Ｅ、Ｐの各処理時間帯に対応しており命令の処理が
人からＬに遷移するａＱｏｘｓｏの内容をＱ１１５１に
セットするように捷」御される。以下同様にＱ１１５１
はＱ２１５２にセットされ、Ｑ２１５２はＱ３１５３に
セットされる。Ｇ　１４衝突比板器１５４はこれら（シ
０〜Ｑ３の同番と、命令レジスタ１０７のＸ２部、１１
２郡とを比較する。ＱＯ〜Ｑ３のいす７１、か一つ以上
とＸ２部の嶽２０７の内容とが一玖１−ると、出力側２
５４をオンとする。

同様にＱＯ〜Ｑ３のいずれか一つ以上とＢ２部の線２０
８の内容が一致すると、出力線２５５　’Ｅオンとする
。

そして命令Ｗ６ｍ器１０８は命令レジスタ１０７の命令
コード部を解読してその命令がＸ２部で示されるＧ１も
を必要とする時、その出力＃１２２１をオンとし、談だ
同様にＢ２部で示されるＧＫを必要とする時、その出力
ｉｌｌ！　２２２をオンとする。腺２２１はアンド・ゲ
ート１５８で、また線２２２はアンド・ゲート１５７を
経由してアンド・ゲート１５９でＧｌ（、衝突比較器１
５４の出力２５４　、２５５とアンドされ、その出力は
オアφゲート１６１でオアされ、その出力は線２２４と
して茄令解読器１０８に接続され、命令の解読を抑止す
るように働く。命令解読器１０８の出力線２２３及び反
転ゲート１５５、アンド・ケー）　］、＋５０について
は後で説明する。

命令解読器１０８は命令が前記の如き加算命令であり、
上記のような解読抑止条件がないと記憶装置へ線２１１
にて命令の第２オペランドを記憶装置から読み出す要求
を出す。この時オペランド・アドレスは次の様に加鼻器
１１４で計′ＪＩＬされ線２１２を通して記憶装置に送
られる。命令レジスタ１０７のＸ２及びＢ２部がｉ　２
０７及び２０８を通してセレクト・ゲート１１２及び１
１３に送られ、Ｇｌ（群１０９の内の＋１ｉｌｊ！　２
０７，２０８で指定されるものを選択し、アドレス加算
器１１４のＸ入力部及びＢ入力部に入力し、アドレス加
算器１１４０Ｄ人力部には命令レジスタ１０７のＢ２部
が入力されて加ｎされ、加算結果は線２１２を通して記
憶装置に送られる。才た命令解読が成立し記憶装置に第
２オペランドの絖出し要求が出されると命令のＲ１部は
線２０６を通して命令保存部１１７に送られる。更に第
４図のＱＯ１５０にもＲｔ部が格納される。

記憶装置から読み出されたデータは第３サイクルのＬの
時間帯に線２０２を通してセレクト・ゲート１１１に転
送され、＠２１４を通して演算装置に送られる。一方、
命令保存ｍ１１７は第５図の第３サイクルのＬの時間借
の開始時点に該力ｌ］ｎ命令ｌのＲ１４ＧＲ読み出しレ
ジスタ１１９にセットし、０１６群１０９の中からＧｌ
′を絖み出しレジスタ１１９で示される（ｌＲｊ）セレ
クト・ゲート１１０で選択してそのデータを線２１３に
出力する。？ｆＭ２１３及び２１４のデータは第５図の
第４サイクルのＥの時間借の開始時点に演η、装置に転
送され力ｏＸが行なわれる。加算結果は第５図の第５サ
イクルのＰの時間借にＧ１もに書き込まれる。

次に上記〃ｕ昇硝令ｌそ解読した後、計数分岐命令Ｘが
命令レジスタ１０７に格納されたとする。そして該分岐
命令のＲｔ部で指定されたＧ　Ｉｔが先行の加算命令ｌ
のＢ１部で指定されたＧＲと同じであるとする。該分岐
命令はＸ２部、Ｂ２部で指定されるＧＲを分岐先アドレ
スを加算器１１４で計算する為に使用するのて命令（管
読器１０８は線２２１　、２２２をオンとしてＧ　Ｉｔ
衝突検出回路１２１で先行命令によりそれらのＧＫが貞
き換えられるかを調べる。その結果、出力＃２２４がオ
フであると命令解読器１０８は線２１１を通して記憶装
置に分岐先命令の読み出し、要求を出す。分岐先アドレ
スは前記加算命令ｌのオペランド・アドレスをめた時と
同様にして、）加昇器１１４で１を界され、線２１２全
通して記憶装置に送られる。第５図の第２サイクルのＤ
の時間借に上記処理が終了すると、命令レジスタ１０７
のＲ１部は糾２０６　、　Ｒ１レジスタ１１６を経由し
て命令レジスタ１０７の８２部にセットされる。そして
第３サイクルの１）の時間帯で線２０８によりＧｌ（１
群１０９の内の１つをセレクト・ケート１１３で選択す
る。その出力は線２１５により１検出回路（Ｄ）　１２
９に接続され、その内存が′１“力）歪力）により第５
図の（Ａ）のところで該分触命令の分岐判定を行なあう
とする。ところが、Ｋ　Ｇ　Ｒは先行命令ｌにより書換
えられるのでこの時点での分岐判定は出来ない。

この匍Ｊ御について第４図第５図で説明する。第５図の
第３サイクルでは先行命令ｌはＬの時間帯にあるので、
命令ｌのＲ１部はＱ１１５１に格納されている。そして
計数分岐命令ＸのＲ１部は命令レジスタ１０７のＢ２部
にセットされているので、Ｇｌ（衝突比較器１５４にお
いて、Ｑｌ（Ｒｘ　−Ｃ）　＝Ｂ２の条件が成立し、そ
の出力線２５５がオンとなる。また命令解読器１０８の
出力線２２３は計数分岐命令の第２のＤの時間借にオン
となるよう制御され、アンド・ゲート１６０によりアン
ド条件か成立し、その出力２５５がオンとなる。これは
第３図の１検出回路（１））１２９に接続され、分岐判
定回路１３１での分岐判定を抑止する。また、第４図に
おいで？ｗ２２３は反転ケー１１５５に接続されアンド
・ケート１５７の出力をオフにし、更にアンド・ケート
１５９の出力をオフにして命令解読抑止線２２４をオフ
にする。これにより該分欣命令Ｘの第２の解読を成立さ
せ、以降Ａ、Ｌ、・・・の処理を進めることかでさる。

第２の解読が成立すると、命令レジスタ１０７の几１部
は、Ｎｌｌ記ノＪＩ］３！昂令ｌで説明したのと同様に
、命令保存部１１７に転送される。

また０　１１衡突挾出回路１２１の出力線２２５も命令
保存部１１７に転送され、Ｄの時間借で分岐判定が出来
なかったことを分岐判ず不成功としで格納する。才だ、
命令レジスタ１０７の几１部は第４図のＱ０１５０にも
格納され、かつ該分岐命令もＯ几を書楔入る命令である
ので、ＱＯ１５０の０部にＵ　Ｒ書換え命令として格納
される。

第５図の第５サイクルのＬの時間借で前記加算命令ｌと
同様、損で示されるＵ）Ｌがセレクトケート１１０で選
択され線２１３を通して演算装置に転送される。才たＤ
の時間帯で命令保存部に格納した分岐判定不成功の条件
がＬの時間帯に分岐判定不成功ランチ１１８にセットさ
れ、１使用回路（Ｅ）１３０に接続される。１部出回路
（Ｅ）　１３０は分岐判定不成功ラッチ１１８がオンの
時、１２１３の同各が１１“か否かを分岐判定回路１３
１に伝え、該分岐命令の分岐成立、不成立を判定する。

なお、本実施例では、該計数分岐命令の命令解読を２ザ
イクルで行なう係に示されているが、これは該分岐命令
のＲ１部で示される汎用レジスタのセレクト・ゲー）％
Ｂ２部で示される汎用Ｌ／ジスタノセレクト・ケート１
１３と共用する為と、ＧＲ衝突比戟器１５４においてＱ
ｏ〜Ｑ３のＲ１と、該分岐命令の）１１１部との比較に
おいて、該命令の１（，１部を命令レジスタ１０７０８
２にセットすることにより、既在の比較器８使用する為
である。上記、命令の解読時において、命令の几１部で
指定される汎用１．・ジスタのセレクト・ゲートを別に
設け、更にＧ扛衝芙比戦器１５４において、ＱＯ〜Ｑ３
の几１．！：、　命令レジスタ１０７のｉｔｔ部との比
較器を設ければ、該分岐命令の解読を１サイクルで行な
うことか出来ることは明らかである。

〔発明の効果〕

本発明によれば、百１数分岐砧令のＲ１部で示される（
）Ｈの同各が先行命令で爵き侠えられない時は、命令の
Ｍ貌時に分岐の判定を右ない、Ｉｔｌ都で示されるＧｌ
もの同各か先行加令で豊き楔入られる輪台は、命令のＷ
［時に分岐の判定を行なわす、（ｊＲの同各を区、３′
９装隨ζこ送出する時に分岐判定を行なう傍に切り楔入
ることにより、當に６１５令！ＩＰ＋読時に分岐判定す
る方式に比べ、側数分岐稲令の処理速度の向上をもたら
すことが出来る効果を有するものである。

【図面の簡単な説明】

第１図はやＥ米のＩｔｌ−数分岐命令の動作を示すタイ
ム・チャート図、第２図は本発明で対寡とＪる分１及命
令の命令形式を示す説明図、第３図、第４図　１は本発
明の一実施例を示すブロック図、第５図は第３図、第４
図の動作を説明するためのタイム・チャート図である。 １０７・・・命令レジスタ　１０８・・・命令解読器１
０９・・・汎用レジスタ １１０〜１１３・・・セレクト・ケート１１４・・・ｒ
ドレス加ｎ器　１１６・・・ｌもルシスタ１１７・・・
都令・沫存部 １１８・・・分岐判定不成功ラッチ １１９・・・Ｇ凡胱０出しレジスタ １２０・・・０几術突恨出回路 １２９・・・１慣用回路（Ｄ）　１３０・・・ｌ検出回
路（Ｅ）１３１・・・分岐判定回路 １５０〜１５３・・・Ｒｘ保存レジスタ１５４　・・・
　Ｇ　１も衝多Ｑ比墳父器第　／　図 第　２　田 第　４Ｕ２Ｊ 第　３　町 、［−］ 第５図

Claims (1)

【特許請求の範囲】
1. １゜命令レジスタへ次々に命令を切り出し、複数の命令
   をオーバラップさせて処理する情報処理装置において、
   命令の第１フイールド（几１）で示される汎用レジスタ
   の内容から１減算し、その結果が０でない時第２オペラ
   ンド・アドレスに分岐するという計数分岐命令を処理す
   るため、命令レジスタへ命令を切り出した命令８解胱す
   るサイクルにおいて、前記訂敬分岐命情が解読されると
   、該分岐命令の１４１で指定される汎用レジスタの内容
   が１である力）を判定し、分岐成功・不成功を決定する
   手段と、該分岐命令の几１で指定される汎用レジスタが
   命令ＭＵ後、演算ユニットで命令が実行されるまでの間
   に該命令の前の命令で書換えられるかを調べる回路を備
   え、前記回路により該分岐命令のＲ１で指定される汎用
   レジスタが先行の命令で書きかえられる時、前記命令解
   読サイクルにおける分岐成功・不成功の判定を抑止する
   手段と、該分岐命令の分岐の判定が抑止された時、該分
   岐命令を演算装置に転送すると同時に、分岐成功・不成
   功の判定を行なう手段とを備え、該計数分岐命令の分岐
   判定を制御することを特徴とする計数分岐命令の制御方
   式。