JPS63136138A

JPS63136138A - 情報処理装置

Info

Publication number: JPS63136138A
Application number: JP61281720A
Authority: JP
Inventors: Eiki Kamata; 釜田　栄樹; Yoichi Shintani; 洋一新谷; Kazunori Kuriyama; 和則栗山; Toru Shonai; 亨庄内; Kiyoshi Inoue; 潔井上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-11-28
Filing date: 1986-11-28
Publication date: 1988-06-08
Anticipated expiration: 2011-01-31
Also published as: EP0269980A3; EP0269980B1; DE3789604D1; DE3789604T2; US4928226A; EP0269980A2; JPH0810430B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数の命令を並列処理する情報処理装置に係
り、特に、パイプライン処理方式（先行制御方式）によ
って、複数の命令を並列処理するために好適な情報処理
装置に関する。

〔従来の技術〕

複数の命令を並列（部分的オーバラップによる並列を含
む）に処理する方式（例えば、パイプライン処理方式）
によって、処理の高速化を図る情報処理装置において、
先行命令があるレジスタへ演算結果の書き込みを行い、
後続命令が同一レジスタの内容をアドレス計算のために
用いる場合には、先行命令がレジスタへ演算結果の書き
込みを完了するまで、後続命令はアドレス計算を開始す
ることができず、処理は遅滞が生じる。このようなアド
レス計算のために用いるデータの競合を、アドレス・コ
ンフリクトと呼ぶ。

アドレス・コンフリクトを発生している先行命令が、読
み出したオペランドに演算を施すことなくレジスタへ書
き込みを行ういわゆるロード命令である場合に、処理の
遅滞を軽減する方式としては、特公昭５６−４６１７０
に開示された方式がある。

〔発明が解決しようとする問題点〕

複数の命令を並列に処理する方式によって、処理の高速
化を図る情報処理装置において、先行命令があるレジス
タへ演算結果の書き込みを行い、後続命令が同一レジス
タからオペランドを読み出す場合には、先行命令がレジ
スタへ演算結果の書き込みを完了するまで、後続命令は
レジスタからオペランドの読み出しを行うことができず
、処理に遅滞が生じる。このようなレジスタ上で発生す
るオペランドの競合を、レジスタ・オペランド・コンフ
リクト、または、単に、オペランド・コンフリクトと呼
ぶ。

上記従来技術は、先行命令がいわゆるロード命令である
場合に、アドレス・コンフリクトによって生じる処理の
遅滞を軽減する方式ではあるが、オペランド・コンフリ
クトによって生じる処理の遅滞を軽減する点について配
慮がされていなかった。そのために、オペランド・コン
フリクトが発生すると、処理に遅滞が生じるという問題
があった。

本発明の目的は、先行命令がいわゆるロード命令である
場合、先行命令と後続命令との間でオペランド・コンフ
リクトが発生しているときにも。

先行命令と後続命令の演算処理を同時に行うことができ
る情報処理装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、オペランドを保持するストレージと汎用レ
ジスタと、該ストレージから読み出された複数の命令の
オペランドを保持し、少なくとも２つの命令のオペラン
ドを供給するオペランド保持手段と、該オペランド保持
手段と該汎用レジスタに接続され、先行命令及び後続命
令のオペランドを選択するオペランド選択手段と、該オ
ペランド選択手段に接続された少なくとも１つの演算手
段と、実行すべき命令を順次解読して命令解読情報を生
成する解読手段と、該解読手段により生成された複数の
命令解読情報を保持し、少なくとも２つの命令解読情報
を供給する命令保持手段と、該命令保持手段から供給さ
れた命令解読情報により、先行命令が読み出したオペラ
ンドに演算を施すことなく該汎用レジスタへ書き込みを
行う命令であることを検出する命令検出手段と、該命令
保持手段から供給された命令解読情報により、先行命令
が該汎用レジスタのあるレジスタへ書き込みを行い、後
続命令が該汎用レジスタの同一レジスタからオペランド
の読み出しを行う競合状態を検出する競合検出手段と、
該命令保持手段から供給された命令解読情報により、先
行命令が該汎用レジスタのあるレジスタへ書き込みを行
い、後続命令も該汎用レジスタの同一レジスタへ書き込
みを行う重複状態を検出する重複検出手段とを設けるこ
とによって達成される。

〔作用〕

命令保持手段から供給された命令解読情報により、先行
命令が読み出したオペランドに演算を施すことなく汎用
レジスタへ書き込みを行う命令であることを命令検出手
段が検出した場合には、少なくとも１つの演算手段が少
なくとも該先行命令と後続命令の演算処理を同時に行う
。

また、命令保持手段から供給された命令解読情報により
、先行命令が汎用レジスタのあるレジスタへ書き込みを
行い、後続命令が汎用レジスタの同一レジスタからオペ
ランドの読み出しを行う競合状態にあることを競合検出
手段が検出した場合には、オペランド選択手段が該後続
命令の演算処理を行うべき演算手段に該先行命令のオペ
ランドを供給し、少なくとも１つの演算手段が少なくと
も該先行命令と該後続命令の演算処理を同時に行う。

さらに、命令保持手段から供給された命令解読情報によ
り、先行命令が汎用レジスタのあるレジスタへ書き込み
を行い、後続命令も汎用レジスタの同一レジスタへ書き
込みを行う重複状態にあることを重複検出手段が検出し
た場合には、該先行命令のレジスタへの書き込みを抑止
する。

〔実施例〕

以下、本発明をパイプライン処理方式の装置に適用した
場合について説明する。

第１図は１本発明による処理装置の一実施例の全体構成
を表わすブロック図である１本実施例においては、２つ
の命令を並列に処理する装置を示している。このような
装置において、２つの命令を２つの命令レジスタへ設定
する従来技術については、例えば、ｔｌヤｌ＋Ｉｌ、５
７−７％フタノ考に開示されている。

第１図において、命令レジスタ１０．１１は、処理すべ
き命令を保持する。命令デコーダ２０゜２１は、命令レ
ジスタ１０．１１に保持されている命令を解読して、装
置内の各部を制御するための命令解読情報を生成する。

命令キュー３０は、命令デコーダ２０．２１によって生
成された命令解読情報を、その命令の演算処理が開始さ
れるまで順次保持する。アドレス加算器４０．４１は。

ストレージ５０．５１から読み出すストレージ・オペラ
ンドの論理アドレスを計算する。ストレージ５０．５１
は、処理すべき命令及びデータを保持している。オペラ
ンド・バッファ６０は、ストレージ５０．５１から読み
出したストレージ・オペランドを、その命令の演算処理
が開始されるまで順次保持する。汎用レジスタ７０は、
一群のレジスタから構成されており、主に、頻繁に用い
られるデータ（レジスタ・オペランド及びアドレス修飾
データなど）を保持している。演算器８０゜８１は、命
令で指定された演算処理を行う、ラップ制御回路９０及
び演算制御回路９５は、本発明を実現する上で必要とな
る回路であり、後に、詳しく説明することとする。

第２図は、バイブライン処理方式における命令処理の樟
準的な流れを示しているタイム・チャートであり、横軸
は時間軸である１時間軸はサイクルを単位として目盛ら
れており、各サイクルは初期（図の左端）から順にＧｏ
、ＣＩ、　Ｃ２，・・・と名付けられている。

第２Ａ図は、命令を１つずつ処理する装置の命令処理の
流れを示し、第２Ｂ図は、命令を２つずつ並列に処理す
る装置の命令処理の流れを示している。命令処理は、複
数の処理ステージに分割される。各処理ステージは、複
数の命令に対して順次連続的に適用され、並列に動作す
る。第２Ｂ図については、まず、ＣＯにおいて、命令。

、命令ｎ＋１がＤステージを開始する１次に、Ｃ１にお
いて、命令ｎ、命令ｎ＋１はＡステージに進み。

この２つの命令の直後の２つの命令がＤステージを開始
する。さらに、Ｃ２において、命令ｎ、命令ｎ＋１はＬ
ステージに進み、この２つの命令の直後の２つの命令が
Ａステージに進む、また、直後の２つの命令のさらに後
に続く２つの命令がＤステージを開始する。以下、同様
にして、複数の命令（本実施例においては２つの命令の
組）が、各処理ステージによって、並列に処理される。

その結果、各命令は、各処理ステージの処理時間である
サイクル時間毎に処理されるように見え、総合的な命令
処理時間が短縮される。

ここで、個々の命令について着目すると、各命令処理は
、サイクルを単位時間として、Ｄ、Ａ。

Ｌ、Ｅ、Ｐと呼ぶ各ステージを経て進行する。つまり、
第１図において、命令レジスタ１０．１１に保持されて
いる命令は、Ｄステージで、命令デコーダ２０．２１に
よる命令の解読と、アドレス加算器４０．４１によるア
ドレスの計算が行われ、ストレージ・オペランドの論理
アドレスが得られる０次のＡステージでは、ストレージ
５０．５１において、論理アドレスから物理アドレスへ
の変換と、ストレージ・オペランドの読み出しが行われ
る。そして、続くＬステージでは、ストレージ５０．５
１から読み出されたストレージ・オペランドをオペラン
ド・バッファ６０へ転送し、さらに、オペランド・バッ
ファ６０から演算器８０゜８１に転送する。また、汎用
レジスタ７０からレジスタ・オペランドを読み出して、
演算器８０゜８１に転送する０以上で、命令で指定され
た演算処理を演算器８０．８１において開始するための
準備が整う、Ｅステージでは、演算器８０．８１による
演算処理が実行される。そして、Ｐステージで、演算器
８０．８１からの演算結果が、汎用レジスタ７０へ書き
込まれる。

ここで１本実施例において、説明のために用いる命令の
型式について説明する。第３図は、ＲＲ型式及びＲＸ型
式と呼ばれる命令の型式を示している。ＲＲ型式命令は
、ｏｐ部、Ｒ１部、Ｒ２部から構成されている。ＲＸ型
式命令は、０２部。

Ｒ１部、Ｘ２部、８２部、Ｄ２部から構成されている。

０２部は、演算器８０．８１において実行されるべき演
算処理の種類を示す、Ｒ１，Ｒ２゜Ｘ２．Ｂ２の各部は
、汎用レジスタ７０を構成しているレジスタを指定する
。Ｒ１部、Ｒ２部は。

それぞれ、第１．第２オペランドが格納されているレジ
スタを指定する。Ｘ２部、８２部が指定するレジスタの
内容は、Ｄ２部の内容とアドレス加算器４０によって加
算され、ストレージ５０に格納されている第２オペラン
ドの論理アドレスが生成される。ＲＲ型式命令及びＲＸ
型式命令は、一般に、第１オペランドと第２オペランド
とを読み出し、演算を施して、第１オペランドが格納さ
れていたレジスタへ演算結果を書き込む、ただし。

いわゆるロード命令の場合には、第２オペランドを読み
出し、演算を施すことなく、第１オペランドに指定され
たレジスタへ書き込みを行う。

第４図は、本発明の効果が発揮される命令列の一例を示
している。先行命令りは、いわゆるロード命令の例であ
る。Ｘｂ、Ｂｂが指定するレジスタの内容（Ｘｂ）、（
Ｂｂ）と、Ｄｂの値そのものを加算することによって、
ストレージに置かれている第２オペランドの論理アドレ
スｓｂが得られる。先行命令りは、論理アドレスｓｂに
よって指定される第２オペランド（ｓｂ）を、レジスタ
Ｒａへ書き込む、後続命令ＡＲは、レジスタ間で加算を
行う命令の例である。第１オペランドは、Ｒｃが指定す
るレジスタの内容（Ｒｃ）であり、第２オペランドは、
Ｒｄが指定するレジスタの内容（Ｒｄ）である、後続命
令ＡＲは、（Ｒｅ）と（Ｒｄ）を加算し、レジスタＲｃ
へ書き込む、しかし、Ｒｃ　＝　ＲａまたはＲｄ＝Ｒａ
である場合には、先行命令りがレジスタへの書き込みを
完了するまで、後続命令ＡＲはレジスタからのオペラン
ドの読み出しを開始することができない、この状態を、
レジスタ・オペランド・コンフリクト、または、単に、
オペランド・コンフリクトと呼ぶ。

本発明は、オペランド・コンフリクトが発生している場
合においても、先行命令であるロード命令のレジスタへ
の書き込みを待つことなく、後続命令の演算処理を行う
ことを可能とする。

第５図は、第４図の命令列を含む命令列を、２命令ずつ
並列に処理するときの命令の流れを示すタイム・チャー
トである。

第５Ａ図は、第４図の命令列の行先命令りと後続命令Ａ
Ｒとの間でオペランド・コンフリクトが発生していない
（Ｒｃ≠ＲａかつＲｄ≠Ｒａ）場合のタイム・チャート
を示している。この場合には、第２Ｂ図に示したパイプ
ライン処理方式における命令処理の櫟準的な流れと同一
であり、処理に遅滞は生じていない。

第５Ｂ図は、第４図の命令列の先行命令りと後続命令Ａ
Ｒとの間でオペランド・コンフリクトが発生している（
Ｒｃ＝ＲａまたはＲｄ　＝　Ｒａ　）場合のタイム・チ
ャートを示している。この場合、後続命令ＡＲが読み出
すべきオペランドの少なくとも一方（（Ｒｃ）または（
Ｒｄ））は、先行命令りによってレジスタＲａに書き込
まれる内容である。レジスタＲａへの書き込みを行う先
行命令りのＰステージは、Ｃ４サイクルにおいて処理さ
れる。したがって、レジスタＲｃ、Ｒｄからオペランド
の読み出しを行う後続命令ＡＲのＬステージは、Ｃ４サ
イクルまでは完了することができない、この結果、演算
処理が行われるＥステージに着目すると、命令ＡＲ以降
の命令は、オペランド・コンフリクトが発生していない
場合に比べて、処理に２サイクルの遅滞が生じることと
なる。

オペランド・コンフリクトによる処理の遅滞を解決する
ための従来技術としては、演算器８０゜８１から汎用レ
ジスタ７０への書き込みバスの途中から、オペランドを
読み出すための短絡バスを設ける方法が知られている。

この方法を、レジスタ・オペランド・ラップアラウンド
、または、単に、オペランド・ラップアラウンドと呼ぶ
。

第５Ｃ図は、第４図の命令列の先行命令りと後続命令Ａ
Ｒとの間でオペランド・コンフリクトが発生している（
Ｒｃ＝ＲａまたはＲｄ＝Ｒａ）ときに、オペランド・ラ
ップアラウンドを用いる場合のタイム・チャートを示し
ている。この場合、後続命令ＡＲが読み出すべきオペラ
ンド少なくとも一方（（Ｒｅ）または（Ｒｄ））が、先
行命令りによってレジスタＲａへ書き込まれる内容であ
ることには変わりはない。しかし、オペランド・ラップ
アラウンドを用いているために、後続命令ＡＲのＬステ
ージにおいて、オペランドをレジスタからではなく、短
絡バスから読み出すことが可能である。この短絡バスに
読み出すべきオペランドが確定する先行命令りのＥステ
ージは、Ｃ３サイクルにおいて処理される。したがって
、後続命令ＡＲのＬステージは、Ｃ３サイクルまでで完
了することができる。この結果、演算処理が行われるＥ
ステージに着目すると、命令ＡＲ以降の命令は、オペラ
ンド・コンフリクトが発生していない場合に比べて、処
理に１サイクルの遅滞が生じることになる。

ところで、第４図の命令列の処理において、ストレージ
５０からオペランド・バッファ６０へ読み出される先行
命令りの第２オペランド（ｓｂ）は、演算器８０による
演算を施されることなく。

そのままレジスタＲａへ書き込まれる。したがって、先
行命令りと後続命令ＡＲとの間でオペランド・コンフリ
クトが発生している（Ｒｃ＝ＲａまたはＲｄ＝Ｒａ）場
合、後続命令ＡＲがレジスタＲａから読み出すべきオペ
ランド（Ｒａ）は、先行命令りがストレージ５０からオ
ペランド・バッファ６０へ読み出すオペランド（Ｓ　ｂ
）と同一である。本発明は、後続命令ＡＲが読み出すべ
きオペランドを、行先命令りが演算結果を書き込む汎用
レジスタ７０のレジスタからではなく、先行命令りがオ
ペランドを読み出すリソース（この場合は、オペランド
・バッファ６０）から読み出すことを可能にする。

第５Ｄ図は、第４図の命令列の行先命令りと後続命令Ａ
Ｒとの間でオペランド・コンフリクトが発生している（
　Ｒｃ　＝　ＲａまたはＲｄ　＝　Ｒａ　）ときに１本
発明を用いる場合のタイム・チャートを示している１本
発明によれば、後続命令ＡＲは、Ｌステージにおいて、
オペランドを汎用レジスタ７０からではなく、オペラン
ド・バッファ６０から読み出すことが可能である。この
オペランド・バッファ６０に読み出すべきオペランドが
確定する先行命令しのしステージは、Ｃ２サイクルにお
いて処理される。したがって、後続命令ＡＲのＬステー
ジは、Ｃ２サイクルまでで完了することができる。この
結果、演算処理が行われるＥステージに清目すると、命
令ＡＲ以降の命令も、オペランド・コンフリクトが発生
していない場合と同様なサイクルで処理することが可能
となる。

さて、以下では、第１図に戻って、本発明を用いて構成
された装置の動作を説明する。

命令レジスタ１０．１１に設定された命令は、Ｄステー
ジにおいて、命令の解読とアドレス計算が行われる。つ
まり、命令の０２部が命令デコーダ２０．２１によって
解読され、装置内の各部を制御するための命令解読情報
を生成する。この命令解読情報のなかで９本発明に関連
のある情報を次に示す。

・ＯＰ・・・演算器ｓｏ、ｓｉにおいて行うべき演算の
種類を指定する。

・Ｎ１・・・汎用レジスタ７０から第１オペランドの読
み出しを行うことを示す。

・Ｎ２・・・汎用レジスタ７０から第２オペランドの読
み出しを行うことを示す。

・ＣＨ・・・汎用レジスタ７０へ演算結果の書き込みを
行うことを示す。

・ＬＤ・・・ロード（ストレージ及びレジスタ内の第２
オペランドをレジスタへ転送する）命令であることを示
す。

・ＢＰ・・・ストレージ５０．５１から読み出しを行う
オペランドを保持するオペランド・バッファ６０のエン
トリを指定する。

さらに、命令のＲ１部は、第１オペランドの読み出し及
び演算結果の書き込みを行うべき汎用レジスタ７０のレ
ジスタを指定する。また、命令型式がＲＲ型式である場
合には、命令のＲ２部は、第２オペランドの読み出しを
行う汎用レジスタ７０のレジスタを指定する。一方、命
令型式がＲＸ型式である場合には、命令のＸ２部と８２
部は、ストレージ５０．５１から読み出すオペランドの
論理アドレスを計算するために用いられる汎用レジスタ
７０のレジスタを指定する。これらの命令解読情報は、
命令キュー３０によって、順次、保持される。

命令型式がＲＸ型式である場合、命令の解読が命令デコ
ーダ２０．２１において行われると同時に、ストレージ
５０．５１から読み出すオペランドの論理アドレスの計
算がアドレス加算器４０゜４１において行われる。つま
り、命令のＸ２部と８２部によって指定された汎用レジ
スタ７０のレジスタの内容と命令のＤ２部とがアドレス
加算器４０．４１によって加算され、ストレージ５０゜
５１へ送出される。このとき、読み出すオペランドを保
持すべきオペランド・バッファ６０のエントリを指定す
る命令解読情報ＢＰも、ストレージ５０．５１へ送出さ
れる。

ストレージ５０．５１は、読み出すべきオペランドの論
理アドレスを受は取ると、Ａステージにおいて、論理ア
ドレスから物理アドレスへの変換を行って、オペランド
を読み出す、読み出したオペランドは、受は取って命令
解読情報ＢＰとともに、オペランド・バッファ６０へ送
出する。一般に、ストレージ５０．５１は、高速小容量
のバッファ・ストレージと、低速大容量のメイン・スト
レージとの組合せによって構成される。読み出すべきオ
ペランドがバッファ・ストレージ内に存在する場合には
、１サイクルの間にオペランドを読み出すことが可能で
ある。しかし、読み出すべきオペランドがバッファ・ス
トレージ内に存在しない場合には、オペランドを読み出
すために数サイクル必要となり、Ａステージにおける処
理時間が遅延することとなる。

オペランド・バッファ６０は、Ｌステージにおいて、ス
トレージ５０．５１から送られてくるオペランドと命令
解読情報ＢＰを受は取る。受は取られたオペランドは、
命令解読情報ＢＰによって指定されるオペランド・バッ
ファ６０のエントリに保持される。

さて、ある特定の命令について、命令解読情報が命令キ
ュー３ｏに保持され、また、必要な場合にはストレージ
５０．５１から読み出すべきオペランドがオペランド・
バッファ６０に保持されているとき、演算器８０．８１
が以前の命令の演算処理を完了することが、その命令の
演算処理を演算器８０．８１によって行うための条件で
ある。

以上の条件が整うと、Ｌステージにおいて、命令解読情
報が命令キュー３０から取り出されて、演算器８０．８
１へ送出される。このときに、命令キュー３０からオペ
ランド・バッファ６０へ送られる命令解読情報ＢＰによ
って指定されるエントリに保持されているオペランドが
取り出される。

また、命令キュー３０から汎用レジスタ７０へ送られる
命令解読情報Ｒ１及びＲ２によって指定されるレジスタ
の内容が読み出される。オペランド・バッファ６０また
は汎用レジスタ７０から読み出されるオペランドは、命
令キュー３０から送られてくる命令解読情報Ｎ２によっ
て制御されるセレクタ８４．８５において一方が選択さ
れ、演算器８０．８１へ送られる。この際、命令解読情
報は、ラップ制御回路９０及び演算制御回路９５を介し
て演算器８０．８１へ送られ、また、オペランドは、ラ
ップ制御回路９０によって制御されるセレクタ８７．８
９を介して演算器８０．８１へ送られる０本発明は、主
として、ラップ制御回路９０、演算制御回路９５及びセ
レクタ８７．８９によって実現されるが、詳細について
は後述することとする。

演算器８０．８１は、Ｅステージにおいて、命令解読情
報ＯＰによって指定される演算を、第１オペランドと第
２オペランドとの間に施し、演算結果を求める。簡単な
演算処理は、通常、１サイクルで完了することが可能で
ある。しかし、複雑な演算処理を行う場合には、数サイ
クルを必要とし、Ｅステージが遅延する結果となる。

演算器８０．８１によって演算結果が求められると、そ
の演算結果は、Ｐステージにおいて、命令解読情報Ｒ１
によって指定される汎用レジスタ７０のレジスタへ書き
込まれる。

さて、命令キュー３ｏは、命令デコーダ２０゜２１にお
いて命令の解読が完了してから、演算器８０．８１にお
いて演算処理が開始されるまで、命令解読情報を保持す
るために設けられている。

ここでは、命令キュー３０の動作について詳しく説明す
る。

命令キュー３０は、イン・ポインタとアウト・ポインタ
とによって、先入れ先出しくＦ　Ｉ　ＦＯ）制御が行わ
れる。本実施例において、命令キュー３０は、２つのイ
ン・ポインタ３２．３３と、２つのアウト・ポインタ３
６．３７を備えている。

イン・ポインタ３２．３３は、それぞれ、命令デコーダ
２０．２１から送られてくる命令解読情報を保持すべき
エントリを指示している。アウト・ポインタ３６．３７
は、それぞれ、演算器８０゜８１において演算処理が開
始されるときに装置内の各部へ送り出すべき命令解読情
報を保持しているエントリを指示している。イン・ポイ
ンタ３３及びアウト・ポインタ３７は、それぞれ、常に
、イン・ポインタ３２及びアウト・ポインタ３６が指示
しているエントリの次のエントリを指示するように制御
される。したがって、２つのイン・ポインタ及びアウト
・ポインタは、１つにまとめることも可能である。命令
デコーダ２０．２１は。

それぞれ、命令レジスタ１０．１１に保持されている命
令の解読が完了すると、命令解読情報を命令キュー３０
へ送り出すとともに、解読完了信号をイン・ポインタ３
２．３３へ送出する。命令デコーダ２０．２１の両方が
解読完了信号を送出した場合には、イン・ポインタ３２
．３３は、２つインクリメントされる。命令デコーダ２
０のみが解読完了信号を送出した場合には、イン・ポイ
ンタ３２．３３は、１つインクリメントされる。命令デ
コーダ２０が解読完了信号を送出しなかった場合には、
命令デコーダ２１が送出した解読完了信号は抑【ヒされ
、イン・ポインタ３２．３３は、インクリメントされな
い、演算制御回路９５は、演算器８０．８１において命
令の演算処理が完了すると、演算器８０．８１に対して
演算結果を汎用レジスタ７０へ書き込むことを指示する
とともに、演算器８０．８１に対応した演算完了信号を
アウト・ポインタ３６．３７へ送出する。演算制御回路
９５が演算器８０．８１の両方に対応した演算完了信号
を送出した場合には、アウト・ポインタ３６．３７は、
２つインクリメントされる。

演算制御回路９５が演算器８０．８１の片方のみに対応
した演算完了信号を送出した場合には、アウト・ポイン
タ３６．３７は、１つインクリメントされる。

オペランド・コンフリクトによる処理の遅滞を解決する
本発明は、オペランド・コンフリクトを発生している先
行命令がいわゆるロード命令である場合に、オペランド
・コンフリクトを発生している後続命令が読み出すべき
オペランドとして、先行命令が読み出したオペランドを
供給する０本実施例においては、ラップ制御回路９ｏが
、オペランド・コンフリクトの検出及びそれによる処理
の遅滞の解決のための制御を行う。

第６図は、ラップ制御回路９０の内部構成を示すブロッ
ク図である０次のサイクルにおいて演算処理を行うため
に待機している先行命令及び後続命令の命令解読情報は
、命令キュー３０からラップ制御回路９０へ送られてく
る。先行命令の命令解読情報は、アウト・ポインタ３６
によって指示される命令キュー３０のエントリに保持さ
れている。一方、後続命令の命令解読情報は、アウト・
ポインタ３７によって指示される命令キュー３０のエン
トリに保持されている。以後の説明において必要な場合
には、先行命令の命令解読情報には文字Ｐは、後続命令
の命令解読情報には文字Ｓを後に付して区別することと
する。

さて、先行命令がロード命令であることを示す命令解読
情報ＬＤｐ、また、先行命令が汎用レジスタ７０へ演算
結果の書き込みを行うことを示す命令解読情報ＣＨｐ及
びそのレジスタを指定する命令解読情報Ｒ１ｐは、アウ
ト・ポインタ３６によって指示される命令キュー３０の
エントリからラップ制御回路９０へ送られる。一方、後
続命令が汎用レジスタ７０から第１オペランドの読み出
しを行うことを示す命令解読情報Ｎｌｓと汎用レジスタ
７ｏへ演算結果の書き込みを行うことを示す命令解読情
報ＣＨｓ及びそのレジスタを指定する命令解読情報Ｒ１
ｇと、汎用レジスタ７ｏがら第２オペランドの読み出し
を行うことを示す命令解読情報Ｎ２ｓ及びそのレジスタ
を指定する命令解読情報Ｒ２ｓは、アウト・ポインタ３
７によって指示される命令キュー３ｏのエントリがらラ
ップ制御回路９０へ送られる０以上の命令解読情報を用
いて、ラップ制御回路９ｏは、オペランド・コンフリク
ト検出信号ｏｃ１本発明における先行命令がロード命令
である場合のオペランド・ラップアラウンド指示信号Ｌ
ＷＩ、ＬＷ２及び先行命令の演算結果の書き込みを抑止
する書き込み抑止信号ＷＣを生成する。

第６図において、先行命令が書き込みを行うレジスタを
指定するＲＩＰと、後続命令が読み出しを行うレジスタ
を指定するＲｌｓ、Ｒ２ｇとは、それぞれ、比較器９０
１，９０２によって比較される。先行命令がレジスタへ
書き込みを行って。

かつ、後続命令がレジスタがら読み出しを行い、また、
それらのレジスタが一致していることは。

アンド・ゲート９１１，９１２によって検出される。つ
まり、アンド・ゲート９１１，９１２は、従来のオペラ
ンド・コンフリクトを、それぞれ。

後続命令の第１．第２オペランドに対して検出している
。先行命令がいわゆるロード命令ではないことは、イン
バータ９２０の出力によって示される。その結果、アン
ド・ゲート９３１，９３２の出力は、それぞれ、後続命
令の第１．第２オペランドを読み出すときに、ロード命
令以外の先行命令との間で、オペランド・コンフリクト
を発生していることを示す、オア・ゲート９４０は、ア
ンド・ゲート９３１，９３２の少なくとも一方がオペラ
ンド・コンフリクトを検出すると、オペランド・コンフ
リクト検出信号ＯＣを出力する。ところが、アンド・ゲ
ート９１１，９１２が従来のオペランド・コンフリクト
を検出しているとき、先行命令がいわゆるロード命令で
あるならば、アンド・ゲート９３１，９３２は、オペラ
ンド・コンフリクト検出信号ｏＣの出力を抑止する。一
方、このときには、アンド・ゲート９５１，９５４Ｈ，
：よって、それぞれ、後続命令の第１．第２オペランド
に対応したオペランド・ラップアラウンド指示信号ＬＷ
Ｉ、ＬＷ２が出力される。先行命令及び後続命令がレジ
スタへ書き込みを行い、また。

それらのレジスタが一致していることは、アンド・ゲー
ト９１３によって検出される。この場合には、先行命令
の演算結果ではなく、後続命令の演算結果がレジスタへ
書き込まれるべきである。したがって、アンド・ゲート
９１３によって、先行命令書き込み抑止信号ＷＣが出力
される。

オペランド・コンフリクト検出信号ｏＣは、演算制御回
路９５へ送られ、後続命令が演算器８１において演算処
理を開始することを抑止するために用いられる。この場
合には、後続命令以降の処理に遅滞が生じることとなる
。また、オペランド・ラップアラウンド指示信号ＬＷＩ
、ＬＷ２は、それぞれ、セレクタ８７．８９へ送られ、
先行命令が読み出す第２オペランドを、後続命令が読み
出すべき第１．第２オペランドとして選択するために用
いられる。さらに、先行命令書き込み抑止信号ＷＣは、
演算制御回路９５へ送られ、先行命令が演算器８０にお
いて行った演算処理の演算結果を汎用レジスタ７０へ書
き込むことを抑止するために用いられる。

以上のように制御することによって、第１図に示した装
置は、第４図の命令列を、第５Ｄ図のタイム・チャート
に従って、処理することが可能となる。

第７図は、第１図における命令キュー３０及びオペラン
ド・バッファ６０を、２つの命令キュー３０．３１と２
つのオペランド・バッファ６０゜６１とによって構成し
た変形例である１本変形例において、命令キュー３０．
３１に対するイン・ポインタ３２．３３及びアウト・ポ
インタ３６゜３７は、各々独立に制御することも可能で
ある。

それ以外の装置各部（例えば、本発明において特徴的な
ラップ制御回路９０など）は、第１図に示した装置と同
一構成とすることが可能である。

第８図は、第１図において二重化されている次の装置各
部を、二重化しないで構成した変形例である。つまり、
命令レジスタ１０．命令デコーダ２０、アドレス加算器
４０．そして、ストレージ５０によって構成した変形例
である。この変形例は、各々の演算部８０．８１のスル
ープットが、命令デコーダ２０のスルーブツトに比べて
低い場合に有効である。ところで、この変形例において
は、命令キュー３０に対して、１つのイン・ポインタ３
２と２つのアウト・ポインタ３６．３７が設けられる。

イン・ポインタ３２は、１つの命令デコーダ２０が命令
の解読を完了すると送り出す解読完了信号によってのみ
制御される。つまり。

命令デコーダ２０が解読完了信号を送出した場合に、イ
ン・ポインタ３２は、１つインクリメントされる。一方
、アウト・ポインタ３６．３７は、第１図に示した装置
と同じく、演算制御回路９５が送り出す２つの演算器８
０．８１に対応した演算完了信号によって制御される。

それ以外の装置各部（例えば１本発明において特徴的な
ラップ制御回路９０など）は、第１図に示した装置と同
一として構成することが可能である。

第９図は、命令を１つずつ処理する装置に対して、本発
明を適用した他の一実施例である１本実施例は、第８図
に示した変形例にさらに変形を加えた例と考えることも
できる。つまり、第８図における２つの演算器８０．８
１を、１つの演算器８０によって構成した例と考えるこ
ともできる。

第１０図は、第４図の命令列を含む命令列を、１命令ず
つ処理するときの命令の流れを示すタイム・チャートで
ある。ただし、第１０図に示したタイム・チャートにお
いては、先行命令りの直前の命令が、演算処理のために
Ｅステージを２サイクル占有している０本実施例におい
ては、第１０図に示したように、オペランド・コンフリ
クトを発生している先行のロード命令以前の命令の演算
処理が複雑で、先行のロード命令の演算処理が待機させ
られている場合に効果を発揮する。

第１０Ａ図は、第４図の命令列の先行命令りと後続命令
ＡＲとの間でオペランド・コンフリクトが発生していな
い（Ｒｃ≠ＲａかつＲｄ≠Ｒａ）場合のタイム・チャー
トを示している。この場合には、演算処理が行われるＥ
ステージに着目すると、先行命令りの直前の命令の演算
処理による遅滞が生じている。

ところで、第４図の命令列の処理において、ストレージ
５０からオペランド・バッファ６０へ読み出される先行
命令りの第２オペランド（ｓｂ）は、演算部８０による
演算を施されることなく。

そのままレジスタＲａへ書き込まれる。したがって、先
行命令りは、演算器８０において特定の演算処理を行う
必要性はない０本発明は、先行命令りと後続命令ＡＲの
演算処理のために必要なオペランドを、オペランド・バ
ッファ６０及び汎用レジスタ７０から同時に読み出し、
先行命令りは。

演算器８０による演算処理を行うことなく処理を行い、
その時点で空き状態になる演算器８０を用いて、後続命
令ＡＲの演算処理を行う。

第１０Ｂ図は、第４図の命令列の先行命令りと後続命令
ＡＲとの間でオペランド・コンフリクトが発生していな
い（Ｒｃ　＃　ＲａかつＲｄ≠Ｒａ）ときに、本発明を
用いる場合のタイム・チャートを示している。本発明に
よれば、先行命令りと後続命令ＡＲのＥステージは、同
時に、Ｃ４サイクルにおいて処理される。その結果、演
算処理が行われるＥステージに着目すると、命令ＡＲ以
降の命令は、従来に比べて、処理を１サイクル早く行う
ことが可能となる。

第１０Ｃ図は、第４図の命令列の行先命令りと後続命令
ＡＲとの間でオペランド・コンフリクトが発生している
（　Ｒｃ　＝　ＲａまたはＲｄ　＝　Ｒａ　）場合のタ
イム・チャートを示している。この場合に、後続命令Ａ
Ｒが読み出すべきオペランドの少なくとも一方（（Ｒｅ
）または（Ｒｄ））は、先行命令りによってレジスタＲ
ａに書き込まれる内容である。レジスタＲａへの書き込
みを行う先行命令りのＰステージは、Ｃ５サイクルにお
いて処理される。したがって、レジスタＲｃ、Ｒｄがら
オペランドの読み出しを行う後続命令ＡＲのＬステージ
は、Ｃ５サイクルまでは完了することができない、この
結果、演算処理が行われるＥステージに着目すると、命
令ＡＲ以降の命令は、オペランド・コンフリクトが発生
していない場合に比べて、さらに処理に１サイクルの遅
滞が生じ、結局２サイクルの遅滞が生じることとなる。

第１０Ｄ図は、第４図の命令列の先行命令りと後続命令
ＡＲとの間でオペランド・コンフリクトが発生している
（　Ｒｃ　＝　ＲａまたはＲｄ＝＝Ｒａ）ときに、オペ
ランド・ラップアラウンドを用いる場合のタイム・チャ
ートを示している。この場合には、後続命令ＡＲのＬス
テージにおいて、オペランドをレジスタからではなく、
前述した短絡バスから読み出すことが可能である。この
短絡バスに読み出すべきオペランドが確定する先行命令
りのＥステージは、Ｃ４サイクルにおいて処理される。

したがって、後続命令ＡＲのＬステージは、Ｃ４サイク
ルまでで完了することができる。この結果、演算処理が
行われるＥステージに着目すると、命令ＡＲ以降の命令
は、オペランド・コンフリクトが発生していない場合と
同じく、処理に１サイクルの遅滞が生じることにな・る
。

さて、前述したように、先行命令りと後続命令ＡＲとの
間でオペランド・コンフリクトが発生している（Ｒｃ＝
ＲａまたはＲｄ＝Ｒａ）場合、後続命令ＡＲがレジスタ
Ｒａから読み出すべきオペランド（Ｒａ　）は、先行命
令りがストレージ５０からオペランド・バッファ６０へ
読み出すオペランド（ｓｂ）と同一である。したがって
、第１図に示した実施例において説明した本発明は、後
続命令ＡＲが読み出すべきオペランドを、先行命令りが
演算結果を書き込む汎用レジスタ７ｏのレジスタからで
はなく、先行命令りがオペランドを読み出すリソース（
この場合は、オペランド・バッファ６０）から読み出す
ことを可能にする。

第１０Ｅ図は、第４図の命令列の先行命令りと後続命令
ＡＲとの間でオペランド・コンフリクトが発生している
（Ｒｃ＝ＲａまたはＲｄ　＝　Ｒａ　）ときに、本発明
を用いる場合のタイム・チャー１〜を示している。本発
明によれば、先行命令りは、演算処理を行うことなく処
理され、一方、後続命令ＡＲは、Ｌステージにおいて、
オペランドを汎用レジスタ７０からではなく、オペラン
ド・バッファ６０から読み出すことが可能である。この
オペランド・バッファ６０に読み出すべきオペランドが
確定する先行命令りのＬステージは、Ｃ３サイクルにお
いた処理される。したがって、後続命令ＡＲのＬステー
ジは、Ｃ３サイクルまでで完了することができる。この
結果、演算処理が行われるＥステージに着目すると、命
令ＡＲ以降の命令も、オペランド・コンフリクトを発生
していない場合と同様に、処理を１サイクル早く行うこ
とが可能となる。

さて、以下では、第９図に戻って、本発明を用いて構成
された装置の動作を説明する。

第９図に示される装置各部において、命令レジスタ１０
．命令デコーダ２０．命令キュー３０゜アドレス加算器
４０．ストレージ５０及びオペランド・バッファ６０は
、第８図に示した装置各部と同様に構成されており、そ
の動作もまた同様である。つまり、命令レジスタ１０に
設定された命令は、Ｄステージにおいて、命令デコーダ
２０による命令の解読と、アドレス加算器４０によるア
ドレス計算が行われる。命令デコーダ２０によって生成
された命令解読情報は、命令キュー３０によって、順次
、保持される。ストレージ５０は、Ａステージにおいて
、論理アドレスから物理アドレスへの変換と、オペラン
ドの読み出しを行う。

オペランド・バッファ６０は、Ｌステージにおいて、ス
トレージ５０から送られているオペランドを受は取り、
命令解読情報ＢＰによって指定されるエントリに保持す
る。

さて、前述したように、ある特定の命令について、命令
解読情報が命令キュー３０に保持され、また、必要な場
合にはストレージ５０から読み出すべきオペランドがオ
ペランド・バッファ６０に保持されているとき、演算器
８０が以前の命令の演算処理を完了することが、その命
令の演算処理を演算器８０によって行うための条件であ
る０以上の条件が整うと、Ｌステージにおいて、命令解
読情報が命令キュー３０から取り出されて、その命令の
演算処理が開始される０行うべき演算の種類は、命令キ
ュー３０から演算器８０へ送られる命令解読情報ＯＰに
よって指定される。一方、このとき同時に、命令キュー
３０からオペランド・バッファ６０へ送られる命令解読
情報ＢＰによって指定されるエントリに保持されている
オペランドが取り出される。また、命令キュー３０から
汎用レジスタ７０へ送られる命令解読情報Ｒ１及びＲ２
によって指定されるレジスタの内容が読み出される。オ
ペランド・バッファ６０または汎用レジスタ７０から読
み出されるオペランドは、命令キュー３０から送られて
くる命令解読情報Ｎ２によって制御されるセレクタ８４
．８５において一方が選択され、演算器８０へ送られる
。この際、命令解読情報は、ラップ制御回路９０及び演
算制御回路９５を介して演算器８０へ送られ、また。

オペランドは、ラップ制御回路９０によって制御される
セレクタ８６．８８を介して演算器８０へ送られる１本
発明は、主として、ラップ制御回路９０、演算制御回路
９５及びセレクタ８６．８８によって実現されるが、詳
細については後述することとする。

演算器８０は、Ｅステージにおいて、命令解読情報ｏＰ
によって指定される演算を、第１オペランドと第２オペ
ランドとの間に施し、演算結果を求める。簡単な演算処
理は、通常、１サイクルで完了することが可能である。

しかし、複雑な演算処理を行う場合には、数サイクルを
必要とし、Ｅステージが遅延する結果となる。一方、命
令解読情報ＯＰによって指定される演算がいわゆるロー
ドである場合には、演算器８０によって特定の演算処理
を行う必要はない、この場合には、演算器８０を介する
ことなく、Ｅステージにおける演算処理を完了する。

演算器８０によって演算結果が求められると、その演算
結果は、Ｐステージにおいて、命令解読情報Ｒ１によっ
て指定される汎用レジスタ７０のレジスタへ書き込まれ
る。一方、処理されている命令がいわゆるロード命令で
ある場合には、セレクタ８０によって選択されたオペラ
ンドが、そのまま、命令解読情報Ｒ１によって指定され
る汎用レジスタ７０のレジスタへ書き込まれる。

以前の命令の処理のために既に生じている演算処理の遅
滞を解決する本発明は、いわゆるロード命令の処理に際
して、演算処理を演算器を用いることなく行い、その結
果として空きが生じることとなる演算器を後続命令の演
算処理のために用いる。また、オペランド・コンフリク
トによる処理の遅滞を解決する本発明は、オペランド・
コンフリクトを発生している先行命令がいわゆる前記の
ロード命令であり、演算処理を演算器を用いることなく
行う場合に、オペランド・コンフリクトを発生している
後続命令が読み出すべきオペランドとして、先行命令が
読み出したオペランドを供給する１本実施例においては
、ラップ制御回路９０が、ロード命令に対する演算器を
用いることなく処理するための制御とオペランド・コン
フリクトの検出を行い、また、処理の遅滞の解決のため
の制御を行う。

本実施例におけるラップ制御回路９０の内部構成は、第
６図に示した２つの演算器によって２つずつ命令処理を
行う前述の実施例におけるラップ制御回路９０の内部構
成と同一とすることが可能である。先行命令がロード命
令であることを示す命令解読情報ＬＤｐ、また、先行命
令が汎用レジスタ７０へ演算結果の書き込みを行うこと
を示す命令解読情報ＣＨｐ及びそのレジスタを指定する
命令解読情報Ｒ１ｐは、アウト・ポインタ３６によって
指示される命令キュー３０のエントリからラップ制御回
路９０へ送られる。一方、後続命令が汎用レジスタ７０
から第１オペランドの読み出しを行うことを示す命令解
読情報Ｎｌｓ、汎用レジスタ７０へ演算結果の書き込み
を行うことを示す命令解読情報ＣＨｓ及びそのレジスタ
を指定する命令解読情報Ｒ１ｇと、汎用レジスタ７０か
ら第２オペランドの読み出しを行うことを示す命令解読
情報Ｎ２ｓ及びそのレジスタを指定する命令解読情報Ｒ
２ｇは、アウト・ポインタ３７によって指示される命令
キュー３０のエントリからラップ制御回路９０へ送られ
る０以上の命令解読情報を用いて、ラップ制御回路９０
は、オペランド・コンフリクト検出信号ｏＣ１本発明に
おける先行命令がロード命令である場合のオペランド・
ラップアラウンド指示信号ＬＷＩ、ＬＷ２、先行命令の
演算結果の書き込みを抑止する書き込み抑止信号ＷＣを
生成する。

オペランド・コンフリクト検出信号ＯＣは、演算制御回
路９５へ送られ、後続命令が演算器８０において演算処
理を開始することを抑止するために用いられる。しかし
、本実施例においては、先行命令がいわゆるロード命令
ではない場合には、先行命令が演算器８０において演算
処理を行うので、本来、後続命令が演算器８１において
演算処理を開始することは不可能である。したがって、
本実施例においては、オペランド・コンフリクト検出信
号ＯＣは必要がなく、それに伴い、第６図に示されてい
るインバータ９２０．アンド・ゲート９３１，９３２．
オア・ゲート９４０も必要がない。一方、オペランド・
ラップアラウンド指示信号ＬＷＩ、ＬＷ２は、セレクタ
８６．８８へ送られ、先行命令が読み出す第２オペラン
ドを、後続命令が読み出すべき第１．第２オペランドと
して選択するために用いられる。つまり、セレクタ８６
は、オペランド、ラップアラウンド指示信号ＬＷＩが送
られてくると、先行命令（演算器８゜において演算処理
が行われない）の第２オペランド（セレクタ８４からの
パス）を選択する。オペランド・ラップアラウンド指示
信号ＬＷＩが送られてこない場合には、オペランド・ラ
ップアラウンド指示信号ＬＷ２が送られてくると、後続
命令（演算器８０において演算処理が行われる）の第１
オペランド（汎用レジスタ７０からのパス）を選択する
が、オペランド・ラップアラウンド指示信号ＬＷ２が送
られてこないと、先行命令（演算器８０において演算処
理が行われる）の第１オペランド（汎用レジスタ７０か
らの他のパス）を選択する。同様に、セレクタ８８は、
オペランド・ラップアラウンド指示信号ＬＷ２が送られ
てくると、先行命令（演算器８０において演算処理が行
われない）の第２オペランド（セレクタ８４からのパス
）を選択する。オペランド・ラップアラウンド指示信号
ＬＷ２が送られてこない場合には、オペランド・ラップ
アラウンド指示信号ＬＷＩが送られてくると、後続命令
Ｃｆｆｊｌ算器８０において演算処理が行われる）の第
２オペランド（セレクタ８５からのパス）を選択するが
、オペランド・ラップアラウンド指示信号ＬＷＩが送ら
れてこないと、先行命令（演算器８０において演算処理
が行われる）の第２オペランド（セレクタ８４からのバ
ス）を選択する。さらに、先行命令書き込み抑止信号Ｗ
Ｃは、演算制御回路９５へ送られ、先行命令（演算器８
０において演算処理が行われない）の演算結果を汎用レ
ジスタ７０へ書き込むことを抑止するために用いられる
。また、演算制御回路９Ｓは、先行命令がいわゆるロー
ド命令であることを示す命令解読情報ＬＤｐを受は取る
と、いわゆるロード命令である先行命令に対応する演算
完了信号を送出する。一方、演算器８０において後続命
令の演算処理が完了すると、後続命令に対応する演算完
了信号を送出する。これら２つの演算完了信号は、アウ
ト・ポインタ３６．３７のインクリメントを制御するた
めに用いられる。

以上のように制御することによって、第９図に示した装
置は、第４図の命令列を、第１０Ｅ図のタイム・チャー
トに従って、処理することが可能となる。

第１１図は、命令を１つずつ処理する装置に対して、本
発明を適用した他の一実施例である１本実施例は、第９
図において示されているセレクタ８４から汎用レジスタ
７０へのパスと、このバスに対応した演算制御回路９５
からの制御信号を取り除いていた変形例と考えることも
できる。それ以外の装置各部（例えば１本発明において
特徴的なラップ制御回路９０など）は、第９図に示した
装置と同一構成とすることが可能である。

ところで、第４図の命令列において、ストレージ５０か
らオペランド・バッファ６０へ読み出される先行命令り
の第２オペランド（ｓｂ）は、演算器８０による演算を
施されることなく、そのままレジスタＲａへ書き込まれ
る。したがって、先行命令りは、演算器８０において特
定の演算処理を行う必要性はない、また、先行命令りと
後続命令ＡＲの第１オペランドとの間でオペランド・コ
ンフリクトが発生している（Ｒｃ＝Ｒａ）場合、後続命
令ＡＲがレジスタＲａから読み出すべき第１オペランド
（Ｒａ）は、先行命令りがストレージ５０からオペラン
ド・バッファ６０へ読み比すオペランド（ｓｂ）と同一
である。したがって。

後続命令ＡＲが読み出すべきオペランドを、先行命令り
が演算結果を書き込む汎用レジスタ７０のレジスタから
ではなく、先行命令りがオペランドを読み出すリソース
（この場合は、オペランド・バッファ６０）から読み出
すことが可能である。

さらに、この場合、先行命令りと後続命令ＡＲが演算結
果の書き込みを行うレジスタも一致している。したがっ
て、先行命令の演算結果ではなく。

後続命令の演算結果がレジスタへ書き込まれるべきであ
り、先行命令の演算結果の書き込みを行う必要がない１
本実施例は、先行命令と後続命令の第１オペランドとの
間でオペランド・コンフリクトを発生している場合に限
って、本発明を適用する。つまり１本発明は、上記の場
合に、先行命令りと後続命令ＡＲの演算処理のために必
要なオペランドを、オペランド・バッファ６０及び汎用
レジスタ７０から同時に読み出す、そして、先行命令り
は、演算器８０による演算処理を行うことなく処理を行
い、読み出したオペランドを後続命令ＡＲへ第１オペラ
ンドとして引き渡す。後続命令ＡＲは、先行命令りから
第１オペランドを受は取り、その時点で空き状態になる
演算器８０を用いて演算処理を行う。

さて、以下では、第１１図に戻って１本発明を用いて構
成された装置の動作を説明する。

第１１図に示される装置各部は、２つのセレクタ８６．
８８を除いて、第９図に示した装置各部と同様に構成さ
れており、その動作もまた同様である。

以前の命令の処理のために既に生じている演算処理の遅
滞を解決する本発明は、いわゆるロード命令の処理に際
して、演算処理を演算器を用いることなく行い、その結
果として空きが生じることとなる演算器を後続命令の演
算処理のために用いる、また、オペランド・コンフリク
トによる処理の遅滞を解決する本発明は、オペランド・
コンフリクトを発生している先行命令がいわゆる前記の
ロード命令であり、演算処理を演算器を用いることなく
行う場合に、オペランド・コンフリクトを発生している
後続命令が読み出すべきオペランドとして、先行命令が
読み出したオペランドを供給する。本実施例においても
、ラップ制御回路９０が、ロード命令に対する演算器を
用いることなく処理するための制御とオペランド・コン
フリクトの検出を行い、また、処理の遅滞の解決のため
の制御を行う。

本実施例におけるラップ制御回路９０の内部構成は、第
６図に示したラップ制御回路９０と同一とすることが可
能である。また１本実施例においても、第９図に示した
装置における前述したラップ制御回路９０と同様に、オ
ペランド・コンフリクト検出（ｇ号○Ｃは必要がなく、
それに伴い、第６図に示されているインバータ９２０．
アンド・ゲート９３１，９３２．オア・ゲート９４０も
必要がない。また１本実施例においては、先行命令と後
続命令の第２オペランドとの間でオペランド・コンフリ
クトが発生している場合には、処理の遅滞の解決を行わ
ないので、オペランド・ラップアラウンド指示信号ＬＷ
２も必要がない。それに伴って、比較器９０２．アンド
・ゲート９１２゜９５２も必要がない、一方、オペラン
ド・ラップアラウンド指示信号ＬＷＩと先行命令書き込
み抑止信号ＷＣは、セレクタ８６．８８及び演算制御回
路９５へ送られ、処理の遅滞の解決のために用いられる
。つまり、セレクタ８６は、オペランド・ラップアラウ
ンド指示信号ＬＷＩと先行命令書き込み抑止信号ＷＣの
両信号がともに送られてくると、先行命令（演算器８０
において演算処理が行われない）の第２オペランド（セ
レクタ８４からのパス）を選択し、両信号がともに送ら
れてこないときは、先行命令（演算器８０において演算
処理が行われる）の第１オペランド（汎用レジスタ７０
からのパス）を選択する。同様に、セレクタ８８は、両
信号がともに送られてくると、後続命令（演算器８０に
おいて演算処理が行われる）の第２オペランド（セレク
タ８５からのバス）を選択し１両信号が送られてこない
ときは、先行命令（演算器８０において演算処理が行わ
れる）の第２オペランド（セレクタ８４からのバス）を
選択する。さらに、演算制御回路９５は、両信号がとも
に送られてくると、いわゆるロード命令である先行命令
に対応する演算完了信号を送出する。

一方、演算器８０において後続命令の演算処理が完了す
ると、後続命令に対応する演算完了信号を送出する。こ
れら２つの演算完了信号は、アウト・ポインタ３６．３
７のインクリメントを制御するために用いられる。

以上のように制御することによって、第１１図に示した
装置は、第４図の命令列において先行命令りと後続命令
ＡＲの第１オペランドとの間でオペランド・コンフリク
トが発生している（Ｒｃ＝Ｒａ）場合に限って、その命
令列を、第１０Ｅ図のタイム・チャートに従って、処理
することが可能となる。

〔発明の効果〕

本発明によれば、先行命令がいわゆるロード命令である
場合、先行命令と後続命令との間でオペランド・コンフ
リクトが発生しているときにも、先行命令と後続命令の
演算処理を同時に行うことができるので、オペランド・
コンフリクトによって生じる処理の遅滞を解決でき、他
の要因によって既に生じている処理の遅滞を軽減できる
という効果がある。

【図面の簡単な説明】

第１図は本発明による処理装置の一実施例の全体構成を
表わすブロック図、第２図はパイプライン処理方式にお
ける命令処理の流れを示すタイム・チャート、第３図及
び第４図は説明のために用いる命令の型式とその命令の
型式を用いた命令列の一例、第５図は第４図の命令列を
処理する場合のタイム・チャート、第、６図は第１図の
実施例のラップ制御回路の詳細なブロック図、第７図及
び第８図は第１図の実施例の変形例である。第９図は本
発明による処理装置の他の一実施例の全体構成を表わす
ブロック図、第１０図は第４図の命令列を処理する場合
のタイム・チャート、第１１図は第９図の実施例の変形
例である。１０・・・命令レジスタ、２０・・・命令デコーダ、３
０・・・命令キュー、４０・・・アドレス加葺器、５０
・・・ストレージ、６０・・・オペランド・バッファ、
７０・・・汎用レジスタ、８０・・・演算器、９０・・
・ラップ制御回路、９５・・・演算制御回路。一＼

Claims

【特許請求の範囲】１、複数の命令を並列に処理する情報処理装置において
、オペランドを保持するストレージと汎用レジスタと、該ストレージから読み出された複数の命令のオペランド
を保持し、少なくとも２つの命令のオペランドを供給す
るオペランド保持手段と、該オペランド保持手段と該汎
用レジスタに接続された少なくとも１つの演算手段と、実行すべき命令を順次解読して命令解読情報を生成する
解読手段と、該解読手段により生成された複数の命令解読情報を保持
し、少なくとも２つの命令解読情報を供給する命令保持
手段と、該命令保持手段から供給された命令解読情報により、先
行命令が読み出したオペランドに演算を施すことなく該
汎用レジスタへ書き込みを行う命令であることを検出す
る命令検出手段とを有し、該命令検出手段が該先行命令を検出した場合に、少なく
とも１つの該演算手段によって、少なくとも該先行命令
と後続命令の演算処理を同時に行うことを特徴とする情
報処理装置。２、該オペランド保持手段と該汎用レジスタに接続され
、先行命令及び後続命令のオペランドを選択するオペラ
ンド選択手段と、該オペランド選択手段に接続された少なくとも１つの演
算手段と、該命令保持手段から供給された命令解読情報により、先
行命令が該汎用レジスタのあるレジスタへ書き込みを行
い、後続命令が該汎用レジスタの同一レジスタからオペ
ランドの読み出しを行う競合状態を検出する競合検出手
段とを有し、該命令検出手段が該先行命令を検出し、該競合検出手段
が該先行命令と該後続命令との間に該競合状態を検出し
た場合に、該オペランド選択手段によって、該後続命令
の演算処理を行うべき該演算手段に該先行命令のオペラ
ンドを供給し、少なくとも１つの該演算手段によって、
少なくとも該先行命令と該後続命令の演算処理を同時に
行うことを特徴とする前記第１項記載の情報処理装置。３、該命令保持手段から供給された命令解読情報により
、先行命令が該汎用レジスタのあるレジスタへ書き込み
を行い、後続命令も該汎用レジスタの同一レジスタへ書
き込みを行う重複状態を検出する重複検出手段を有し、該命令検出手段が該先行命令を検出し、該重複検出手段
が該先行命令と該後続命令との間に該重複状態を検出し
た場合に、該先行命令のレジスタへの書き込みを抑止す
ることを特徴とする前記第１項記載の情報処理装置。