JPH07200289A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】コンパイラを複雑化させることなく処理を高速
化できる情報処理装置を提供する。 【構成】プログラムはメモリ１Ａ、１Ｂに１ワードずつ
交互に分配されて格納されている。１つの実行回路５に
対し、命令デコーダ４Ａ、４Ｂの出力を交互に選択させ
て実行させる。実行回路５が命令デコーダ４Ａ（４Ｂ）
のデコード結果を保持した後に命令デコーダ４Ａ（４
Ｂ）に対し、命令レジスタ３Ａ（３Ｂ）の出力をデコー
ドさせ、プログラムカウンタ２Ａ（２Ｂ）に対し、出力
を更新させ、命令レジスタ３Ａ（３Ｂ）に対し、メモリ
２Ａ（２Ｂ）の出力を保持させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラムメモリを内
蔵した中央演算処理装置（ＣＰＵ）、プログラムメモリ
を含まないＣＰＵとプログラムメモリとの組み合わせ、
又は、デジタルシグナルプリセッサ（ＤＳＰ）等の情報
処理装置に関する。

【０００２】

【従来の技術】この種の情報処理装置では、処理の高速
化のためにパイプライン処理を行っている。従来のパイ
プライン処理では、１つのデコーダの前段に例えば６段
のレジスタからなる命令キューを接続し、このデコーダ
の後段に同じ段数のキューを接続しており、パイプライ
ンが定常状態になった後では、通常の命令については１
サイクルで１命令を実行できるので、高速処理が可能で
ある。

【０００３】しかし、分岐命令、データ転送命令及び可
変長命令などのように処理が通常と異なる命令に対して
は、以下に述べるように処理速度が低下する。 （１）分岐命令の場合には、命令の実行順序が変わるの
で、途中まで処理していた命令を捨てて新たに命令取り
込みから始める必要があり、パイプライン処理の効果が
無くなる。

【０００４】そこで、分岐命令に対しては、その分岐先
の命令を分岐命令に後続させてパイプラインに読み込む
という分岐予測を行うものがある。しかし、分岐予測を
行わせるコンパイラが複雑になり、また、条件により分
岐しない場合には分岐先の命令を余分に実行することに
なるので処理速度が低下する。他の方法として、条件分
岐命令の後に条件分岐命令前に実行すべき命令を遅延ス
ロットとして挿入しておき、分岐先決定中に遅延スロッ
トを実行することにより、無駄時間を省くものがある。
しかし、この方法も、遅延スロットを挿入させるコンパ
イラが複雑になり、また、遅延スロットを挿入できない
場合には処理速度が低下する。

【０００５】（２）データ転送命令の場合には、実行ア
ドレスの計算やメモリアクセスの時間が必要になる。こ
の問題に対しては、命令語中にデータを配置する即値転
送命令を用いることにより、処理を高速化することがで
きる。しかし、即値転送命令は、即値データの取り込み
を待つ必要があるので、実行が複数サイクルとなり、処
理速度が低下する。

【０００６】（３）複数倍長命令の場合には、複数倍長
を１つにしてデコードをやり直す必要があるので、実行
が複数サイクルとなり、処理速度が低下する。

【０００７】

【発明が解決しようとする課題】本発明の目的は、上記
問題点に鑑み、コンパイラを複雑化させることなく処理
を高速化できる情報処理装置を提供することにある。

【０００８】

【課題を解決するための手段及びその作用】本発明に係
る情報処理装置を、実施例図中の対応する構成要素の符
号を引用して説明する。第１発明では、例えば図１に示
す如く、第ｉプログラムカウンタ２ｉ（図１ではｉ＝
Ａ、Ｂ、以下同様）と、該第ｉプログラムカウンタ２ｉ
の出力でアドレス指定される第ｉ記憶手段１ｉと、スト
ローブ信号に応答して該第ｉ記憶手段１ｉの出力を保持
する第ｉ命令レジスタ３ｉと、該第ｉ命令レジスタ３ｉ
の出力をデコードする第ｉ命令デコーダ４ｉと、をｉ＝
１〜ｎの各々について有し、さらに、選択制御信号に応
じて該第１〜ｎ命令デコーダ４Ａ、４Ｂの出力の１つを
選択し、選択した該出力に基づいて所定の処理を実行す
る実行回路５と、実行回路５に対し、該選択制御信号を
供給して第１〜ｎ命令デコーダ４Ａ、４Ｂの出力を順に
選択させて実行させ、実行回路５が該第ｉ命令デコーダ
４ｉのデコード結果を取得した後に該第ｉ命令デコーダ
４ｉに対し、該第ｉ命令レジスタ３ｉの出力をデコード
させ、該第ｉ命令デコーダ４ｉに対しデコードさせた後
に該第ｉプログラムカウンタ２ｉに対し、出力を更新さ
せ、該更新後に該第ｉ命令レジスタ３ｉに対し、該スト
ローブ信号を供給して第ｉ記憶手段１ｉの出力を保持さ
せる制御回路６を有し、プログラムが該第１〜ｎ記憶手
段１Ａ、１Ｂに、該第１〜ｎ記憶手段１Ａ、１Ｂの順に
１ワードずつ分配されて格納されている。ここに１ワー
ドとは、最小の命令語長、すなち基本命令語長である。

【０００９】この第１発明によれば、分岐命令に関しコ
ンパイラに特別な処理をさせることなく、分岐命令と分
岐先の命令とが間断なく連続して実行されるので、コン
パイラを複雑化させることなく、従来よりも処理を高速
化することが可能となる。第２発明では、例えば図９に
示す如く、プログラムカウンタ２と、プログラムのｎワ
ードが１アドレス内に順に格納され、プログラムカウン
タ２の出力でアドレス指定されて該ｎワードを出力する
記憶手段１と、ストローブ信号に応答して記憶手段１の
出力を１ワードずつ合計ｎワード保持する第１〜ｎ命令
レジスタ３Ａ、３Ｂと、該第１〜ｎ命令レジスタ３Ａ、
３Ｂの出力をそれぞれデコードする第１〜ｎ命令デコー
ダ４Ａ、４Ｂと、選択制御信号に応じて該第１〜ｎ命令
デコーダ４Ａ、４Ｂの出力の１つを選択し、選択した該
出力に基づいて所定の処理を実行する実行回路５と、実
行回路５に対し、該選択制御信号を供給して第１〜ｎ命
令デコーダ４Ａ、４Ｂの出力を順に選択させて実行さ
せ、実行回路５が該第ｉ命令デコーダ４ｉ（図９ではｉ
＝Ａ、Ｂ、以下同様）のデコード結果を取得した後に該
第ｉ命令デコーダ４ｉに対し、該第ｉ命令レジスタ３ｉ
の出力をデコードさせ、実行回路５が該第１〜ｎ命令デ
コーダ４Ａ、４Ｂの全てのデコード結果を取得した後
に、プログラムカウンタ２Ａ、２Ｂに対し、出力を更新
させ、該更新後に該第１〜ｎ命令レジスタ３Ａ、３Ｂに
対し、該ストローブ信号を供給して記憶手段１Ａ、１Ｂ
の出力を保持させる制御回路６と、を有する。

【００１０】この第２発明によれば、分岐命令に関しコ
ンパイラに特別な処理をさせることなく、分岐命令と分
岐先の命令とが間断なく連続して実行されるので、コン
パイラを複雑化させることなく、従来よりも処理を高速
化することが可能となる。第３発明では、例えば図１８
に示す如く、第ｉプログラムカウンタ２ｉ（図１８では
ｉ＝Ａ、Ｂ、以下同様）と、該第ｉプログラムカウンタ
２ｉの出力でアドレス指定される第ｉ記憶手段１ｉと、
ストローブ信号に応答して該第ｉ記憶手段１ｉの出力を
保持する第ｉ命令レジスタ３ｉと、をｉ＝１〜ｎの各々
について有し、さらに、選択制御信号に応じて該第１〜
ｎ命令レジスタ３Ａ、３Ｂの出力の１つを選択し、選択
した該出力をデコードする命令デコーダ４と、命令デコ
ーダ４の出力に基づいて所定の処理を実行する実行回路
５と、命令デコーダ４に対し、該選択制御信号を供給し
て第１〜ｎ命令レジスタ３Ａ、３Ｂの出力を順に選択さ
せてデコードさせ、該第ｉ命令レジスタ３ｉの出力が命
令デコーダ４で選択された後に該第ｉプログラムカウン
タ２ｉに対し、出力を更新させ、該更新後に該第ｉ命令
レジスタ３ｉに対し、該ストローブ信号を供給して該第
ｉ記憶手段１ｉの出力を保持させる制御回路６と、を有
し、プログラムが該第１〜ｎ記憶手段１Ａ、１Ｂに、該
第１〜ｎ記憶手段１Ａ、１Ｂの順に１ワードずつ分配さ
れて格納されている。

【００１１】この第３発明によれば、分岐命令に関しコ
ンパイラに特別な処理をさせることなく、分岐命令と分
岐先の命令とが間断なく連続して実行されるので、コン
パイラを複雑化させることなく、従来よりも処理を高速
化することが可能となる。第１〜３発明の第１態様で
は、例えば図５、１４又は２０に示す如く、第１〜ｎ命
令レジスタ３Ａ、３Ｂの出力がバイパス７Ａ、７Ｂを介
して実行回路の入力端に供給され、制御回路は、上記デ
コーダの出力に基づいて即値データ転送命令であるかど
うかを判定し、即値データ転送命令であると判定された
場合には、実行回路に対し、バイパス７Ａ、７Ｂを介し
て得られた即値データと該即値データ転送命令のデコー
ド結果とに基づいて該即値データ転送命令を実行させ
る。

【００１２】この第１態様によれば、即値転送命令が間
断無く１サイクルで実行され、複数サイクル必要であっ
た従来よりも、高速処理が可能となる。第１〜３発明の
第２態様では、例えば図７、１６又は２２に示す如く、
第１〜ｎ命令レジスタ３Ａ、３Ｂの出力のうち連続した
Ｎワードをデコードして実行回路に供給する２≦Ｎ≦ｎ
なるＮ倍長命令デコーダ４Ｎを有し、制御回路６は、１
倍長の命令デコーダの出力がＮ倍長命令であることを示
している場合に、Ｎ倍長命令デコーダ４Ｎに対し該Ｎ倍
長命令をデコードさせ、該１倍長命令デコーダに対し、
該Ｎ倍長命令の次の命令をデコードさせる。

【００１３】この第２態様によれば、Ｎ倍長命令が間断
無く１サイクルで実行され、複数サイクル必要であった
従来よりも、高速処理が可能となる。

【００１４】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。 ［第１実施例］図１は、本発明の第１実施例の情報処理
装置を示す。メモリ１Ａとメモリ１Ｂとは、互いに同一
構成で記憶容量が等しく、１つのプログラムが１ワード
ずつメモリ１Ａとメモリ１Ｂとに交互に分配されて格納
されている。すなわち、メモリ１ＡのアドレスをＡ０、
Ａ１、Ａ２・・・とし、メモリ１ＢのアドレスをＢ０、
Ｂ１、Ｂ２・・・とすると、アドレスＡ０、Ｂ０、Ａ
１、Ｂ１、Ａ２、Ｂ２・・・の順にプログラムが格納さ
れている。

【００１５】メモリ１Ａのアドレス入力端は、専用の配
線を介してプログラムカウンタ２Ａの出力端に接続さ
れ、メモリ１Ｂのアドレス入力端は、専用の配線を介し
てプログラムカウンタ２Ｂの出力端に接続されている。
プログラムカウンタ２Ａ及び２Ｂはいずれも、入力段の
通常のカウンタ部と出力段の保持部との２段になってお
り、後述のように、入力段で更新され確定した内容ＰＡ
Ｎが制御信号に応答して出力段にＰＡとして保持され
る。

【００１６】メモリ１Ａのデータ出力端は、専用の配線
を介して命令レジスタ３Ａの入力端に接続され、メモリ
１Ｂのデータ出力端は、専用の配線を介して命令レジス
タ３Ｂの入力端に接続されている。メモリ１Ａは、プロ
グラムカウンタ２Ａで指定されたアドレスＰＡの内容Ｉ
Ａ１を常時命令レジスタ３Ａの入力端に供給し、メモリ
１Ｂは、プログラムカウンタ２Ｂで指定されたアドレス
ＰＢの内容ＩＢ１を常時命令レジスタ３Ｂの入力端に供
給している。命令レジスタ３Ａ及び３Ｂはそれぞれ、ス
トローブ信号に応答して、ＩＡ１及びＩＢ１を保持しＩ
Ａ２及びＩＢ２として出力する。

【００１７】命令レジスタ３Ａ及び３Ｂの出力端はそれ
ぞれ、命令デコーダ４Ａ及び４Ｂの入力端に接続されて
いる。命令デコーダ４Ａ及び４Ｂはそれぞれ、内部の入
力段にレジスタを備え、このレジスタに保持された命令
コードをデコードしＤＡ及びＤＢとして出力する。命令
デコーダ４Ａ及び４Ｂの出力端は、実行回路５及び制御
回路６の入力端に接続されている。実行回路５は、内部
の入力段に、選択制御信号に応じてＤＡとＤＢの一方を
選択するセレクタと、選択されたデコード結果を保持す
るレジスタとを有し、このレジスタに保持されたデコー
ド結果に基づいて、ＡＬＵと内部レジスタとを有する公
知の実行回路と同様に演算やデータ転送等の処理を実行
する。

【００１８】これら構成要素１Ａ〜４Ａ、１Ｂ〜４Ｂ及
び５は、制御回路６からの制御信号に基づいて動作す
る。この制御信号は、図２に示すような２相のクロック
ＣＡ及びＣＢに同期して生成される。制御回路６による
制御の基本は、次の通りである。 （１）実行回路５に対し、ＤＡ及びＤＢを交互に選択さ
せ実行させる。クロックＣＡの立ち上がりのタイミング
で実行回路５に対し選択制御信号を供給して、実行回路
５が命令デコーダ４Ａのデコード結果の実行を完了して
いるときにはＤＢを選択させ、実行回路５が命令デコー
ダ４Ｂのデコード結果の実行を完了しているときにはＤ
Ａのデコード結果を選択させ、内部レジスタにこのデコ
ード結果を保持させる。リセット後の初回の選択はＤＡ
とする。

【００１９】（２）ＤＡを選択させた場合には、ＩＡ２
を命令デコーダ４Ａに保持させ、ＤＢを選択させた場合
には、ＩＢ２を命令デコーダ４Ｂに保持させる。 （３）ＩＡ２を命令デコーダ４Ａに保持させた場合には
ＩＡ１を命令レジスタ３Ａに保持させ、ＩＡ２を命令デ
コーダ４Ｂに保持させた場合にはＩＢ１を命令レジスタ
３Ｂに保持させる。

【００２０】（４）クロックＣＡの立ち上がりのタイミ
ングで、プログラムカウンタ２Ａ又は２Ｂの入力段の内
容ＰＡＮ又はＰＢＮをＰＡ又はＰＢとして出力段に保持
させる。 （５）クロックＣＢの立ち上がりのタイミングで、ＩＡ
１を命令レジスタ３Ａに保持させ、又は、ＩＢ１を命令
レジスタ３Ｂに保持させる。

【００２１】（６）クロックＣＢの立ち上がりのタイミ
ングで、プログラムカウンタ２Ａ又は２Ｂの入力段の内
容ＰＡＮ又はＰＢＮを更新させる。ＰＡＮの更新は、命
令デコーダ４Ａのデコード結果が分岐命令を表している
場合には分岐先アドレスを命令デコーダ４Ａ及び条件分
岐命令の場合にはさらに実行回路５のフラグ出力に基づ
いて決定し、これをプログラムカウンタ２Ａにロードさ
せることにより行われ、その他の命令の場合にはプログ
ラムカウンタ２Ａのクロック入力端に１個のパルスを供
給させて計数値を１増加させることにより行われる。プ
ログラムカウンタ２Ｂの更新についてもプログラムカウ
ンタ２Ａの場合と同様である。

【００２２】（Ａ）次に、情報処理装置をリセットした
後、情報処理装置が定常状態になるまでの通常のパイプ
ライン処理を、図２に基づいて説明する。なお、リセッ
ト後のプログラム実行開始アドレスをｎとする。図１及
び図２には図示しないが、情報処理装置のリセットによ
り、プログラムカウンタ２Ａ及び２Ｂの入力段にｎがロ
ードされ、同時に、不図示の他のルートからメモリ１Ａ
及び１Ｂの入力端に実行開始アドレスｎが供給されると
いう初期化処理が行われる。

【００２３】また、クロックＣＡの立ち上がり時点をｔ
１、ｔ３、ｔ５・・・のように奇数で表し、クロックＣ
Ｂの立ち上がり時点をｔ２、ｔ４、ｔ６・・・のように
偶数で表す。さらに、メモリ１Ａのアドレスｉから読み
出されたＩＡ１をＩＡ１（ｉ）と表し、ＩＡ１（ｉ）を
命令レジスタ３Ａが保持したときのＩＡ２をＩＡ２
（ｉ）で表す。ＩＢ１及びＩＢ２についてもＩＡ１及び
ＩＡ２と同様である。以下の説明では、パイプライン
は、命令フェッチ（ＩＦ）、命令デコード（ＩＤ）、実
行（ＥＸ）、メモリアクセス（ＭＡ）及びレジスタへの
書き込み（ＷＢ）の実行回路５段階であるとする。例え
ば、インデックスレジスタＩＸの内容に１００を加えた
メモリアドレスからデータを読み出してレジスタＲへロ
ードする命令、 ＬＯＡＤ Ｒ，ＩＸ＋１００ の場合、実行は、インデックスレジスタＩＸの内容に１
００を加えて実行アドレスを求める処理であり、メモリ
アクセスは、メモリのこの実行アドレスからデータを読
み出す処理であり、レジスタへの書き込みは、読み出し
たデータをレジスタＲに格納させる処理である。

【００２４】制御回路６から出力される制御信号のう
ち、図３に示すものは次の通りである。すなわち、命令
ＩＡデコード信号は、命令デコーダ４Ａに対し、高レベ
ルのときＩＡ２を保持させてデコードさせるためのもの
であり、命令ＩＢデコード信号は、命令デコーダ４Ｂに
対し、高レベルのときＩＢ２を保持させてデコードさせ
るためのものであり、命令ＩＡ実行信号は、実行回路５
に対し、高レベルのときＤＡを選択させて実行させるた
めのものであり、命令ＩＢ実行信号は、実行回路５に対
し、高レベルのときＤＢを選択させて実行させるための
ものである。

【００２５】（ｔ１）プログラムカウンタ２Ａ及び２Ｂ
に共にｎがロードされて、ＰＡ＝ｎ、ＰＢ＝ｎとなり、
ＩＡ１（ｎ）及びＩＢ１（ｎ）がそれぞれ命令レジスタ
３Ａ及び３Ｂに保持される。命令デコーダ４Ａ、４Ｂ及
び実行回路５はウェイト状態になっている。 （ｔ２）プログラムカウンタ２Ａ及び２Ｂのクロック入
力端にパルスが１個供給されて、ＰＡＮ＝ｎ＋１、ＰＢ
Ｎ＝ｎ＋１となる。命令デコーダ４Ａ、４Ｂ及び実行回
路５はウェイト状態になっている。

【００２６】（ｔ３）ＩＡ２（ｎ）及びＩＢ２（ｎ）が
それぞれ命令デコーダ４Ａ及び４Ｂに保持されてデコー
ドされ、ＰＡ＝ｎ＋１、ＰＢ＝ｎ＋１となり、命令レジ
スタ３Ａ及び３ＢにそれぞれＩＡ１（ｎ＋１）及びＩＢ
１（ｎ＋１）が保持される。実行回路５はウェイト状態
になっている。 （ｔ４）プログラムカウンタ２Ａ及び２Ｂのクロック入
力端にパルスが１個供給されて、ＰＡＮ＝ｎ＋２、ＰＢ
Ｎ＝ｎ＋２となる。実行回路５はウェイト状態になって
いる。

【００２７】（ｔ５）ＤＡ（ｎ）が実行回路５により選
択されて実行される。一方、ＤＢ（ｎ）は選択されず、
命令デコーダ４Ｂはウェイト状態になる。ＩＡ２（ｎ＋
１）が命令デコーダ４Ａに保持されてデコードされ、Ｐ
Ａ＝ｎ＋２となり、命令レジスタ３ＡにＩＡ１（ｎ＋
２）が保持される。 （ｔ６）プログラムカウンタ２Ａのクロック入力端にパ
ルスが１個供給されて、ＰＡＮ＝ｎ＋３となる。

【００２８】（ｔ７）実行回路５により、ＤＢ（ｎ）が
選択されて実行され、ＤＡ（ｎ＋１）は選択されず、命
令デコーダ４Ａはウェイト状態にされる。制御回路６に
より、ＤＡ（ｎ）に応じたメモリアクセスが行われる。
ＩＢ２（ｎ＋１）が命令デコーダ４Ｂに保持されてデコ
ードされる。ＰＢ＝ｎ＋２となる。命令レジスタ３Ｂに
ＩＢ１（ｎ＋２）が保持される。

【００２９】（ｔ８）プログラムカウンタ２Ｂのクロッ
ク入力端にパルスが１個供給されて、ＰＢＮ＝ｎ＋３と
なる。 （ｔ９）実行回路５により、ＤＡ（ｎ＋１）が選択され
て実行され、ＤＢ（ｎ＋１）は選択されず、命令デコー
ダ４Ｂはウェイト状態にされる。制御回路６により、Ｄ
Ａ（ｎ）に応じたレジスタ書き込みが行われ、かつ、Ｄ
Ｂ（ｎ）に応じたメモリアクセスが行われる。ＩＡ２
（ｎ＋２）が命令デコーダ４Ａに保持されてデコードさ
れる。ＰＡ＝ｎ＋３となる。

【００３０】以上のようにして５段の通常のパイプライ
ン処理が行われ、定常状態にされる。 （Ｂ）次に、定常状態になった後の、無条件分岐命令に
対するパイプライン処理を図３に基づいて説明する。こ
の無条件分岐命令は、アドレスＡｎ（メモリ１Ａのアド
レスｎ）に格納されているとする。また、無条件分岐命
令の１ワードの中に相対分岐先アドレスＫが格納され、
相対分岐先アドレスＫが偶数２ｋであってメモリ１Ａ内
であるとする。

【００３１】相対分岐先アドレスＫに対する実際の分岐
先は、ｉ＝０〜Ｍなるｉについて、メモリ１Ａのアドレ
スｉを２ｉとみなし、メモリ１Ｂのアドレスｉを２ｉ＋
１とみなすことにより、メモリ１Ａとメモリ１Ｂとを一
つにした従来の情報処理装置と同様に決定される。具体
的には、無条件分岐命令がメモリ１Ａ（メモリ１Ｂ）に
格納されている場合、Ｋが奇数２ｋ＋１のとき、すなわ
ちＫの最下位ビットが‘１’のとき、分岐先相対アドレ
スはメモリ１Ｂ（メモリ１Ａ）内の分岐先相対アドレス
ｋに等しくなり、Ｋが偶数２ｋのとき、すなわちＫの最
下位ビットが‘０’のとき、分岐先相対アドレスはメモ
リ１Ａ（メモリ１Ｂ）内の分岐先相対アドレスｋに等し
くなる。

【００３２】以下、メモリ１Ａのアドレスｎ−１以前及
びメモリ１Ｂのアドレスｎ−１以前の命令語のパイプラ
イン処理は一部のみ説明する。 （ｔ１）実行回路５により、ＤＡ（ｎ−２）が選択され
て実行され、一方、ＤＢ（ｎ−２）は選択されず、命令
デコーダ４Ｂはウェイト状態にされる。ＩＡ２（ｎ−
１）が命令デコーダ４Ａに保持されてデコードされる。
ＰＡ＝ｎとなる。

【００３３】（ｔ２）命令レジスタ３Ａに無条件分岐命
令ＩＡ１（ｎ）が保持される。プログラムカウンタ２Ａ
のクロック入力端にパルスが１個供給されて、ＰＡＮ＝
ｎ＋１となる。 （ｔ３）実行回路５により、ＤＢ（ｎ−２）が選択され
て実行され、一方、ＤＡ（ｎ−１）は選択されず、命令
デコーダ４Ａはウェイト状態にされる。ＩＢ２（ｎ−
１）が命令デコーダ４Ｂに保持されてデコードされる。
ＰＢ＝ｎとなる。

【００３４】（ｔ４）命令レジスタ３ＢにＩＢ１（ｎ）
が保持される。プログラムカウンタ２Ｂのクロック入力
端にパルスが１個供給されて、ＰＢＮ＝ｎ＋１となる。 （ｔ５）実行回路５により、ＤＡ（ｎ−１）が選択され
て実行され、一方、ＤＢ（ｎ−１）は選択されず、命令
デコーダ４Ｂはウェイト状態にされる。ＩＡ２（ｎ）が
命令デコーダ４Ａに保持されてデコードされる。ＰＡ＝
ｎ＋１となる。

【００３５】（ｔ６）命令レジスタ３ＡにＩＡ１（ｎ＋
１）が保持される。制御回路６により、ＤＡ（ｎ）が無
条件分岐命令を示していると判定され、ＤＡ（ｎ）に含
まれる相対分岐先アドレスＫ＝２ｋのｋがプログラムカ
ウンタ２Ａ及び２Ｂにロードされて、ＰＡＮ＝ｋ、ＰＢ
Ｎ＝ｋとなる。これにより、以下、リセット後の動作と
同様になる。

【００３６】（ｔ７）実行回路５により、ＤＢ（ｎ−
１）が選択されて実行され、一方、ＤＡ（ｎ）は選択さ
れず、命令デコーダ４Ａはウェイト状態にされる。ＩＢ
２（ｎ）は命令デコーダ４Ｂに保持されない（キャンセ
ルされる）。ＰＡ＝ｋ、ＰＢ＝ｋとなる。 （ｔ８）ＩＡ１（ｋ）及びＩＢ１（ｋ）がそれぞれ命令
レジスタ３Ａ及び３Ｂに保持される。ＰＡＮ＝ｋ＋１、
ＰＢＮ＝ｋ＋１となる。

【００３７】（ｔ９）実行回路５により、無条件分岐命
令のデコード結果ＤＡ（ｎ）が選択されて形式的に実行
（ノーオペレーションの実行と同一）される。これは、
時点ｔ６でｋがプログラムカウンタ２Ａ及び２Ｂにロー
ドされて、無条件分岐の実行が先取りされているからで
ある。ＩＡ２（ｋ）及びＩＢ２（ｋ）がそれぞれ命令デ
コーダ４Ａ及び４Ｂに保持されてデコードされる。ＰＡ
＝ｋ＋１、ＰＢ＝ｋ＋１となる。

【００３８】（ｔ１０）命令レジスタ３Ａ及び３Ｂにそ
れぞれＩＡ１（ｋ＋１）及びＩＢ１（ｋ＋１）が保持さ
れる。ＰＡＮ＝ｋ＋２、ＰＢＮ＝ｋ＋２となる。 （ｔ１１）実行回路５により、ＤＡ（ｋ）が選択されて
実行され、一方、ＤＢ（ｋ）は選択されず、命令デコー
ダ４Ｂはウェイト状態にされる。制御回路６により、Ｄ
Ａ（ｎ）に応じたメモリアクセスが行われる。ＩＡ２
（ｋ＋１）が命令デコーダ４Ａに保持されてデコードさ
れる。ＰＡ＝ｋ＋２となる。

【００３９】以上のようにして、無条件分岐命令と分岐
先の命令とが間に休みを入れずに連続して実行されるの
で、処理の遅延が防止される。図３では分岐先がＡｋの
場合を説明したが、分岐先がＢｋの場合も同様にして処
理の遅延が防止される。 （Ｃ）次に、定常状態になった後の、条件分岐命令に対
するパイプライン処理を図４に基づいて説明する。

【００４０】アドレスＡｎに比較命令が格納され、アド
レスＢｎに条件分岐命令が格納され、この比較命令の実
行結果に応じて、分岐先アドレスがＡｎ＋１又はＢｋと
なるとする。図４において、時点ｔ１〜ｔ７の動作は、
図２及び図３の上記説明から明かであるのでその説明を
省略する。時点ｔ３〜ｔ７は、図３の時点ｔ１〜ｔ５に
対応している。

【００４１】（ｔ８）制御回路６により、ＤＢ（ｎ）が
条件分岐命令を示していると判定される。この判定によ
り、ＤＢ（ｎ）に含まれる相対分岐先アドレスＫ＝２ｋ
のｋがプログラムカウンタ２ＢにロードされてＰＢＮ＝
ｋとなり、Ｂｋの次のアドレスとしてプログラムカウン
タ２Ａにｋ＋１がロードされてＰＡＮ＝ｋ＋１となる。
これにより、以下、リセット後に類似した動作となる。

【００４２】（ｔ９）実行回路５により、比較命令のデ
コード結果ＤＡ（ｎ）が選択されて実行され、一方、Ｄ
Ｂ（ｎ）は選択されず、命令デコーダ４Ｂはウェイト状
態にされる。ＩＡ２（ｎ＋１）が命令デコーダ４Ａに保
持されてデコードされる。ＰＡ＝ｋ＋１、ＰＢ＝ｋとな
る。 （ｔ１０）ＩＡ１（ｋ＋１）及びＩＢ１（ｋ）がそれぞ
れ命令レジスタ３Ａ及び３Ｂに保持される。プログラム
カウンタ２Ａ及び２Ｂのクロック入力端にパルスが１個
供給されて、ＰＡＮ＝ｋ＋２、ＰＢＮ＝ｋ＋１となる。

【００４３】（ｔ１１）上記比較命令の実行結果によ
り、条件分岐命令の分岐先が定まる。図４では分岐先ア
ドレスがＢｋと決定され、ＤＡ（ｎ＋１）がキャンセル
される。実行回路５により、条件分岐命令のデコード結
果ＤＢ（ｎ）が選択されて形式的に実行される。制御回
路６により、ＤＡ（ｎ）に応じたメモリアクセスが行わ
れる。ＩＡ２（ｋ＋１）及びＩＢ２（ｋ）がそれぞれ命
令デコーダ４Ａ及び４Ｂに保持されてデコードされる。
ＰＢ＝ｋ＋１となる。

【００４４】（ｔ１２）命令レジスタ３ＢにＩＢ１（ｋ
＋１）が保持される。ＰＢＮ＝ｋ＋２となる。 （ｔ１３）実行回路５により、分岐先命令のデコード結
果ＤＢ（ｋ）が選択されて実行され、一方、ＤＡ（ｋ＋
１）は選択されず、命令デコーダ４Ａはウェイト状態に
される。制御回路６により、ＤＡ（ｎ）に応じたレジス
タ書き込みが行われ、かつ、ＤＢ（ｎ）に応じたメモリ
アクセスが行われる。ＩＢ２（ｋ＋１）が命令デコーダ
４Ａに保持されてデコードされる。ＰＡ＝ｋ＋２とな
る。

【００４５】以上のようにして、条件分岐命令と分岐先
の命令とが間に休みを入れずに連続して実行されるの
で、処理の遅延が防止される。図４では分岐先がＢｋの
場合を説明したが、分岐先がＡｋの場合も同様にして処
理の遅延が防止される。 ［第２実施例］図５は、本発明の第２実施例の情報処理
装置を示す。

【００４６】この情報処理装置では、即値転送命令の２
ワード目の即値データを、命令レジスタ３Ａ及び３Ｂか
ら直接実行回路５Ａに供給するために、命令レジスタ３
Ａ及び３Ｂの出力端がそれぞれバイパス７Ａ及び７Ｂを
介して直接、実行回路５Ａの入力端に接続されている。
制御回路６Ａは、命令デコーダ４Ａ又は命令デコーダ４
Ｂのデコード結果が即値転送命令であることを示してい
ると判定すると、ＩＡ２及びＩＢ２をそれぞれバイパス
７Ａ及び７Ｂを介し直接、実行回路５Ａに保持させて、
１サイクルで実行させる。

【００４７】他の点は図１の情報処理装置と同一であ
る。図６は、定常状態になった後の、即値転送命令に対
するパイプライン処理を示す。アドレスＡｎに即値転送
命令の第１ワードが格納され、アドレスＢｎに即値転送
命令の第２ワードである即値データが格納されていると
する。

【００４８】（ｔ１）実行回路５Ａにより、ＤＡ（ｎ−
２）が選択されて実行され、一方、ＤＢ（ｎ−２）は選
択されず、命令デコーダ４Ｂはウェイト状態にされる。
ＩＡ２（ｎ−１）が命令デコーダ４Ａに保持されてデコ
ードされる。ＰＡ＝ｎとなる。 （ｔ２）命令レジスタ３Ａに無条件分岐命令ＩＡ１
（ｎ）が保持される。プログラムカウンタ２Ａのクロッ
ク入力端にパルスが１個供給されて、ＰＡＮ＝ｎ＋１と
なる。

【００４９】（ｔ３）実行回路５Ａにより、ＤＢ（ｎ−
２）が選択されて実行され、一方、ＤＡ（ｎ−１）は選
択されず、命令デコーダ４Ａはウェイト状態にされる。
ＩＢ２（ｎ−１）が命令デコーダ４Ｂに保持されてデコ
ードされる。ＰＢ＝ｎとなる。 （ｔ４）命令レジスタ３Ｂに即値データＩＢ１（ｎ）が
保持される。プログラムカウンタ２Ｂのクロック入力端
にパルスが１個供給されて、ＰＢＮ＝ｎ＋１となる。

【００５０】（ｔ５）実行回路５Ａにより、ＤＡ（ｎ−
１）が選択されて実行され、一方、ＤＢ（ｎ−１）は選
択されず、命令デコーダ４Ｂはウェイト状態にされる。
ＩＡ２（ｎ）が命令デコーダ４Ａに保持されてデコード
される。ＰＡ＝ｎ＋１となる。 （ｔ６）命令レジスタ３ＡにＩＡ１（ｎ＋１）が保持さ
れる。ＰＡＮ＝ｎ＋２となる。制御回路６Ａにより、Ｄ
Ａ（ｎ）が即値転送命令を示していると判定され、従っ
て、ＩＢ２（ｎ）が即値データであると判定される。

【００５１】（ｔ７）前記判定により、ＩＢ２（ｎ）
は、命令デコーダ４Ｂに保持されずに、バイパス７Ｂを
通って実行回路５Ａの内部レジスタに保持される。実行
回路５Ａにより、ＤＢ（ｎ−１）が選択されて実行さ
れ、一方、ＤＡ（ｎ）は選択されず、命令デコーダ４Ａ
はウェイト状態にされる。ＰＢ＝ｎ＋１となる。 （ｔ８）ＩＢ１（ｎ＋１）が命令レジスタ３Ｂに保持さ
れる。ＰＢＮ＝ｎ＋２となる。

【００５２】（ｔ９）実行回路５Ａにより、即値転送命
令のデコード結果ＤＡ（ｎ）が選択されて、上記保持さ
れた即値データの転送が実行される。ＩＡ２（ｎ＋１）
及びＩＢ２（ｎ＋１）がそれぞれ命令デコーダ４Ａ及び
４Ｂに保持されてデコードされる。ＰＡ＝ｎ＋２、ＰＢ
＝ｎ＋２となる。 （ｔ１０）命令レジスタ３Ａ及び３ＢにそれぞれＩＡ１
（ｎ＋２）及びＩＢ１（ｎ＋２）が保持される。ＰＡＮ
＝ｎ＋３となる。

【００５３】（ｔ１１）実行回路５Ａにより、ＤＡ（ｎ
＋１）が選択されて実行され、一方、ＤＢ（ｎ＋１）は
選択されず、命令デコーダ４Ｂはウェイト状態にされ
る。制御回路６Ａにより、ＤＡ（ｎ）に応じたメモリア
クセスが行われる。ＩＡ２（ｎ＋２）が命令デコーダ４
Ａに保持されてデコードされる。以上のようにして、即
値データを含む２倍長の即値転送命令が間断無く１サイ
クルで実行され、処理の遅延が防止される。

【００５４】［第３実施例］図７は、本発明の第３実施
例の情報処理装置を示す。この情報処理装置では、２倍
長命令をより高速に実行するために、命令デコーダ４Ａ
及び４Ｂに加えて２倍長命令デコーダ４Ｎが備えられ、
命令レジスタ３Ａ及び３Ｂの出力端が２倍長命令デコー
ダ４Ｎの入力端に接続され、２倍長命令デコーダ４Ｎの
出力端が実行回路５Ｂの入力端に接続されている。２倍
長命令デコーダ４Ｎは、内部の入力段にＩＡ２及びＩＢ
２を保持するレジスタを有し、このレジスタに保持され
た２倍長命令をデコードする。

【００５５】制御回路６Ｂは、命令デコーダ４Ａ又は命
令デコーダ４Ｂのデコード結果が２倍長命令であること
を示していると判定すると、ＩＡ２及びＩＢ２を２倍長
命令デコーダ４Ｎに保持させて２倍長命令を１サイクル
でデコードさせる。他の点は図１の情報処理装置と同一
である。図８は、定常状態になった後の、２倍長命令に
対するパイプライン処理を示す。

【００５６】図８中、２倍長デコード信号は、実行回路
５Ｂが２倍長命令デコーダ４Ｎに対し、高レベルのとき
ＩＡ２及びＩＢ２を保持させてデコードさせるためのも
のである。アドレスＡｎ及びＢｎに１つの２倍長命令が
格納されているとする。時点ｔ１〜ｔ５の動作は、図３
の時点ｔ１〜ｔ５の動作と同一であるのでその説明を省
略する。

【００５７】（ｔ６）ＩＡ２（ｎ＋１）が命令レジスタ
３Ａに保持される。ＰＡＮ＝ｎ＋２となる。制御回路６
Ｂにより、ＤＡ（ｎ）が２倍長命令の１ワード目を示し
ていると判定される。 （ｔ７）実行回路５Ｂにより、ＤＢ（ｎ−１）が選択さ
れて実行される。前記判定により、ＩＡ２（ｎ）及びＩ
Ｂ２（ｎ）が２倍長命令デコーダ４Ｎの入力段に保持さ
れてデコードされ、一方、ＩＡ２（ｎ＋１）が命令デコ
ーダ４Ａに保持されてデコードされる。ＰＡ＝ｎ＋２、
ＰＢ＝ｎ＋１となる。

【００５８】（ｔ８）ＩＡ１（ｎ＋２）が命令レジスタ
３Ａに保持され、ＩＢ１（ｎ＋１）が命令レジスタ３Ｂ
に保持される。ＰＡＮ＝ｎ＋３、ＰＢＮ＝ｎ＋２とな
る。 （ｔ９）実行回路５Ｂにより、２倍長命令デコーダ４Ｎ
のデコード結果が選択されてが実行される。ＩＡ２（ｎ
＋１）が命令デコーダ４Ａに保持されてデコードされ
る。ＰＢ＝ｎ＋２となる。

【００５９】（ｔ１０）命令レジスタ３ＢにＩＢ１（ｎ
＋２）が保持される。ＰＢＮ＝ｎ＋３となる。 （ｔ１１）実行回路５Ｂにより、ＤＡ（ｎ＋１）が選択
されて実行され、一方、ＤＢ（ｎ＋１）は選択されず、
命令デコーダ４Ｂはウェイト状態にされる。制御回路６
Ｂにより、ＤＡ（ｎ）及びＤＢ（ｎ）に応じたメモリア
クセスが行われる。ＩＡ２（ｎ＋２）が命令デコーダ４
Ａに保持されてデコードされる。ＰＡ＝ｎ＋３となる。

【００６０】以上のようにして、２倍長命令が間断無く
１サイクルで実行され、処理の遅延が防止される。 ［第４実施例］図９は、本発明の第４実施例の情報処理
装置を示す。この情報処理装置は、上記第１実施例より
も構成を簡単化するために、メモリ１のビット長を、図
１０に示す如く２ワードとしており、メモリ１に対しア
ドレスＰＣ＝ｉを指定すると、命令語ＩＡ１（ｉ）とＩ
Ｂ１（ｉ）とからなる２ワードＩＷ（ｉ）が読み出され
る。ＩＡ１（ｉ）及びＩＢ１（ｉ）はそれぞれ、図９の
命令レジスタ３Ａ及び３Ｂに同時に保持される。このた
め、メモリ１に対するプログラムカウンタ２は１つとな
っている。命令レジスタ３Ａ及び３Ｂの出力ＩＡ２及び
ＩＢ２はそれぞれ、命令デコーダ４Ａ及び４Ｂに同時に
保持されてデコードされる。このような構成によれば、
制御回路６Ｃによる制御も上記第１実施例の場合より簡
単になる。

【００６１】制御回路６Ｃによる制御の基本は、次の通
りである。 （１）実行回路５に対し、ＤＡ及びＤＢを交互に選択さ
せ実行させる。クロックＣＡ（図２）の立ち上がりのタ
イミングで実行回路５に対し選択制御信号を供給して、
実行回路５が命令デコーダ４Ａのデコード結果の実行を
完了しているときにはＤＢを選択させ、実行回路５が命
令デコーダ４Ｂのデコード結果の実行を完了していると
きにはＤＡのデコード結果を選択させ、内部レジスタに
このデコード結果を保持させる。

【００６２】（２）実行回路５にＤＡを選択させた場合
には、ＩＡ２を命令デコーダ４Ａに保持させ、ＤＢを選
択させた場合には、ＩＢ２を命令デコーダ４Ｂに保持さ
せる。 （３）ＤＡとＤＢをメモリ１組選択する毎に、クロック
ＣＡの立ち上がりのタイミングでプログラムカウンタ２
の入力段の内容ＰＣＮを出力段に保持させてＰＣとして
出力させる。

【００６３】（４）クロックＣＡの立ち上がりのタイミ
ングで、プログラムカウンタ２Ａ又はプログラムカウン
タ２Ｂの入力段の内容ＰＡＮ又はＰＢＮをＰＡ又はＰＢ
として出力段に保持させる。 （５）クロックＣＢ（図２）の立ち上がりのタイミング
で、ＩＡ１及びＩＢ１をそれぞれ命令レジスタ３Ａ及び
３Ｂに同時に保持させ、また、ＰＣＮを更新させる。

【００６４】（Ａ）次に、情報処理装置をリセットした
後、情報処理装置が定常状態になるまでの通常のパイプ
ライン処理を、図１１に基づいて説明する。リセット直
後の不図示の初期化処理は上記第１実施例の場合と同一
である。 （ｔ１）ＰＣ＝ｎとなり、メモリ１からＩＷ（ｎ）＝
｛ＩＡ１（ｎ），ＩＢ（ｎ）｝が読み出される。命令デ
コーダ４Ａ、４Ｂ及び実行回路５はウェイト状態になっ
ている。

【００６５】（ｔ２）ＩＡ１（ｎ）及びＩＢ１（ｎ）が
それぞれ命令レジスタ３Ａ及び３Ｂに同時に保持され
る。ＰＣＮ＝ｎ＋１となる。 （ｔ３）ＩＡ２（ｎ）及びＩＢ２（ｎ）がそれぞれ命令
デコーダ４Ａ及び４Ｂに保持されてデコードされる。Ｐ
Ｃ＝ｎ＋１となる。実行回路５はウェイト状態になって
いる。

【００６６】（ｔ４）ＩＡ１（ｎ＋１）及びＩＢ１（ｎ
＋１）がそれぞれ命令レジスタ３Ａ及び３Ｂに同時に保
持される。ＰＣＮ＝ｎ＋２となる。 （ｔ５）ＤＡ（ｎ）が実行回路５により選択されて実行
される。一方、ＤＢ（ｎ）は選択されず、命令デコーダ
４Ｂはウェイト状態にされる。ＩＡ２（ｎ＋１）が命令
デコーダ４Ａに保持されてデコードされる。

【００６７】（ｔ７）実行回路５により、ＤＢ（ｎ）が
選択されて実行され、ＤＡ（ｎ＋１）は選択されず、命
令デコーダ４Ａはウェイト状態にされる。制御回路６Ｃ
により、ＤＡ（ｎ）に応じたメモリアクセスが行われ
る。ＩＢ２（ｎ＋１）が命令デコーダ４Ｂに保持されて
デコードされる。ＰＣ＝ｎ＋２となる。 （ｔ８）制御回路６Ｃにより、ＤＡ（ｎ）に応じたメモ
リアクセスが行われる。ＩＡ１（ｎ＋２）及びＩＢ１
（ｎ＋２）がそれぞれ命令レジスタ３Ａ及び３Ｂに同時
に保持される。ＰＣＮ＝ｎ＋３となる。

【００６８】（ｔ９）実行回路５により、ＤＡ（ｎ＋
１）が選択されて実行される。制御回路６Ｃにより、Ｄ
Ａ（ｎ）に応じたレジスタ書き込みが行われ、かつ、Ｄ
Ｂ（ｎ）に応じたメモリアクセスが行われる。ＤＢ（ｎ
＋１）は選択されず、命令デコーダ４Ｂはウェイト状態
にされる。ＩＡ２（ｎ＋２）が命令デコーダ４Ａに保持
されてデコードされる。

【００６９】以上のようにして実行回路５段の通常のパ
イプライン処理が行われ、定常状態になる。 （Ｂ）次に、定常状態になった後の、無条件分岐命令に
対するパイプライン処理を図１２に基づいて説明する。
無条件分岐命令に対する条件は、図３の場合と同一であ
る。

【００７０】（ｔ１）実行回路５により、ＤＢ（ｎ−
２）が選択されて実行され、一方、ＤＡ（ｎ−１）は選
択されず、命令デコーダ４Ａはウェイト状態にされる。
ＩＢ２（ｎ−１）が命令デコーダ４Ｂに保持されてデコ
ードされる。ＰＣ＝ｎとなる。 （ｔ２）命令レジスタ３Ａに無条件分岐命令ＩＡ１
（ｎ）が保持され、同時に命令レジスタ３ＢにＩＢ１
（ｎ）が保持される。ＰＣＮ＝ｎ＋１となる。

【００７１】（ｔ３）実行回路５により、ＤＡ（ｎ−
１）が選択されて実行され、一方、ＤＢ（ｎ−１）は選
択されず、命令デコーダ４Ｂはウェイト状態にされる。
ＩＡ２（ｎ）が命令デコーダ４Ａに保持されてデコード
される。 （ｔ４）制御回路６Ｃにより、ＤＡ（ｎ）が無条件分岐
命令を示していると判定され、ＤＡ（ｎ）に含まれる相
対分岐先アドレスＫ＝２ｋのｋがプログラムカウンタ２
にロードされて、ＰＣＮ＝ｋとなる。これにより、以
下、リセット後の動作と同様になる。

【００７２】（ｔ５）実行回路５により、ＤＢ（ｎ−
１）が選択されて実行され、一方、ＤＡ（ｎ）は選択さ
れず、命令デコーダ４Ａはウェイト状態にされる。ＩＢ
２（ｎ）は命令デコーダ４Ｂに保持されない（キャンセ
ルされる）。ＰＣ＝ｋとなる。 （ｔ６）ＩＡ１（ｋ）及びＩＢ１（ｋ）がそれぞれ命令
レジスタ３Ａ及び３Ｂに保持される。ＰＣＮ＝ｋ＋１と
なる。

【００７３】（ｔ７）実行回路５により、無条件分岐命
令のデコード結果ＤＡ（ｎ）が選択されて形式的に実行
（ノーオペレーションの実行と同一）される。ＩＡ２
（ｋ）が命令デコーダ４Ａに保持されてデコードされ
る。ＰＣ＝ｋ＋１となる。 （ｔ８）命令レジスタ３Ａ及び３ＢにそれぞれＩＡ１
（ｋ＋１）及びＩＢ１（ｋ＋１）が保持される。ＰＣＮ
＝ｋ＋２となる。

【００７４】（ｔ９）実行回路５により、ＤＡ（ｋ）が
選択されて実行され、一方、ＤＢ（ｋ）は選択されず、
命令デコーダ４Ｂはウェイト状態にされる。制御回路６
Ｃにより、ＤＡ（ｎ）に応じたメモリアクセスが行われ
る。ＩＢ２（ｋ）及びＩＡ２（ｋ＋１）がそれぞれ命令
デコーダ４Ｂ及び命令デコーダ４Ａに保持されてデコー
ドされる。

【００７５】以上のようにして、無条件分岐命令と分岐
先の命令とが間に休みを入れずに連続して実行されるの
で、処理の遅延が防止される。図１２では分岐先がＡｋ
の場合を説明したが、分岐先がＢｋの場合も同様にして
処理の遅延が防止される。 （Ｃ）次に、定常状態になった後の、条件分岐命令に対
するパイプライン処理を図１３に基づいて説明する。条
件分岐命令に対する条件は、分岐先がＡｋである外は図
４の場合と同一である。

【００７６】図１３において、時点ｔ１〜ｔ３の動作
は、図１２の時点ｔ１〜ｔ３の動作と同一であるのでそ
の説明を省略する。ｔ４では変化がない。 （ｔ５）ＰＣ＝ｎ＋１となる。実行回路５により、ＤＢ
（ｎ−１）が選択されて実行され、一方、ＤＡ（ｎ）は
選択されず、命令デコーダ４Ａはウェイト状態にされ
る。条件分岐命令ＩＢ２（ｎ）が命令デコーダ４Ｂに保
持されてデコードされる。

【００７７】（ｔ６）ＩＡ１（ｎ＋１）及びＩＢ１（ｎ
＋１）がそれぞれ命令レジスタ３Ａ及び３Ｂに保持され
る。制御回路６により、ＤＢ（ｎ）が条件分岐命令を示
していると判定され、ＤＢ（ｎ）に含まれる相対分岐先
アドレスＫ＝２ｋのｋがプログラムカウンタ２にロード
され、以下、リセット後に類似した動作となる。 （ｔ７）実行回路５により、比較命令のデコード結果Ｄ
Ａ（ｎ）が選択されて実行され、一方、ＤＢ（ｎ）は選
択されず、命令デコーダ４Ｂはウェイト状態にされる。
ＩＡ２（ｎ＋１）が命令デコーダ４Ａに保持されてデコ
ードされる。ＰＣ＝ｋとなる。

【００７８】（ｔ８）ＩＡ１（ｋ）及びＩＢ１（ｋ）が
それぞれ命令レジスタ３Ａ及び３Ｂに同時に保持され
る。ＰＣＮ＝ｋ＋１となる。 （ｔ９）上記比較命令の実行結果により、条件分岐命令
の分岐先が定まる。図１３では分岐先アドレスがＡｋと
決定され、ＤＡ（ｎ＋１）及びＩＢ２（ｎ＋１）がキャ
ンセルされる。実行回路５により、条件分岐命令のデコ
ード結果ＤＢ（ｎ）が選択されて形式的に実行される。
制御回路６Ｃにより、ＤＡ（ｎ）に応じたメモリアクセ
スが行われる。ＩＡ２（ｋ）及びＩＢ２（ｋ）がそれぞ
れ命令デコーダ４Ａ及び４Ｂに保持されてデコードされ
る。ＰＢ＝ｋ＋１となる。

【００７９】（ｔ１０）命令レジスタ３Ａ及び３Ｂにそ
れぞれＩＡ１（ｋ＋１）及びＩＢ１（ｋ＋１）が保持さ
れる。ＰＣＮ＝ｋ＋２となる。 （ｔ１１）実行回路５により、分岐先命令のデコード結
果ＤＡ（ｋ）が選択されて実行され、一方、ＤＢ（ｋ）
は選択されず、命令デコーダ４Ｂはウェイト状態にされ
る。制御回路６Ｃにより、ＤＡ（ｎ）に応じたレジスタ
書き込みが行われ、かつ、ＤＢ（ｎ）に応じたメモリア
クセスが行われる。ＩＡ２（ｋ＋１）が命令デコーダ４
Ａに保持されてデコードされる。

【００８０】以上のようにして、条件分岐命令と分岐先
の命令とが間に休みを入れずに連続して実行されるの
で、処理の遅延が防止される。図１３では分岐先がＡｋ
の場合を説明したが、分岐先がＢｋの場合も同様にして
処理の遅延が防止される。 ［第５実施例］図１４は、本発明の第５実施例の情報処
理装置を示す。

【００８１】この情報処理装置は、図５の構成に対し図
９に示す簡単化を施したものである。すなわち、図９の
構成にさらに、即値転送命令の２ワード目の即値データ
を、命令レジスタ３Ａ及び３Ｂから直接実行回路５Ａに
供給するために、命令レジスタ３Ａ及び３Ｂの出力端が
それぞれバイパス７Ａ及び７Ｂを介して直接、実行回路
５Ａの入力端に接続されている。

【００８２】図１５は、定常状態になった後の、即値転
送命令に対するパイプライン処理を示す。即値転送命令
に対する条件は、図６の場合と同一である。図１５にお
いて、時点ｔ１〜ｔ４の動作は、図１３の時点ｔ１〜ｔ
４の動作と同一であるのでその説明を省略する。なお、
制御回路６Ｄによりｔ３〜ｔ５の間で、ＤＡ（ｎ）が即
値転送命令を示していると判定される。

【００８３】（ｔ５）ＰＣ＝ｎ＋１となる。実行回路５
Ａにより、ＤＢ（ｎ−１）が選択されて実行され、一
方、ＤＡ（ｎ）は選択されず、命令デコーダ４Ａはウェ
イト状態にされる。上記判定により、ＩＢ２（ｎ）がバ
イパス７Ｂを通って直接、実行回路５Ａの内部レジスタ
に即値データとして保持される。 （ｔ６）ＩＡ１（ｎ＋１）及びＩＢ１（ｎ＋１）がそれ
ぞれ命令レジスタ３Ａ及び３Ｂに保持される。ＰＣＮ＝
ｎ＋２となる。

【００８４】（ｔ７）実行回路５Ａにより、即値転送命
令のデコード結果ＤＡ（ｎ）が選択されて、上記保持さ
れた即値データの転送が実行される。ＩＡ２（ｎ＋１）
及びＩＢ２（ｎ＋１）がそれぞれ命令デコーダ４Ａ及び
４Ｂに保持されてデコードされる。ＰＣ＝ｎ＋２とな
る。 （ｔ８）命令レジスタ３Ａ及び３ＢにそれぞれＩＡ１
（ｎ＋２）及びＩＢ１（ｎ＋２）が保持される。ＰＣＮ
＝ｎ＋３となる。

【００８５】（ｔ９）実行回路５Ａにより、ＤＡ（ｎ＋
１）が選択されて実行され、一方、ＤＢ（ｎ＋１）は選
択されず、命令デコーダ４Ｂはウェイト状態にされる。
制御回路６Ｄにより、ＤＡ（ｎ）に応じたメモリアクセ
スが行われる。ＩＡ２（ｎ＋２）が命令デコーダ４Ａに
保持されてデコードされる。以上のようにして、２倍長
の即値転送命令が間断無く１サイクルで実行され、処理
の遅延が防止される。

【００８６】［第６実施例］図１６は、本発明の第６実
施例の情報処理装置を示す。この情報処理装置は、図７
の構成に対し図９に示す簡単化を施したものである。す
なわち、２倍長命令をより高速に実行するために、図９
の構成にさらに、命令デコーダ４Ａ及び４Ｂに加えて２
倍長命令デコーダ４Ｎが備えられ、命令レジスタ３Ａ及
び３Ｂの出力端がそれぞれ配線８Ａ及び８Ｂを介して２
倍長命令デコーダ４Ｎの入力端に接続され、２倍長命令
デコーダ４Ｎの出力端が実行回路５Ｂの入力端に接続さ
れている。

【００８７】図１７は、定常状態になった後の、２倍長
命令に対するパイプライン処理を示す。２倍長命令に対
する条件は、図８の場合と同一である。 （ｔ１）実行回路５Ｂにより、ＤＢ（ｎ−２）が選択さ
れて実行され、一方、ＤＡ（ｎ−１）は選択されず、命
令デコーダ４Ａはウェイト状態にされる。ＩＢ２（ｎ−
１）が命令デコーダ４Ｂに保持されてデコードされる。
ＰＣ＝ｎとなる。

【００８８】（ｔ２）命令レジスタ３Ａ及び３Ｂにそれ
ぞれ２倍長命令の第１ワードＩＡ１（ｎ）及び第２ワー
ドＩＢ１（ｎ）が保持される。ＰＣＮ＝ｎ＋１となる。 （ｔ３）実行回路５Ｂにより、ＤＡ（ｎ−１）が選択さ
れて実行され、一方、ＤＢ（ｎ−１）は選択されず、命
令デコーダ４Ｂはウェイト状態にされる。ＩＡ２（ｎ）
が命令デコーダ４Ａに保持されてデコードされる。

【００８９】（ｔ４）制御回路６Ｅにより、ＤＡ（ｎ）
が２倍長命令を示していると判定される。 （ｔ５）前記判定により、命令デコーダ４Ａ及び４Ｂが
ウェイト状態にされ、一方、ＩＡ２（ｎ）及びＩＢ２
（ｎ）がそれぞれ配線８Ａ及び８Ｂを介して２倍長命令
デコーダ４Ｎに保持されて、２倍長命令がデコードされ
る。実行回路５Ｂにより、ＤＢ（ｎ−１）が選択されて
実行される。ＰＣ＝ｎ＋１となる。

【００９０】（ｔ６）ＩＡ１（ｎ＋１）及びＩＢ１（ｎ
＋１）がそれぞれ命令レジスタ３Ａ及び３Ｂに保持され
る。ＰＣＮ＝ｎ＋２となる。 （ｔ７）実行回路５Ｂにより、２倍長命令のデコード結
果ＤＡ（ｎ）及びＤＢ（ｎ）が実行される。ＩＡ２（ｎ
＋１）及びＩＢ２（ｎ＋１）がそれぞれ命令デコーダ４
Ａ及び４Ｂに保持されてデコードされる。ＰＣ＝ｎ＋２
となる。

【００９１】（ｔ８）命令レジスタ３Ａ及び３Ｂにそれ
ぞれＩＡ１（ｎ＋２）及びＩＢ１（ｎ＋２）が保持され
る。ＰＣＮ＝ｎ＋３となる。 （ｔ９）実行回路５Ｂにより、ＤＡ（ｎ＋１）が選択さ
れて実行され、一方、ＤＢ（ｎ）は選択されず、命令デ
コーダ４Ｂはウェイト状態にされる。制御回路６Ｅによ
り、ＤＡ（ｎ）及びＤＢ（ｎ）に応じたメモリアクセス
が行われる。ＩＡ２（ｎ＋２）が命令デコーダ４Ａに保
持されてデコードされる。

【００９２】以上のようにして、２倍長命令が間断無く
１サイクルで実行され、処理の遅延が防止される。 ［第７実施例］図１８は、本発明の第７実施例の情報処
理装置を示す。この情報処理装置では、図１よりも構成
を簡単化するために、命令デコーダ４を１つのみ用いて
いる。命令デコーダ４が１つであるので、実行回路５Ｃ
内の入力段にはセレクタが備えられておらず、代わりに
命令デコーダ４内の入力段のレジスタの前段に、命令レ
ジスタ３Ａの出力と命令デコーダ４の出力との一方を選
択するセレクタが備えられている。実行回路５Ｃは、内
部入力段にセレクタが備えられていない点のみ図１の実
行回路５と異なり、命令デコーダ４は、内部入力段にセ
レクタが備えられてる点のみ図１の命令デコーダ４Ａと
異なる。

【００９３】制御回路６Ｆは、命令デコーダ４が１つで
あるので、図１の制御回路６よりも制御が簡単になる。
制御回路６Ｆは、ＩＡ２を命令デコーダ４に保持させた
場合には、ＰＡに１を加算し、ＩＡ１を命令レジスタ３
Ａに保持させ、ＩＢ２を命令デコーダ４に保持させた場
合には、ＰＢに１を加算し、ＩＢ１を命令レジスタ３Ｂ
に保持させる。

【００９４】他の点は図１の情報処理装置と同一であ
る。情報処理装置をリセットした後、情報処理装置が定
常状態になるまでの通常のパイプライン処理を、図１９
に基づいて説明する。リセット直後の不図示の初期化処
理は上記第１実施例の場合と同一である。 （ｔ１）ＰＡ＝ｎ、ＰＢ＝ｎとなる。命令デコーダ４及
び実行回路５Ｃはウェイト状態になっている。

【００９５】（ｔ２）ＩＡ１（ｎ）及びＩＢ１（ｎ）が
それぞれ命令レジスタ３Ａ及び３Ｂに保持される。ＰＡ
Ｎ＝ｎ＋１、ＰＢＮ＝ｎ＋１となる。 （ｔ３）ＩＡ２（ｎ）が命令デコーダ４に保持されてデ
コードされ、ＩＢ２（ｎ）はウェイト状態にされる。Ｐ
Ａ＝ｎ＋１となる。実行回路５Ｃはウェイト状態になっ
ている。

【００９６】（ｔ４）命令レジスタ３ＡにＩＡ１（ｎ＋
１）が保持される。ＰＡＮ＝ｎ＋２となる。 （ｔ５）ＤＡ（ｎ）が実行回路５Ｃに保持されて実行さ
れる。ＩＢ２（ｎ＋１）が命令デコーダ４に保持されて
デコードされる。ＰＢ＝ｎ＋１となる。 （ｔ６）命令レジスタ３ＢにＩＢ１（ｎ＋１）が保持さ
れる。ＰＢＮ＝ｎ＋２となる。

【００９７】（ｔ７）実行回路５Ｃにより、ＤＢ（ｎ）
が実行される。制御回路６Ｆにより、ＤＡ（ｎ）に応じ
たメモリアクセスが行われる。ＩＡ２（ｎ＋１）が命令
デコーダ４に保持されてデコードされる。ＰＡ＝ｎ＋２
となる。 （ｔ８）命令レジスタ３ＡにＩＡ１（ｎ＋２）が保持さ
れる。ＰＡＮ＝ｎ＋３となる。

【００９８】（ｔ９）実行回路５Ｃにより、ＤＡ（ｎ＋
１）が実行される。制御回路６Ｆにより、ＤＢ（ｎ）に
応じたメモリ書き込みが行われ、かつ、ＤＡ（ｎ）に応
じたレジスタ書き込みが行われる。ＩＢ２（ｎ＋１）が
命令デコーダ４に保持されてデコードされる。ＰＢ＝ｎ
＋２となる。 以上のようにして実行回路５段の通常のパイプライン処
理が行われ、定常状態になる。定常状態になった後の、
無条件分岐命令及び条件分岐命令に対するパイプライン
処理については、以上の説明から容易に理解できるの
で、その説明を省略する。この情報処理装置によって
も、無条件分岐命令及び条件分岐命令を間断無く１サイ
クルで実行できるという上述の効果が得られる。

【００９９】［第８実施例］図２０は、本発明の第８実
施例の情報処理装置を示す。この情報処理装置は、図５
の構成に対し、図１８に示す簡単化を施したものであ
る。すなわち、図１８の構成にさらに、即値転送命令の
２ワード目の即値データを、命令レジスタ３Ａ及び３Ｂ
から直接実行回路５Ｄに供給するために、命令レジスタ
３Ａ及び３Ｂの出力端がそれぞれバイパス７Ａ及び７Ｂ
を介して直接、実行回路５Ｄの入力端に接続されてい
る。

【０１００】図２１は、定常状態になった後の、即値転
送命令に対するパイプライン処理を示す。即値転送命令
に対する条件は、図６の場合と同一である。 （ｔ１）ＤＢ（ｎ−２）が実行回路５Ｄに保持されて実
行される。ＰＡ＝ｎとなる。ＩＡ２（ｎ）が命令デコー
ダ４に保持されてデコードされる。 （ｔ２）ＩＡ１（ｎ）が命令レジスタ３Ａに保持され
る。ＰＡＮ＝ｎ＋１となる。

【０１０１】（ｔ３）ＤＡ（ｎ−１）が実行回路５Ｄに
保持されて実行される。ＩＢ２（ｎ−１）が命令デコー
ダ４に保持されてデコードされる。ＰＢ＝ｎとなる。 （ｔ４）命令レジスタ３ＢにＩＢ１（ｎ）が保持され
る。ＰＢＮ＝ｎ＋１となる。 （ｔ５）ＤＢ（ｎ−１）が実行回路５Ｄに保持されて実
行される。即値転送命令ＩＡ２（ｎ）が命令デコーダ４
に保持されてデコードされる。ＰＡ＝ｎ＋１となる。

【０１０２】（ｔ６）命令レジスタ３ＡにＩＡ１（ｎ＋
１）が保持される。ＰＡＮ＝ｎ＋２となる。制御回路６
Ｇにより、ＩＡ２（ｎ）が即値転送命令と判定され、従
って、ＩＢ２（ｎ）が即値データと判定される。制御回
路６Ｇにより、ＩＢ２（ｎ）がバイパス７Ｂを通って実
行回路５Ｄに即値データとして保持される。 （ｔ７）実行回路５Ｄにより、即値転送命令のデコード
結果ＤＢ（ｎ）が実行される。制御回路６Ｇにより、Ｄ
Ａ（ｎ）に応じたメモリアクセスが行われる。ＩＡ２
（ｎ＋１）が命令デコーダ４に保持されてデコードされ
る。命令レジスタ３ＢにＩＢ１（ｎ＋１）が保持され
る。ＰＢ＝ｎ＋１となる。

【０１０３】（ｔ８）命令レジスタ３ＢにＩＢ１（ｎ＋
１）が保持される。ＰＢＮ＝ｎ＋２となる。 （ｔ９）実行回路５Ｄにより、ＤＡ（ｎ＋１）が実行さ
れる。制御回路６Ｇにより、ＤＡ（ｎ）に応じたメモリ
アクセスが行われる。ＩＢ２（ｎ＋１）が命令デコーダ
４に保持されてデコードされる。ＰＡ＝ｎ＋２となる。

【０１０４】以上のようにして、即値データを含む２倍
長の即値転送命令が間断無く１サイクルで実行され、処
理の遅延が防止される。 ［第９実施例］図２２は、本発明の第９実施例の情報処
理装置を示す。この情報処理装置は、図７の構成に対
し、図１８に示す簡単化を施したものである。すなわ
ち、２倍長命令をより高速に実行するために、図１８の
構成にさらに、命令デコーダ４に加えて２倍長命令デコ
ーダ４Ｎが備えられ、命令レジスタ３Ａ及び３Ｂの出力
端がそれぞれ配線８Ａ及び８Ｂを介して２倍長命令デコ
ーダ４Ｎの入力端に接続され、２倍長命令デコーダ４Ｎ
の出力端が実行回路５Ｅの入力端に接続されている。

【０１０５】この情報処理装置の制御回路６Ｈによる動
作は、以上の説明から容易に理解できるので、その説明
を省略する。この情報処理装置によっても、２倍長命令
を間断無く１サイクルで実行できるという上述の効果が
得られる。

【０１０６】

【発明の効果】以上説明した如く、本第１〜３発明に係
る情報処理装置によれば、分岐命令に関しコンパイラに
特別な処理をさせることなく、分岐命令と分岐先の命令
とが間断なく連続して実行されるので、コンパイラを複
雑化させることなく、従来よりも処理を高速化すること
が可能となるという優れた効果を奏する。

【０１０７】第１〜３発明の第１態様によれば、即値転
送命令が間断無く１サイクルで実行され、複数サイクル
必要であった従来よりも、高速処理が可能となるという
効果を奏する。第１〜３発明の第２態様によれば、Ｎ倍
長命令が間断無く１サイクルで実行され、複数サイクル
必要であった従来よりも、高速処理が可能となるという
効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１実施例の情報処理装置を示すブロ
ック図である。

【図２】図１の装置において、リセット後、定常状態ま
での通常のパイプライン処理を示すタイミングチャート
である。

【図３】図１の装置において、無条件分岐命令に対する
パイプライン処理を示すタイミングチャートである。

【図４】図１の装置において、条件分岐命令に対するパ
イプライン処理を示すタイミングチャートである。

【図５】本発明の第２実施例の情報処理装置を示すブロ
ック図である。

【図６】図５の装置において、即値転送命令に対するパ
イプライン処理を示すタイミングチャートである。

【図７】本発明の第３実施例の情報処理装置を示すブロ
ック図である。

【図８】図７の装置において、２倍長命令に対するパイ
プライン処理を示すタイミングチャートである。

【図９】本発明の第４実施例の情報処理装置を示すブロ
ック図である。

【図１０】図９のメモリ内のプログラムの配列を示す図
である。

【図１１】図９の装置において、リセット後、定常状態
までの通常のパイプライン処理を示すタイミングチャー
トである。

【図１２】図９の装置において、無条件分岐命令に対す
るパイプライン処理を示すタイミングチャートである。

【図１３】図９の装置において、条件分岐命令に対する
パイプライン処理を示すタイミングチャートである。

【図１４】本発明の第５実施例の情報処理装置を示すブ
ロック図である。

【図１５】図１４の装置において、即値転送命令に対す
るパイプライン処理を示すタイミグチャートである。

【図１６】本発明の第６実施例の情報処理装置を示すブ
ロック図である。

【図１７】図１６の装置において、２倍長命令に対する
パイプライン処理を示すタイミングチャートである。

【図１８】本発明の第７実施例の情報処理装置を示すブ
ロック図である。

【図１９】図１８の装置において、リセット後、定常状
態までの通常のパイプライン処理示すタイミングチャー
トである。

【図２０】本発明の第８実施例の情報処理装置を示すブ
ロック図である。

【図２１】図２０の装置において、即値転送命令に対す
るパイプライン処理を示すタイミグチャートである。

【図２２】本発明の第９実施例の情報処理装置を示すブ
ロック図である。

【符号の説明】

１、１Ａ、１Ｂ メモリ ２、２Ａ、２Ｂ プログラムカウンタ ３Ａ、３Ｂ 命令レジスタ ４、４Ａ、４Ｂ、４Ｎ 命令デコーダ ６、６Ａ〜６Ｈ 制御回路 ５、５Ａ〜５Ｅ 実行回路 ７Ａ、７Ｂ バイパス

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第ｉプログラムカウンタ（２Ａ、２Ｂ）
   と、 該第ｉプログラムカウンタの出力でアドレス指定される
   第ｉ記憶手段（１Ａ、１Ｂ）と、 ストローブ信号に応答して該第ｉ記憶手段の出力を保持
   する第ｉ命令レジスタ（３Ａ、３Ｂ）と、 該第ｉ命令レジスタの出力をデコードする第ｉ命令デコ
   ーダ（４Ａ、４Ｂ）と、 をｉ＝１〜ｎの各々について有し、さらに、 選択制御信号に応じて該第１〜ｎ命令デコーダの出力の
   １つを選択し、選択した該出力に基づいて所定の処理を
   実行する実行回路（５）と、 該実行回路に対し、該選択制御信号を供給して第１〜ｎ
   命令デコーダの出力を順に選択させて実行させ、該実行
   回路が該第ｉ命令デコーダのデコード結果を取得した後
   に該第ｉ命令デコーダに対し、該第ｉ命令レジスタの出
   力をデコードさせ、該第ｉ命令デコーダに対しデコード
   させた後に該第ｉプログラムカウンタに対し、出力を更
   新させ、該更新後に該第ｉ命令レジスタに対し、該スト
   ローブ信号を供給して該第ｉ記憶手段の出力を保持させ
   る制御回路（６）、 を有し、プログラムが該第１〜ｎ記憶手段に、該第１〜
   ｎ記憶手段の順に１ワードずつ分配されて格納されてい
   ることを特徴とする情報処理装置。
2. 【請求項２】 プログラムカウンタ（２）と、 プログラムのｎワードが１アドレス内に順に格納され、
   該プログラムカウンタの出力でアドレス指定されて該ｎ
   ワードを出力する記憶手段（１）と、 ストローブ信号に応答して該記憶手段の出力を１ワード
   ずつ合計ｎワード保持する第１〜ｎ命令レジスタ（３
   Ａ、３Ｂ）と、 該第１〜ｎ命令レジスタの出力をそれぞれデコードする
   第１〜ｎ命令デコーダ（４Ａ、４Ｂ）と、 選択制御信号に応じて該第１〜ｎ命令デコーダの出力の
   １つを選択し、選択した該出力に基づいて所定の処理を
   実行する実行回路（５）と、 該実行回路に対し、該選択制御信号を供給して第１〜ｎ
   命令デコーダの出力を順に選択させて実行させ、該実行
   回路が該第ｉ命令デコーダのデコード結果を取得した後
   に該第ｉ命令デコーダに対し、該第ｉ命令レジスタの出
   力をデコードさせ、該実行回路が該第１〜ｎ命令デコー
   ダの全てのデコード結果を取得した後に、該プログラム
   カウンタに対し、出力を更新させ、該更新後に該第１〜
   ｎ命令レジスタに対し、該ストローブ信号を供給して該
   記憶手段の出力を保持させる制御回路（６Ｃ）と、 を有することを特徴とする情報処理装置。
3. 【請求項３】 第ｉプログラムカウンタ（２Ａ、２Ｂ）
   と、 該第ｉプログラムカウンタの出力でアドレス指定される
   第ｉ記憶手段（１Ａ、１Ｂ）と、 ストローブ信号に応答して該第ｉ記憶手段の出力を保持
   する第ｉ命令レジスタ（３Ａ、３Ｂ）と、 をｉ＝１〜ｎの各々について有し、さらに、 選択制御信号に応じて該第１〜ｎ命令レジスタの出力の
   １つを選択し、選択した該出力をデコードする命令デコ
   ーダ（４）と、 該命令デコーダの出力に基づいて所定の処理を実行する
   実行回路（５Ｃ）と、 該命令デコーダに対し、該選択制御信号を供給して第１
   〜ｎ命令レジスタの出力を順に選択させてデコードさ
   せ、該第ｉ命令レジスタの出力が該命令デコーダで選択
   された後に該第ｉプログラムカウンタに対し、出力を更
   新させ、該更新後に該第ｉ命令レジスタに対し、該スト
   ローブ信号を供給して該第ｉ記憶手段の出力を保持させ
   る制御回路（６Ｆ）と、 を有し、プログラムが該第１〜ｎ記憶手段に、該第１〜
   ｎ記憶手段の順に１ワードずつ分配されて格納されてい
   る、 ことを特徴とする情報処理装置。
4. 【請求項４】 前記第１〜ｎ命令レジスタ（３Ａ、３
   Ｂ）の出力がバイパス（７Ａ、７Ｂ）を介して前記実行
   回路（５Ａ）の入力端に供給され、 前記制御回路（６Ａ）は、前記デコーダの出力に基づい
   て即値データ転送命令であるかどうかを判定し、即値デ
   ータ転送命令であると判定された場合には、該実行回路
   に対し、該バイパスを介して得られた即値データと該即
   値データ転送命令のデコード結果とに基づいて該即値デ
   ータ転送命令を実行させる、 ことを特徴とする請求項１乃至３のいずれか１つに記載
   の情報処理装置。
5. 【請求項５】 前記第１〜ｎ命令レジスタ（３Ａ、３
   Ｂ）の出力のうち連続したＮワードをデコードして前記
   実行回路（５Ｂ）に供給する２≦Ｎ≦ｎなるＮ倍長命令
   デコーダ（４Ｎ）を有し、 前記制御回路（６Ｂ）は、１倍長の前記命令デコーダの
   出力がＮ倍長命令であることを示している場合に、該Ｎ
   倍長命令デコーダに対し該Ｎ倍長命令をデコードさせ、
   該１倍長命令デコーダに対し、該Ｎ倍長命令の次の命令
   をデコードさせる、 ことを特徴とする請求項１乃至３のいずれか１つに記載
   の情報処理装置。