JP3525985B2 - 中央演算処理装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、演算処理の対象と
なるデータの入出力制御を行う中央演算処理装置に関す
る。 【０００２】 【従来の技術】従来から、データ処理速度の高速化の要
望に伴って、中央演算処理装置（以下、ＣＰＵと称す
る）の命令実行速度の高速化が図られている。ＣＰＵの
命令実行速度を向上させる技術として、１つの命令実行
が終了しないうちに次の命令実行を開始するパイプライ
ン処理が挙げられる。 【０００３】パイプライン処理は、例えば１つの命令処
理を、「命令フェッチ」、「デコード」、「演算処理実
行」および「処理結果の格納（以下、ライトバックと称
する）」の４ステージに分割し、時間的に連続した複数
の命令処理を１ステージずつずらして実行する処理であ
る。 【０００４】パイプライン処理において、「命令フェッ
チ」および「デコード」のステージが行われ、これらの
ステージの処理結果に基づいて、次の「演算処理実行」
のステージで演算処理を行うＣＰＵの演算器が指定され
る。そして「演算処理実行」のステージで、指定された
演算器はＣＰＵ内に備えるレジスタに格納されているデ
ータを用いて演算処理を行う。その後、次の「ライトバ
ック」のステージで前述の演算処理の結果を演算結果デ
ータとして前記レジスタに格納する。 【０００５】前記「ライトバック」のステージと並行し
て、次の命令処理における「演算処理実行」のステージ
が実行されており、上述のようにＣＰＵ内ではレジスタ
に格納されているデータが読出されている。この場合
に、「ライトバック」のステージにてレジスタに格納途
中である演算結果データを、演算器が演算対象となるデ
ータとして読出すときがある。このときに、いわゆるＲ
ＡＷ（Read After Write）ハザードといわれる問題が生
じる。このＲＡＷハザードは、処理された新しいデータ
がレジスタに格納される前に、後続の命令がそのレジス
タから古いデータを読出してしまうことを防ぐために後
続の命令実行が滞ることをいう。この問題を回避するた
めに、演算結果データをレジスタに格納するとともに、
前記演算結果データの処理を行う演算器に入力する技術
（バイパス、又はフォワーディングと呼ばれるときもあ
る）が実現されている。このような技術として、メモリ
の入出力ポートにマルチプレクサを構成してメモリにデ
ータを書込むのと同時にその書込む位置からデータを読
出す特表平６−５０３１９５号公報に開示されている技
術が知られている。 【０００６】次に、図４を参照してフォワーディング技
術の一例について説明する。図４は、従来のＣＰＵの内
部構成を示すブロック図である。このＣＰＵは、データ
が格納されるレジスタを複数備えたレジスタ群１、演算
処理を行う演算器３、演算器３からの演算結果データを
一時的に格納する演算結果ラッチ部４、３２ビットのバ
ス幅を備える第１バス５、３２ビットのバス幅を備える
第２バス６、第１バス５上のデータおよび第２バス６上
の演算結果データのいずれか一方を選択して演算対象デ
ータとして演算器３に出力するセレクタ７、前記セレク
タ７を制御するバイパス制御部１１、及びレジスタ群１
のレジスタへのデータの読出し等の各種制御を行う制御
部１３を備える。 【０００７】制御部１３は、「命令フェッチ」および
「デコード」のステージにおいて処理（命令読出し）を
行い、その処理結果に基づいて演算器３に制御信号（Ｓ
Ｐ）を与えると共に、演算器３の演算対象となるデータ
が格納されているレジスタを指定するレジスタ指定信号
（ＲＰ１）を前記レジスタ群１およびバイパス制御部１
１に出力する。 【０００８】「演算処理実行」のステージにおいて、制
御信号（ＳＰ）が与えられた演算器３は、レジスタ群１
から第１バス５に読出されたデータを第１バス５からセ
レクタ７を介して取込み、取込んだデータを用いて演算
処理を行う。そして演算器３の演算結果である演算結果
データは、演算結果ラッチ部４に格納される。次の「ラ
イトバック」のステージにおいて、制御部１３は、前記
演算結果データが格納されるレジスタを指定するレジス
タ指定信号（ＲＰ２）をレジスタ群１およびバイパス制
御部１１に与える。そして前記演算結果データは、前記
レジスタ指定信号（ＲＰ２）によって指定されたレジス
タ群１のレジスタに格納される。 【０００９】ＣＰＵ内では上述の「ライトバック」のス
テージに並行して、次の命令処理の「演算処理実行」の
ステージが行われている。このステージにおいて、制御
部１３は、演算器３に制御信号（ＳＰ）を与えると共
に、次の演算対象であるデータを前記レジスタ群１のレ
ジスタから読出して第１バス５上に出力するためにレジ
スタ指定信号（ＲＰ３）をレジスタ群１およびバイパス
制御部１１に与えている。 【００１０】上述の「ライトバック」のステージ、即ち
次の命令処理の「演算処理実行」のステージにおいて、
バイパス制御部１１には、演算結果データを格納するレ
ジスタを指定するレジスタ指定信号（ＲＰ２）と、次の
演算対象であるデータを格納しているレジスタを指定す
るレジスタ指定信号（ＲＰ３）とがほぼ同時に入力され
ている。バイパス制御部１１は、レジスタ指定信号（Ｒ
Ｐ２）とレジスタ指定信号（ＲＰ３）とが同一であるか
どうかを判断して、セレクタ７にセレクト指示信号（Ｃ
Ｐ）を出力する。同一である場合に、セレクタ７は第２
バス６上の演算結果データを演算器３に供給し、同一で
はない場合に、セレクタ７はレジスタ指定信号（ＲＰ
３）で指定されたレジスタから読出されたデータを演算
器３に供給する。これによって、レジスタ群１のレジス
タに格納中の演算結果データを次の演算対象のデータと
して用いるときに、演算結果データをレジスタに格納
し、その後に読出すために演算処理が滞るなどのＲＡＷ
ハザードを防止することができる。 【００１１】 【発明が解決しようとする課題】しかしながら、上述し
た従来のＣＰＵは、１つの演算器３に対して１つのセレ
クタ７を備える構成である。このため、ＣＰＵの演算器
３の個数および種類が増加するにつれてセレクタ７も増
加するため回路規模が増大するという問題がある。 【００１２】また、複数種類の演算器、例えば演算処理
可能なデータのデータ幅がそれぞれ異なる演算器（例え
ばデータ幅８ビットのデータを処理する演算器Ａとデー
タ幅３２ビットのデータを処理する演算器Ｂ）をＣＰＵ
内に設ける場合を想定する。この場合に、演算器Ａの８
ビットの演算結果データを第２バス６およびセレクタを
介して演算器Ｂに与えるときに、８ビットの演算結果デ
ータ以外の所望のデータではない２４ビットのデータも
前記演算器Ｂに入力されることとなり、演算器Ｂの演算
動作が正常に行なわれないという問題が生じる。 【００１３】上述の問題を解消するために特開平４−４
０５１９号公報に開示される技術を使用することができ
る。前記公報に開示される技術は、レジスタと演算器と
の間のバス幅６４ビットのデータバスを４つに分割し、
分割されたデータバス（バス幅１６ビット）毎にセレク
タをそれぞれ設ける構成である。そして各セレクタは、
演算器の処理の行うデータ幅および次の演算対象となる
データに基づいて、前回の演算器の演算結果データ、前
々回の演算器の演算結果データおよびレジスタからのデ
ータのいずれか１つをそれぞれ選択して演算器に与えて
いる。 【００１４】しかしながら、前記公報に開示される技術
は、セレクタを各演算器に対して４つ構成する必要があ
る。したがって、上述のようにＣＰＵ内に構成する演算
器の種類が増加すると、回路規模の増大化および回路構
成の複雑化するという問題がある。 【００１５】またＣＰＵの処理速度の向上を図るバイパ
ス技術として、特開昭６３−４９８３２号公報に開示さ
れる技術は、記憶装置と演算装置との間のデータバスか
ら、演算装置と記憶装置又はパイプライン装置との間の
データバスにバイパスを形成している。しかし、この技
術はＲＡＷハザードを防止することでＣＰＵの処理速度
の向上を図るものではなく、単なるデータ転送を前記演
算装置を介さず行うことでＣＰＵの処理速度の向上を図
るものである。 【００１６】本発明の目的は、上述のＲＡＷハザードを
防止することで演算処理の高速化を図るとともに回路規
模の増大化を防止し、さらに多種類のデータ幅のデータ
を取り扱うことを可能にする中央演算処理装置を提供す
ることである。 【００１７】 【課題を解決するための手段】本発明の中央演算処理装
置は、上記の課題を解決するために 第１バスと、第２
バスと、前記第１バス上のデータを取込み演算処理を行
いその演算結果を前記第２バスに出力する演算手段と、
前記第２バス上のデータを格納すると共に、演算対象と
なるデータを出力するレジスタを複数個備えるレジスタ
群と、前記レジスタ群から出力されたデータ又は前記第
２バス上のデータのどちらか一方を選択して前記第１バ
スに出力する選択手段と、前記レジスタ群に対して前記
第２バス上のデータを格納するレジスタ及び演算対象と
なるデータを出力するレジスタを指定すると共に、指定
した両レジスタが同一である場合には前記第２バス上の
データを選択し、異なる場合には前記レジスタから出力
されたデータを前記選択手段が選択して出力する手段
と、前記第２バス上のデータのデータ幅を検出するデー
タ幅検出手段とを有する制御手段と、を備え、前記デー
タ幅検出手段に検出されたデータ幅が前期第２バスのバ
ス幅未満である場合に、残余のデータ幅については前記
レジスタから出力されたデータを前記選択手段は選択し
て出力するように制御することを特徴とする。 【００１８】 【００１９】ここで、前記中央演算処理装置ではパイプ
ライン処理が行われているとする。パイプライン処理で
は、１つの命令処理を「命令フェッチ」、「デコー
ド」、「演算処理実行」及び「処理結果の格納（以下、
ライトバックと称する）」の４ステージに分割してい
る。そして、時間的に連続した複数の命令処理（例え
ば、第１命令処理、第２命令処理）を１ステージずらし
て実行しているものとする。 【００２０】上述の構成によれば、第１命令処理の「処
理実行」のステージでは、「命令フェッチ」および「デ
コード」のステージの処理結果に基づいて指定された１
つの演算手段が第１バス上のデータを取込んで演算処理
を行う。この演算処理後の第１命令処理の「ライトバッ
ク」のステージでは、前記演算手段の演算結果であるデ
ータを第２バスに出力し、さらにそのデータをレジスタ
群のレジスタに格納している。また中央演算処理装置で
は、この第１命令処理の「ライトバック」のステージと
並行して第２命令処理の「演算処理実行」のステージが
行われている。この第２命令処理の「演算処理実行」の
ステージにおいて、例えば前記演算手段とは異なる他の
演算手段が、前記第１命令処理の「ライトバック」のス
テージにおいて格納途中の第２バス上のデータを演算対
象として取込むときがある。このときに、制御手段は選
択手段を制御して前記第２バス上のデータを第１バスに
出力する。即ち演算手段がデータを取込むことのできる
第１バスに前記第２バス上のデータが出力される。した
がって中央演算処理装置に複数の演算手段を構成して
も、１つの選択手段を構成するだけで演算手段のＲＡＷ
ハザードを回避することができる。 【００２１】 【００２２】そして、本発明の、中央演算処理装置は、
複数種類の演算手段、即ち演算処理の行うことが可能な
データのデータ幅が異なる演算手段を複数個設けられる
場合でも処理することができる。例えば、３２ビットの
データを演算処理する演算手段と８ビットのデータを演
算処理する演算手段とを備える場合を想定する。第１命
令処理の「演算処理実行」のステージで８ビットの演算
手段で演算処理され、第１命令処理の「ライトバック」
にて格納中である第２バス上の８ビットのデータを、次
の第２命令処理の「演算処理実行」のステージにて演算
処理を行う３２ビットの演算手段で用いるときがある。
このときに、第２バス（３２ビット：第１バスも同様）
上には前記８ビットのデータしか存在せず、第２バスの
残余の２４ビットのデータは有効なデータではない。こ
のため、選択手段は、データ幅検出手段の検出結果であ
る８ビットのデータ幅については前記第２バス上のデー
タを第１バスに出力し、残余の２４ビットのデータ幅に
ついては前記レジスタ群から出力されたデータを第１バ
スに出力する。これによって、演算処理するデータの幅
が相違する複数の演算手段を備える場合にも、所望のデ
ータを確実に第１バスに供給することができる。そして
各演算手段は所望のデータ幅のデータを取込み、確実に
演算処理できる。 【００２３】 【発明の実施の形態】以下、図１乃至図３を参照して本
発明の中央演算処理装置（以下、ＣＰＵと称する）につ
いて説明する。 【００２４】本発明のＣＰＵは、パイプライン処理を行
って演算処理速度を向上している。パイプライン処理
は、１つの命令処理（命令実行パイプライン）を複数の
小さなステージに分割して実行している。たとえば、１
つの命令処理は、「命令フェッチ」、「デコード」、
「演算処理実行」および「処理結果の格納（ライトバッ
ク）」の４ステージに分割される。そして、時間的に連
続する複数の命令処理を１つのステージずつずらして実
行している。 【００２５】図１は、上述のパイプライン処理を行うＣ
ＰＵ２０の内部構成を示すブロック図である。ＣＰＵ２
０は、レジスタ群２１、演算器２３ａ，２３ｂ、演算結
果ラッチ部２４ａ，２４ｂ、第１バス２７、第２バス２
９、セレクタ３０、出力ポート部３２、及び制御手段３
３を含んで構成される。なお、制御手段３３は、「命令
フェッチ」及び「デコード」のステージにおいて命令を
取込んでその命令に基づいて演算処理の実行を制御する
命令制御部３４と、前記セレクタ３０を制御して第２バ
ス２９上のデータを第１バス２７にバイパス転送するこ
とを実現するバイパス制御部３５とを備える。 【００２６】レジスタ群２１は、読出しおよび書込み可
能な複数のレジスタＲ１〜Ｒｎと入力されるデータを一
時的に格納するレジスタ入力ポート２２とで構成され
る。各レジスタＲ１〜Ｒｎには第１バス２７および第２
バス２９のバス幅と同じ３２ビットのデータ幅のデータ
が格納される。そして、命令制御部３４からデータの読
出しを示す信号（図示しない）およびレジスタ指定信号
（Ｒ１〜Ｒｎ：説明の便宜上レジスタの参照符号と同一
のものを使用する）がレジスタ群２１に与えられると、
そのレジスタ指定信号（Ｒ１〜Ｒｎ）に指定されたレジ
スタＲ１〜Ｒｎから３２ビットのデータがセレクタ３０
に読出される。また命令制御部３４からデータの書込み
を示す信号（図示しない）およびレジスタ指定信号（Ｒ
１〜Ｒｎ）が与えられると、第２バス２９上のデータは
レジスタ入力ポート２２を介して前記レジスタ指定信号
（Ｒ１〜Ｒｎ）に指定されたレジスタに格納される。な
おデータの読出しのために命令制御部３４から与えられ
るレジスタ指定信号を読出レジスタ指定信号とし、デー
タの格納のために命令制御部３４から与えられるレジス
タ指定信号を書込レジスタ指定信号とする。 【００２７】第１バス２７は、３２本の信号線Ｃ０〜Ｃ
３１（バス幅３２ビット）で構成される。この第１バス
２７にはセレクタ３０からレジスタ出力ポート部３２を
介してデータ（データ幅３２ビット）が供給される。第
２バス２９も、３２本の信号線Ａ０〜Ａ３１（バス幅３
２ビット）で構成される。そして第２バス２９には、前
記演算結果ラッチ部２４ａ，２４ｂから演算結果データ
が供給される。 【００２８】演算器２３ａ，２３ｂは、第１バス２７上
のデータを取込み、そのデータを用いて演算処理を行
う。演算器２３ａは第１バス２７上のデータ（３２ビッ
ト）の中からデータ幅８ビットのデータを取込み、その
データを用いて演算処理を行う。その演算処理の演算結
果である演算結果データは、データ幅８ビットのデータ
が格納可能な演算結果ラッチ部２４ａに一時的に格納さ
れる。また演算器２３ｂは、第１バス２７上のデータ
（３２ビット）の中からデータ幅３２ビットのデータを
取込み、そのデータを用いて演算処理を行う。その演算
結果である演算結果データは、データ幅３２ビットのデ
ータが格納可能な演算結果ラッチ部２４ｂに一時的に格
納される。 【００２９】制御手段３３の命令制御部３４は、演算処
理の実行を制御する命令を読出し、読出した命令に基づ
いて複数の演算器２３ａ，２３ｂのいずれかを選択する
演算指示信号（ＳＡａ又はＳＡｂ）を出力する。命令制
御部３４は、前記演算指示信号（ＳＡａ又はＳＡｂ）を
出力するとともに、演算対象となるデータを読出すため
の読出レジスタ指定信号（Ｒ１〜Ｒｎ）をレジスタ群２
１およびバイパス制御部３５に出力する。また命令制御
部３４は、第２バス２９上に存在する演算結果データを
格納するための書込レジスタ指定信号（Ｒ１〜Ｒｎ）を
前記レジスタ群２１およびバイパス制御部３５に出力す
る。さらに、命令制御部３４は、データ幅検出回路（図
示しない）を備え、第２バス２９上に存在する演算結果
データのデータ幅を検出している。そして命令制御部３
４は、その検出結果に基づいて作成されたデータ幅信号
（ＤＡ１〜ＤＡ４）をバイパス制御部３５に出力してい
る。データ幅信号（ＤＡ１）は、第２バス２９の下位８
ビットの信号線Ａ０〜Ａ７上に前記演算結果データが存
在するかどうかを示す信号であり、存在する場合にハイ
レベルの信号を出力する。なお、他のデータ幅信号（Ｄ
Ａ２〜ＤＡ４）においても同様に、第２バス２９の信号
線Ａ８〜Ａ１５、信号線Ａ１６〜Ａ２３及び信号線Ａ２
４〜Ａ３１に前記演算結果データが存在するかどうかを
示す信号である。 【００３０】制御手段３３のバイパス制御部３５は、命
令制御部３４から与えられる読出レジスタ指定信号（Ｒ
１〜Ｒｎ）と書込レジスタ指定信号（Ｒ１〜Ｒｎ）とを
比較し、その比較結果と命令制御部３４から与えられる
データ幅信号（ＤＡ１〜ＤＡ４）とによって、セレクタ
３０を制御する。特にバイパス制御部３５は、前記比較
結果が同一である場合に第２バス２９上の演算結果デー
タを第１バス２７にバイパス転送するようにセレクタ３
０を制御している。 【００３１】セレクタ３０は、読出レジスタ指定信号
（Ｒ１〜Ｒｎ）に指定されたレジスタＲ１〜Ｒｎから読
出されるデータを入力すると共に、第２バス２９上に存
在する演算結果データを入力する。そしてセレクタ３０
は、バイパス制御部３５から与えられるセレクタ指示信
号（ＣＯ１〜ＣＯ４）に基づいて、前記レジスタＲ１〜
Ｒｎから読出されたデータおよび演算結果データのいず
れか一方のデータを出力ポート部３２を介して第１バス
２７上に供給する。出力ポート部３２は、データを一時
的に格納して第１バス２７に出力するときの調整を行っ
ている。 【００３２】図２は、セレクタ３０およびバイパス制御
部３５の内部構成を示す回路図である。 【００３３】バイパス制御部３５は、比較器４１と、４
つの論理積回路ＡＮ１〜ＡＮ４とを含んで構成される。
比較器４１の一方入力端子には読出レジスタ指定信号
（Ｒ１〜Ｒｎ）が与えられ、他方入力端子には書込レジ
スタ指定信号（Ｒ１〜Ｒｎ）が与えられる。そして、こ
の比較器４１は前記読出レジスタ指定信号と書込レジス
タ指定信号とが一致する場合にハイレベルの信号を出力
する。比較器４１の出力は、前記４つの論理積回路ＡＮ
１〜ＡＮ４の一方入力端子に入力される。 【００３４】論理積回路ＡＮ１の他方入力端子には、命
令制御部３４からのデータ幅信号（ＤＡ１）が供給され
る。論理積回路ＡＮ２〜ＡＮ４の他方入力端子にも、デ
ータ幅信号（ＤＡ２〜ＤＡ４）がそれぞれ入力される。
そして、４つの論理積回路ＡＮ１〜ＡＮ４の出力は、そ
れぞれ４つのセレクタ指示信号（ＣＯ１〜ＣＯ４）とし
て、セレクタ３０に入力される。 【００３５】セレクタ３０は、選択回路Ｓ０〜Ｓ３１を
備える。選択回路Ｓ０は、第２バス２９を構成する信号
線Ａ０上のデータと、レジスタ群２１とセレクタ３０と
の間に形成された信号線Ｂ０によってレジスタ群２１か
ら読出されたデータとを入力する。そして、選択回路Ｓ
０は、いずれか一方のデータを出力ポート部３２を介し
て第１バス２７の信号線Ｃ０に出力する。また選択回路
Ｓ１〜Ｓ３１も同様に他の第２バス２９を構成する信号
線Ａ１〜Ａ３１及び他のレジスタ群２１とセレクタ３０
との間に形成された信号線Ｂ１〜Ｂ３１からデータを入
力し、いずれか一方のデータを出力ポート部３２を介し
て第１バス２７の信号線Ｃ１〜Ｃ３１に出力する。 【００３６】選択回路Ｓ０は、インバータ回路４５、論
理積回路４６，４７および論理和回路４８を含んで構成
される。選択回路Ｓ０において、インバータ回路４５の
入力端子には前記バイパス制御部３５からのセレクタ指
示信号（ＣＯ１）が入力される。インバータ回路４５の
出力は論理積回路４６の一入力端子に与えられる。また
論理積回路４６の他方入力端子には信号線Ｂ０が接続さ
れている。これによって、論理積回路４６は、前記セレ
クタ指示信号（ＣＯ１）の信号レベルがローレベルであ
れば、レジスタ群２１から読出されたデータを出力す
る。論理積回路４６の出力は、論理和回路４８の一方入
力端子に与えられる。 【００３７】また論理積回路４７の一方入力端子には、
セレクタ指示信号（ＣＯ１）が入力される。論理積回路
４７の他方入力端子には第２バス２９の信号線Ａ０が接
続される。これによって論理積回路４７は、セレクタ指
示信号（ＣＯ１）がハイレベルであるときに第２バス２
９の信号線Ａ０の信号レベル、即ち演算結果データの信
号レベルを出力する。論理積回路４７の出力は、論理和
回路４８の他方入力端子に与えられる。 【００３８】論理和回路４８は、セレクタ指示信号（Ｃ
Ｏ１）の信号レベルがハイレベルのときは演算結果デー
タを出力し、ローレベルのときは指定されたレジスタか
らのデータの示す信号レベルを出力する。論理和回路４
８の出力は、出力ポート部３２を介して、第１バス２７
の信号線Ｃ０に入力される。他の選択回路Ｓ１〜Ｓ３１
も同様の構成であり、同一の構成には同一の符号を付し
て説明を省略する。なお、選択回路Ｓ０〜Ｓ７にはバイ
パス制御部３５からのセレクタ指示信号（ＣＯ１）が与
えられ、選択回路Ｓ８〜Ｓ１５にはセレクタ指示信号
（ＣＯ２）が与えられ、選択回路Ｓ１６〜Ｓ２３にはセ
レクタ指示信号（ＣＯ３）が与えられ、選択回路Ｓ２４
〜Ｓ３１にはセレクタ指示信号（ＣＯ４）が与えられ
る。 【００３９】次に、上述の構成のＣＰＵ２０の演算処理
動作について説明を行う。なお、演算処理動作として
は、２つの命令処理（第１命令処理、第２命令処理）が
１ステジずれて実行されるものとする。 【００４０】ＣＰＵ２０の命令制御部３４は、第１命令
処理の「命令フェッチ」、「デコード」の２つのステー
ジにおける処理を行い、この処理結果に基づいて、次の
「演算処理実行」のステージで演算処理を行う演算器２
３ａに演算指示信号（ＳＡａ）を出力する。命令制御部
３４は、前記演算指示信号（ＳＡａ）を出力するととも
に読出レジスタ指定信号（Ｒ１）をレジスタ群２１およ
びバイパス制御部３５に出力する。これによって、読出
レジスタ指定信号（Ｒ１）によって指定されるレジスタ
Ｒ１からデータが読出される。このデータ（データ幅３
２ビット）は、バイパス制御部３５に制御された前記セ
レクタ３０および出力ポート部３２を介して、第１バス
２７上に出力される。 【００４１】「演算処理実行」のステージにおいて、前
記演算指示信号（ＳＡａ）が与えられた演算器２３ａ
は、第１バス２７に存在するデータ幅３２ビットのデー
タの中の下位８ビットのデータを取込み、演算処理を実
行する。そして演算器２３ａは演算処理結果として演算
結果データを演算結果ラッチ部２４ａに出力する。演算
結果ラッチ部２４ａでは演算結果データを一時的に格納
する。 【００４２】次の「ライトバック」のステージにおい
て、前記演算結果データは、演算結果ラッチ部２４ａか
ら第２バス２７に出力される。このときに、命令制御部
３４は、第２バス２７上に読出された演算結果データを
レジスタＲ２に格納するために書込レジスタ指定信号
（Ｒ２）をレジスタ群２１およびバイパス制御部３５に
出力する。 【００４３】第１命令処理から１ステージずれて実行さ
れている第２命令処理では、「演算処理実行」のステー
ジの処理が行なわれる状態であり、命令制御部３４は、
演算器２３ｂを指定する演算指定信号（ＳＡｂ）を出力
すると共に、演算器２３ｂで演算対象となるデータを読
出すために読出レジスタ指定信号（Ｒ２）をレジスタ群
２１およびバイパス制御部３５に出力する。 【００４４】したがって、第１命令処理の「ライトバッ
ク」のステージ、即ち第２命令処理の「演算処理実行」
のステージにおいて、バイパス制御部３５には、読出レ
ジスタ指定信号（Ｒ２）と書込レジスタ指定信号（Ｒ
２）とが入力される。また命令制御部３４のデータ幅検
出回路（図示しない）は、第２バス２７上の第１命令処
理の演算結果である演算結果データが存在する信号線Ａ
０〜Ａ７を検出し、その検出結果に基づいて命令制御部
３４はハイレベルのデータ幅信号（ＤＡ１）とローレベ
ルのデータ幅信号（ＤＡ２〜ＤＡ４）をバイパス制御部
３５に出力する。 【００４５】バイパス制御部３５の比較器４１は、読出
レジスタ指定信号（Ｒ２）と書込レジスタ指定信号（Ｒ
２）との一致を示すハイレベルの信号を各論理積回路Ａ
Ｎ１〜ＡＮ４に出力する。論理積回路ＡＮ１にはハイレ
ベルのデータ幅信号（ＤＡ１）が入力されており、他の
論理積回路ＡＮ２〜ＡＮ４にはローレベルのデータ幅信
号（ＤＡ２〜ＤＡ４）が入力されている。これによっ
て、セレクタ指示信号（ＣＯ１）だけハイレベルである
４つのセレクタ指示信号（ＣＯ１〜ＣＯ４）がセレクタ
３０に出力される。このため、セレクタ３０の各選択回
路Ｓ０〜Ｓ３１は、以下の図３に示す図表に基づいて制
御される。 【００４６】図３は、ＣＰＵ２０の演算処理動作におけ
るバイパス制御部３５の動作状態とセレクタ３０の選択
状態との関係を示す図表である。バイパス制御部３５に
は、上述したように読出レジスタ指定信号（Ｒ２）、書
込レジスタ指定信号（Ｒ２）、ハイレベルのデータ幅信
号（ＤＡ１）及びローレベルのデータ幅信号（ＤＡ２〜
ＤＡ４）が入力されている。したがって、図３の図表の
３段目に示すようなセレクタ３０の選択回路Ｓ０〜Ｓ３
１の選択状態となる。以下に、図表の３段目におけるセ
レクタ３０の選択動作について図２を参照しつつ説明す
る。 【００４７】セレクタ３０では、選択回路Ｓ０〜Ｓ７に
ハイレベルのセレクタ指示信号（ＣＯ１）が与えられ、
選択回路Ｓ８〜Ｓ１５，Ｓ１６〜Ｓ２３，Ｓ２４〜Ｓ３
１にローレベルのセレクタ指示信号（ＣＯ２〜ＣＯ４）
がそれぞれ与えられる。 【００４８】選択回路Ｓ０において、論理積回路４６の
一方入力端子にはインバータ回路４５でハイレベルのセ
レクタ指示信号（ＣＯ１）が反転されて入力され、論理
積回路４７の一方入力端子にはハイレベルのセレクタ指
示信号（ＣＯ１）が入力される。したがって、論理積回
路４６の他方入力端子に接続される信号線Ｂ０からのデ
ータは選択されず、論理積回路４７の他方入力端子に接
続される信号線Ａ０からの演算結果データの下位１ビッ
トが示す信号レベルが選択され、第１バス２７の信号線
Ｃ０に出力される。また、他の選択回路Ｓ１〜Ｓ７にお
いても同様の処理が行われ、第１バス２７の下位８ビッ
トの信号線Ｃ０〜Ｃ７には、演算結果データが出力され
る。 【００４９】また選択回路Ｓ８において、論理積回路４
６の一方入力端子にはインバータ回路４５でローレベル
のセレクタ指示信号（ＣＯ２）が反転されて入力され、
論理積回路４７の一方入力端子にはローレベルのセレク
タ指示信号（ＣＯ２）が入力される。したがって、論理
積回路４７の他方入力端子に接続される信号線Ａ０から
の演算結果データが選択されず、論理積回路４６の他方
入力端子に接続される信号線Ｂ０からのデータが選択さ
れる。また、他の選択回路Ｓ９〜Ｓ３１においても同様
の処理が行われる。したがって、第１バス２７の上位２
４ビットの信号線Ｃ８〜Ｃ３１には、レジスタ群２１の
レジスタに格納されたデータが出力される。 【００５０】これによって、セレクタ３０によって、デ
ータ幅８ビットの演算結果データが、第２バス２９の信
号線Ａ０〜Ａ７から第１バス２７の信号線Ｃ０〜Ｃ７に
バイパス（フォワーディングともいう）されても、上位
２４ビットに相当する第１バス２７の信号線Ｃ８〜Ｃ３
１には、レジスタ群２１から読出されたデータが出力さ
れる。これによって、処理データ幅の相違する複数の演
算器２３ａ，２３ｂを構成しても、各演算器２３ａ，２
３ｂは正常な演算処理を行うことができる。 【００５１】なお上述の処理動作と同様にして、図３に
示される図表の他の段についても処理が行われる。第２
段目では、バイパス制御部３５に入力された読出レジス
タ指定信号と書込レジスタ指定信号とが異なるので、レ
ジスタ群２１からのデータが、第１バス２７の全ての信
号線Ｃ０〜Ｃ３１に与えられる。また第４段目では、バ
イパス制御部３５に入力された読出レジスタ指定信号と
書込レジスタ指定信号とが一致するとともにデータ幅１
６ビットの演算結果データが第２バス２９上に存在する
ことを示すので、前記演算結果データが第１バス２７の
下位１６ビットの信号線Ｃ０〜Ｃ１５に与えられ、レジ
スタ群２１からのデータが第１バス２７の上位１６ビッ
トの信号線Ｃ１６〜Ｃ３１に与えられる。さらにまた第
５段目では、バイパス制御部３５に入力された読出レジ
スタ指定信号と書込レジスタ指定信号とが一致すると共
にデータ幅３２ビットの演算結果データが第２バス２９
上に存在することを示すので、前記演算結果データが第
１バス２７の全ての信号線Ｃ０〜Ｃ３１に与えられる。 【００５２】上述したように、複数個の演算器２３ａ，
２３ｂを構成しても、１つのセレクタ３０だけで、ＲＡ
Ｗハザードを回避することができる。したがって、演算
器が増加しても、回路規模の増大を防止することができ
る。また従来技術のように演算器が増加に伴ってセレク
タ３０が増加すると、セレクタ３０を制御するバイパス
制御部３５および命令制御部３４の回路構成が複雑にな
る。しかし本発明では、１つのセレクタ３０を設けるだ
けなので、演算器の増加に伴う回路構成の複雑化を防止
することもできる。また演算処理の対象となるデータの
データ幅の相違する演算器２３ａ，２３ｂを複数個構成
しても、正常な演算処理を行うことができる。 【００５３】なお本実施の形態では、セレクタ指示信号
（ＣＯ１〜ＣＯ４）を用いて、８ビット単位のデータ
幅、即ち８つの選択回路を１つのグループとして各グル
ープごとに制御を行うように構成したが、８ビット単位
には限定されない。 【００５４】また本実施の形態では、命令制御部３４と
バイパス制御部３５とを備える構成であるが、上述の命
令制御部３４及びバイパス制御部３５の機能を兼ね備え
るのであれば１つの制御手段３３を構成するだけでもよ
い。 【００５５】さらにまた本実施の形態では、データ幅検
出回路（図示しない）を命令制御部３４に備える構成で
あるが、前記データ幅検出回路は、制御手段３３又はバ
イパス制御部３５に備える構成であってもよい。 【００５６】 【発明の効果】上述したように、この発明によれば、演
算器を複数個構成しても１つの選択手段を構成するだけ
で、ＲＡＷハザードなどを防止できる。これによって、
演算処理の高速化を図るとともに、回路規模の増大およ
び回路構成の複雑化を防止することができる。さらに、
演算処理を行うデータ幅の異なる演算器を複数個構成し
ても、１つの選択手段を構成するだけで所望のデータを
確実に演算器に与えることができ、正常な演算処理を行
うことができる。

【図面の簡単な説明】 【図１】パイプライン処理を行う本発明の中央演算処理
装置の内部構成を示すブロック図である。 【図２】セレクタおよびバイパス制御部の内部構成を示
す回路図である。 【図３】バイパス制御部の動作状態とセレクタの選択状
態との関係を示す図表である 【図４】パイプライン処理を行う従来の中央演算処理装
置の内部構成を示すブロック図である。 【符号の説明】 ２０ ＣＰＵ ２１ レジスタ群 ２３ａ，２３ｂ 演算器 ２７ 第１バス ２９ 第２バス ３０ セレクタ ３３ 制御手段 ３４ 命令制御部 ３５ バイパス制御部 Ｓ０〜Ｓ３１ 選択回路

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 第１バスと、第２バスと、 前記第１バス上のデータを取込み演算処理を行いその演
   算結果を前記第２バスに出力する演算手段と、 前記第２バス上のデータを格納すると共に、演算対象と
   なるデータを出力するレジスタを複数個備えるレジスタ
   群と、前記レジスタ群から出力されたデータ又は前記第
   ２バス上のデータのどちらか一方を選択して前記第１バ
   スに出力する選択手段と、 前記レジスタ群に対して前記第２バス上のデータを格納
   するレジスタ及び演算対象となるデータを出力するレジ
   スタを指定すると共に、指定した両レジスタが同一であ
   る場合には前記第２バス上のデータを選択し、異なる場
   合には前記レジスタから出力されたデータを前記選択手
   段が選択して出力する手段と、前記第２バス上のデータ
   のデータ幅を検出するデータ幅検出手段とを有する制御
   手段と、を備え、 前記データ幅検出手段に検出されたデータ幅が前期第２
   バスのバス幅未満である場合に、残余のデータ幅につい
   ては前記レジスタから出力されたデータを前記選択手段
   は選択して出力するように制御することを特徴とする中
   央演算処理装置。