JPH0762823B2 - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPH0762823B2
JPH0762823B2 JP60108218A JP10821885A JPH0762823B2 JP H0762823 B2 JPH0762823 B2 JP H0762823B2 JP 60108218 A JP60108218 A JP 60108218A JP 10821885 A JP10821885 A JP 10821885A JP H0762823 B2 JPH0762823 B2 JP H0762823B2
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signal
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栄樹 釜田
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はデイジタルコンピユータに係り、特に複数命令
を並列に処理することで高速化を図るデータ処理装置に
関する。
〔発明の背景〕
複数命令の並列処理によつて高速化を図る汎用コンピユ
ータの例として、IBM360/91がある。これは、IBM Journ
al Jan.1967.“An Efficient Algorithm for Exploitin
g Multiple Arithmetic Units"に詳細に説明されてい
る。上記コンピユータでは、近接する命令間での同一レ
ジスタの繰り返し使用に起因する並列処理阻害要因を除
去するために、共通データバス方式（CDB方式と略記す
る）を採用している。これは、先行命令の演算結果を入
力オペランドとして待つ命令をReservation Station
（以下RSと略記する。命令の待ち行列に相当）に待機さ
せておき、該演算結果が得られ次第共通データバスCDB
を介してRSに設けた入力オペランドレジスタにとり込
み、すべての入力オペランドが確定した命令から演算を
開始する、というものである。このCDB方式では、RS内
には入力オペランドレジスタとして、第１、第２オペラ
ンド用の２本のレジスタを、システムにて処理中の全て
の命令について設ける必要があり、システム内にて処理
中の最大命令数をＮとするためには、この数は2N本にな
り、論理規模を増大させる弊害があつた。さらに、複数
の演算器にて同時に演算結果が得られた場合、該演算結
果を必要とする複数の演算器へそれぞれ転送する上で、
CDBがネツクとなる欠点があつた。
〔発明の目的〕
本発明は以上の欠点を解決した上で、近接命令間での同
一レジスタの繰り返し使用に起因する並列処理阻害要因
のない、高度の並列処理の可能なデータを処理装置を提
供することにある。
〔発明の概要〕
本発明においては、演算結果をレジスタｂに格納するよ
う指定された命令Ａおよび後続の命令で同一のレジスタ
ｂに演算結果を格納するよう指定された命令Ｂの処理を
行うにあたつて、命令Ａの演算結果をレジスタｂおよび
レジスタｂと物理的に別のレジスタｂ′に格納させ、 命令Ｂの演算結果をレジスタｂに格納させると共にレジ
スタｂと物理的に別でかつレジスタｂ′とも物理的に別
のレジスタｂ″にも格納させる。
命令Ａの演算結果を読出す場合には、命令Ｂおよび命令
Ｂより前の命令に対してはレジスタｂ又はｂ′より読出
させ、命令Ｂより後ろの命令に対してはレジスタｂ′よ
り読出させる。
命令Ｂの演算結果を読出す場合には、レジスタｂおよび
ｂ″より読出させる。
こうすることで、命令Ｂは先行する命令Ａの実行を待た
ずに実行を開始できる。
また、命令Ｂの演算結果はレジスタｂにもｂ″にも格納
させるので、以後の命令が命令Ｂの演算結果を読出す場
合にはレジスタｂからでもｂ″からでも読出せる。
本発明の構成をとれば、システム内にて同時に処理する
最大命令数をＮとするためには、設けるべき物理レジス
タはＮ本程度でよい。
さらに、複数の演算器にて同時に演算結果が得られた場
合、それらを、それぞれ別の物理レジスタに書き込むよ
う構成し、また各演算器は物理レジスタから独立にデー
タの読み出しを行うことができるように構成するので、
これらの演算結果を必要とする複数の演算器へそれぞれ
同時に転送することが可能である。
〔発明の実施例〕
以下、本発明の一実施例を説明する。
第１図は典型的な命令フオーマツトを示している。すな
わち命令は、演算の内容を示すOP部、第１オペランドが
格納されるレジスタ番号を示すR1部、第２オペランドが
格納されるメモリアドレスを作成するためのインデツク
スレジスタ番号を示すX2部、同じくベースレジスタ番号
を示すB2部、同じくデイスプレイスメントを示すD2部と
からなる。インデクスレジスタ内のデータを（X2）、ベ
ースレジスタ内のデータを（B2）と略記するとすれば、
オペランドアドレスは(X2)+(B2)+D2で求められる。X2=
7,B2=8,D2=100のときのオペランドアドレスは（７）＋
（８）＋100番地である。なお、これは（GR7）＋（GR
8）＋100とも書く。
第２図は本発明を用いた並列処理マシンにおいて、並列
処理が行われうる命令列の例を示している。第１の命令
Ｍは、固定小数点数の乗算を行う命令であり、汎用レジ
スタの２番（以下GR2と略記）内のデータとメモリ上の
（７）＋（８）＋100番地のデータとの積をGR2に格納す
る。第２の命令STは、汎用レジスタ内のデータをメモリ
上に格納するストア命令であり、GR2内のデータを
（７）＋（８）＋200番地に格納する。第３の命令Ｌ
は、メモリ上のデータを汎用レジスタに格納するロード
命令であり、（７）＋（８）＋300番地のデータをGR2に
格納する。第４の命令Ａは、固定少数点数の加算を行う
命令であり、GR2内のデータと（７）＋（８）＋400番地
のデータの和をGR2に格納する。第５の命令Ｌはメモリ
上のデータを汎用レジスタに格納するロード命令であ
り、（２）＋（８）＋150番地のデータをGR4に格納す
る。ここでインデクスレジスタGR2内のデータには、直
前の命令Ａでの結果を用いる。
第３図は、本発明を用いた並列処理マシンにおいて、第
２図で示した命令列を実行した場合の概略のタイムチヤ
ートである。横軸は時間であり、処理の時間的単位であ
るサイクル毎に目盛りを付してあり、左から第１サイク
ル（C1と略記、以下同様）、C2〜C5と呼ぶ。縦軸にはマ
シン内の主要論理として、処理すべき命令を保持する命
令レジスタと、独立に動作可能なｎ＋１個の演算器E0,E
1,…,Enを示している。
C1で命令レジスタにセツトされたＭ命令は、（７）＋
（８）＋100番地のデータを読出し、演算器E0に起動を
かけ、E0ではC1からC4まで４サイクルかけて演算を行
い、C4の終了時点で結果をGR2とGR2′に格納する。演算
器に起動をかけると命令レジスタには次に処理する命令
をセツトする。すなわちC2でST命令がセツトされ、直ち
にE1に起動をかける。この場合、ST命令で必要とするGR
2又はGR2′の内容は直前のＭ命令の結果であるため、Ｍ
命令の演算結果がGR2又はGR2′に書き込まれるC4までE1
は待機状態となり、C5においてGR2′を読み出し、メモ
リに格納する。
ここで、GR2ではなくGR2′を読出すのは、ST命令がそれ
を読出す時にはGR2には別の値（ここではＬ命令による
データ）が書込まれているかもしれないからである。
一方C3においてＬ命令が命令レジスタにセツトされ
（７）＋（８）＋300番地のデータを読出しE2に起動を
かける。この時、Ｌ命令によつてメモリデータの格納さ
れるべきGR2は先行するＭ命令による結果の書き込みあ
るいは、ST命令によつて読み出しのいずれも終了してい
ない。しかし、本発明においては、Ｌ命令にて格納すべ
きGR2をGR2とも物理的に別でありGR2′とも物理的に別
なレジスタGR2″にも対応させるため、該Ｌ命令はC3に
おいて直ちに処理が行われ、GR2およびGR2″への結果の
格納が終了する。Ｌ命令はC3においてのみE2を専有し、
C4においてはE2は後続命令の演算の受け付けが可能であ
る。次にC4においてＡ命令が命令レジスタにセツトされ
ると、（７）＋（８）＋400番地のデータを読出し、E2
に起動をかける。Ａ命令の演算にあたつて必要なレジス
タの内容は、Ｌ命令の結果を格納するために新たに割り
当てられた上記レジスタGR2″より読み出す。またＡ命
令にて結果を格納すべきGR2に対してGR2″を対応させ
る。Ａ命令はC4から演算を開始し、C5にて終了し結果を
GR2とGR2″に格納する。次にC5においてＬ命令が命令レ
ジスタにセツトされる。Ａ命令による結果はGR2とGR2″
の両方に格納されている。Ｌ命令は（２）＋（８）＋15
0番地を決定するインデクスレジスタとしてGR2とGR2″
の両方が利用可能であるが、通常、番地の決定は高速に
行う必要があるので、GR2をインデクスレジスタとして
用いる。
以上のようにして、Ｍ命令,L命令,A命令の出現にあたつ
て命令のR1部で指定される論理レジスタを物理的に別の
レジスタにも割り当てるようにしていくこと（これを仮
想レジスタ方式と呼ぶ）で、M,STの２命令の処理と、L,
Aの２命令の処理とを複数の演算器において並列に実行
することができる。また、最後のＬ命令は、命令が指定
するGR2に割当てられた物理レジスタGR2″だけではな
く、GR2をもインデクスレジスタとして用いることがで
きる。
以下、第４〜７図を用いて、本発明を用いた並列処理マ
シンの構成とその動作を説明する。
第４図は全体構成である。
１は命令レジスタであり処理を行う命令を保持する。命
令レジスタに命令をセツトするために必要な命令読み出
し論理は本発明の説明には不要でありまた公知の技術に
より構成可能であるため、図示せず、また説明も省略す
る。命令レジスタ内の命令は命令デコーダ２に送られ解
読が行われる。命令デコーダ２が出力する命令解読情報
のうち本発明の説明に必要なものは以下である。
（１）OP:命令のOP部であり、演算の内容を示してい
る。
（２）W:該命令が汎用レジスタに結果を格納するタイプ
の命令（以下Ｗタイプ命令と呼ぶ）であることを示す。
（３）IW:Wタイプ命令において、結果を格納するレジス
タ番号を示す。汎用レジスタは16本あり、これらをGR0,
GR1,…,GR15と記す。よつてIWは、0,1,…,15のいずれか
の値をとる。
なお、このIWは、後述する物理レジスタ番号に対して、
論理レジスタ番号とも言う。すなわち、論理レジスタと
は該アーキテクチヤで規定された、プログラムで指定可
能なレジスタを言う。
（４）R:該命令が汎用レジスタの内容を演算数もしくは
被演算数として読み出すタイプの命令（以下Ｒタイプ命
令と呼ぶ）であることを示す。
（５）IR:Rタイプ命令において、オペランドを読み出す
べきレジスタ番号を示す。IRも論理レジスタ番号であ
り、0,1,…,15のいずれかである。
（６）L:Wタイプ命令のうち、結果の格納すべき物理レ
ジスタを新規に割り当てるタイプの命令（これをＬタイ
プ命令と呼ぶ）であることを示す。
（７）X2,B2,D2：それぞれ該命令のインデクス・レジス
タ番号およびベースレジスタ番号およびデイスプレイス
メントである。
（８）DISEND:上記（１）〜（７）の命令解読情報が出
力可能であることを示す。
命令デコーダ２の出力のうちOPは演算器E0〜Enに送られ
る。W,IW,R,IR,Lは仮想レジスタ制御回路３に送られ
る。さらにW,Rは、並列演算制御回路４にも送られ、W,I
Wは論理レジスタ制御回路402にも送られる。X2,B2は論
理レジスタ群400に送られ、D2はアドレス加算器401に送
られる。DISENDはデコード制御回路５へ送られる。
論理レジスタ群400には16本の論理レジスタを設けてい
る。論理レジスタ群からは、X2とB2で示される論理レジ
スタの内容が読出され、それぞれ信号線（X2）と（B2）
を介してアドレス加算器401に送出される。
アドレス加算器は、信号線（X2）と（B2）とD2の値を加
え、メモリアドレスMAを作成する。メモリアドレスMAは
メモリに送出されてオペランドが読出されるわけである
が、このことは本発明の説明には必要なく、また公知の
技術にて構成することができるため、図示せず、また説
明も省略する。
仮想レジスタ制御回路３は、論理レジスタ番号IW,IR
を、対応する物理レジスタ番号JW,JRに変換し、また物
理レジスタに対する参照状態を監視して、ある命令が読
み出そうとしている物理レジスタに対する先行命令の結
果の格納が未完了であることを検出した場合（これを、
該命令が先行命令とオペランドコンフリクトを起してい
るという）、これをOC信号として出力する。また仮想レ
ジスタ制御回路３はＬタイプ命令の解読にあたつて、新
たに割り当てるべき物理レジスタがない場合これをPBSY
信号として出力する。
並列演算制御回路４は演算器E0〜Enの状態を監視し、以
下に記す信号を生成する。
（１）EBSY:すべての演算器がふさがつていることを示
す。本信号はデコード制御回路５に送られ、デコード完
了信号DSを抑止する。DS信号は命令レジスタ１にセツト
されている命令の解読が終了したことを示す。DS信号は
上述したPBSY信号が出た時も抑止される。またDS信号が
立ち命令の解読が終了すると、次の命令が命令レジスタ
にセツトされる。DS信号は仮想レジスタ制御回路３と並
列演算制御回路４と論理レジスタ制御回路402にも送出
される。
（２）SETi（ｉ＝０〜ｎ）：解読中の命令の演算を演算
器Eiにて行うべきことを示す。並列演算制御回路４は、
E0〜Enの中から空いている演算器Eiを選択し、DS信号が
立つた時に対応するSETi信号を発行する。この時Eiは、
命令デコーダ２から送られてくる命令のOP部を取り込
む。SETi信号は対応するEiに送出される。
（３）JRi（ｉ＝０〜ｎ）：演算器Eiにセツトアツプさ
れた命令で必要とする入力オペランドの格納されている
物理レジスタ番号を示す。
JRiは物理レジスタ群６及び仮想レジスタ制御回路３に
送出される。物理レジスタ群６にはｍ＋１本の物理レジ
スタP0〜Pmを設けている。ここで物理レジスタの本数
（ｍ＋１）は論理レジスタの本数（16本）を越える本数
が必要であり、命令処理の並列度を上げるためには多い
ほど好ましい。物理レジスタ群６からは、JRiで示され
る物理レジスタの内容が読み出され、信号線DRを介して
演算器Eiに送出される。
（４）演算開始信号BOPi（ｉ＝０〜ｎ）：演算器Eiにセ
ツトアツプされた命令が必要とする入力オペランドがDR
iより読み出された時、演算を開始してよいことを示すB
OPi信号を発行する。BOPiは、該命令が先行命令とオペ
ランドコンフリクトを起している間、あるいは必要なメ
モリオペランドの読み出しが遅れている場合その到着ま
での間は発行が抑止される。後者の原因でBOPiの発行が
遅れる場合、その制御はオペランド読み出し回路が行う
が、この回路は本発明の説明には必要なく、また公知の
技術にて構成することができるため図示せず、また説明
も省略する。また本実施例の説明においては、このよう
なメモリオペランドの読み出しの遅れはないものと仮定
する。BOPi信号は上記の説明から明らかなように、オペ
ランドコンフリクトがなければSETi信号と同時に、さも
なくばオペランドコンフリクトが解消した時点にて発行
される。
BOPi信号は演算器Ei及び仮想レジスタ制御回路３に送出
される。
EiはBOPiが立つた時に、DRiを介して送出される入力オ
ペランドをとり込み、演算を開始する。
（５）LA:該命令のセツトアツプされた演算器が、E0〜E
nのいずれであるかを示す。本信号は仮想レジスタ制御
回路３と論理レジスタ制御回路402に送出される。
（６）Wi（ｉ＝０〜ｎ）:Eiにセツトアツプされた命令
がＷタイプ命令（上記）であることを示す。本信号は物
理レジスタ群６及び論理レジスタ制御回路402及び仮想
レジスタ制御回路３に送出される。
（７）JWi（ｉ＝０〜ｎ）:Eiにセツトアツプされた命令
がＷタイプの命令である時、結果を格納すべき物理レジ
スタ番号を示す。
本信号は物理レジスタ群６及び仮想レジスタ制御回路３
に送出される。
（８）IWi（ｉ＝０〜ｎ）:Eiにセツトアツプされた命令
がＷタイプの命令である時、結果を格納すべき論理レジ
スタ番号を示す。
本信号は論理レジスタ群400および論理レジスタ制御回
路402に送出される。
演算器Ei（ｉ＝０〜ｎ）はそれぞれすべての命令の演算
が実行できるものとし、演算結果DWiを物理レジスタ群
６及び論理レジスタ群400に送出する。Eiは演算の終了
時にこれを示すEOPi信号を物理レジスタ群６、論理レジ
スタ400、仮想レジスタ制御回路３および並列演算制御
回路４に送出する。
物理レジスタ群６は、EOPi信号が発行された時に、Wi信
号が１であれば（すなわちEiにて演算実行のなされた命
令がＷタイプ命令であれば）、JWiで示される物理レジ
スタに、演算結果DWiを格納する。
論理レジスタ制御回路402は、各論理レジスタごとに、
そのレジスタに演算結果を格納する命令で最後にデコー
ドされた命令を記憶しておき、各演算器の演算が完了し
た時に、それが最後にデコードされた命令である場合に
その演算結果の論理レジスタへの書込みを起動する。書
込みをする演算器はWL0〜ｎ信号で示される。
論理レジスタ群400は、EOPi信号が発行された時に、WLi
信号が１であれば、IWiで示される論理レジスタに演算
結果DWiを格納する。
次に、デコード制御回路５の内部構成の説明を第８図を
用いて行う。
デコード制御回路には、EBSYとPBSYとDISENDが入力され
ている。デコード制御回路はEBSY信号とPBSY信号とが送
られない時でかつDISEND信号が送られた時にDS信号を出
力する。すなわち、ふさがつていない演算器があり、か
つ、新たに割り当てるべき物理レジスタがあり、かつ、
命令解読情報が出力可能な時に、DS信号は出力される。
次に、仮想レジスタ制御回路３のより詳細な説明を第５
図を用いて行う。500は物理レジスタ状態制御回路であ
りｍ＋１本の物理レジスタP0〜Pm毎に各サイクルにおけ
るその状態を表示する、物理レジスタ状態ビツトを有し
その更新を制御する。各状態ビツトの処理フローは第9A
図、第9B図に示した。物理レジスタ状態ビツトとしては
次の４種がある。
（１）格納未完ビツトＷ（ｋ）（但しｋ＝０〜ｍ）：物
理レジスタPkに演算結果を格納する命令（従つてＷタイ
プ命令）がデコードされたが未だその書き込みが終了し
ていない状態。該命令のDS信号が立つと１となり、既に
解読の行われた命令のうちPkに結果を格納すべき最後の
命令について結果の格納が終了した時に０となる。この
ための制御は次の（２）で説明する。
（２）最後格納演算器番号LAW（ｋ）（但しｋ＝０〜
ｍ）：物理レジスタPkに演算結果を格納する命令で最後
にデコードされた命令について、該命令がセツトアツプ
される演算器を示す。書き込み物理レジスタ番号JWがｋ
であるＷタイプ命令のDS信号が立つた時、LAW（ｋ）に
並列演算制御回路４から送られてくる演算器番号LAの値
をセツトする。Pkに対する該命令による結果の書き込み
が行われないうちに、さらに後続の、Pkに対する書き込
みを行う命令が解読された場合、LAW（ｋ）の値は、該
後続命令についての演算器番号をセツトする。このよう
にすればLAW（ｋ）には、Pkに書き込みを行う命令のう
ち最後にデコードしたものの演算器番号が残ることにな
る。
一方、演算器Eiにおける演算の終了時にはEOPi信号が立
ち、Ｗタイプ命令であれば結果がJWi信号で示される物
理レジスタに書き込まれる。このとき、物理レジスタ状
態制御回路において、LAW（JWi）の値が、Eiを示してい
たならば、物理レジスタJWiを変更する最後の命令がEi
で終了したばかりの該命令自身であるがゆえに、Ｗ（JW
i）ビツトを０にリセツトし、これによつてJWiに対する
すべての命令の結果の格納が終了したことを表示せしめ
る。またもしLAW（JWi）の値がEiを示していなかつたな
らば、JWiを変更する後続命令が既にデコードされてい
るわけであり、Ｗ（JWi）ビツトはそのままとする。こ
こでJWiを変更する該後続命令は、入力オペランドとし
てJWiを読出す必要がある（注１）ため、先行するJWi変
更命令の演算と結果の格納が終了したあとに、その演算
及び結果の格納が行われる。従つて同一の物理レジスタ
に対して結果を格納する複数の命令の演算及び結果の格
納は、必ず命令の概念的順序通りに行われるため、上記
の方法にてLAW（ｋ）、Ｗ（ｋ）を更新すれば、Ｗ
（ｋ）は、既に解読の行われた命令のうちPkに結果を格
納すべき最後の命令について結果の格納が終了した時に
０となる。
（注１ Ｗタイプ命令のうち、結果を格納するレジスタ
を入力オペランドとして指定しない命令（例えばロード
命令）は必ずＬタイプ命令と指定することとする。従つ
て結果を新規割当てのレジスタでなく、JWiに格納する
上記後続命令は、Ｌタイプ命令でないので、結果を格納
するレジスタを入力オペランドとしても指定する。） （３）ビジービツトＢ（ｋ）（但しｋ＝０〜ｍ）：物理
レジスタPkがビジー状態であることを示す。Pkがビジー
状態とは、Pkに対する読み出しもしくは結果の格納が未
完了もしくはその可能性があることを言う。
Ｂ（ｋ）は、Ｌタイプ命令のDS信号が立つた時、そのオ
ペランドを格納するために新たに物理レジスタPkが割り
当てられた時にこれをオンとする。新たに割り当てるべ
き物理レジスタ番号は後述する変換表制御回路501からJ
WN信号として500に送られてくる。また、該Pkに対応す
る論理番号をIWとした時、IWに結果を格納するＬタイプ
命令が解読され、IWに対して新たに別の物理レジスタPl
が割り当てられている場合（この時、次の（４）で述べ
るＡ（ｋ）ビツトがオンとなつている）、該Ｌタイプ命
令より概念的に先行するすべての命令によるPkに対する
読み出し及び結果の格納が終了した時点で、Ｂ（ｋ）ビ
ツトをオフとする。
この場合、該Ｌタイプ命令に先行するすべての命令によ
るPkに対する読み出し及び結果の格納が終了したこと
は、並列演算制御回路４から送られてくる。R0〜ｎ、JR
0〜ｎ、W0〜ｎ、JW0〜ｎの各信号を用いて判断する。す
なわち、R0〜ｎのうちオンであるものの読み出し物理レ
ジスタ番号がJRi1、JRi2、…であつたとすると、これら
の中にPkと一致するものがなければPkに対するすべての
先行命令による読み出しが終了していると判断でき、ま
たW0〜ｎのうちオンであるものの書き込み物理レジスタ
番号がJWi1、JWi2，…であつたとすると、これらの中に
Pkと一致するものがなければすべての先行命令によるPk
に対する結果の格納が終了していると判断できる。
ビジービツトがオフである物理レジスタPkの内容は先行
するすべての命令による参照が終了しているので、ロー
ド命令による新しい物理レジスタ割り当てにあたつて
は、ビジービツトがオフであるものの中から選べばよ
い。
（４）アサインビツトＡ（ｋ）（但しｋ＝０〜ｍ）：物
理レジスタPkがアサイン状態であることを示す。Pkがア
サイン状態とは、Pkがビジー状態であつて、しかも、Pk
に対応する論理番号をIWとした時、IWに対するＬタイプ
命令が解読されたことにより、新たに別の物理レジスタ
が割り当てられた状態であることを言う。Ａ（ｋ）は、
物理レジスタPkがビジー状態である時（つまりＢ（ｋ）
がオン）、（３）で述べたように該Pkに対応する論理番
号をIWとした時、IWに対するＬタイプ命令が解読され、
新たに別の物理レジスタが割り当てられた時にこれをオ
ンとする。このためにＬタイプ命令が解読される時に
は、それまでIWに対応していた旧物理レジスタ番号がJW
O信号として後述のセレクタ503から500に送られて来、
アサインビツトをオンとすべき物理レジスタを示す。ま
たＡ（ｋ）はPkがビジー状態でなくなつた時（つまりＢ
（ｋ）がオフとされた時）にこれをオフとする。
以上の制御のため、物理レジスタ状態制御回路500に
は、デコード制御回路５からDS信号、命令デコーダ２か
らＬ、Ｗ、IW、IR信号、並列演算制御回路４からR0〜
ｎ、JR0〜ｎ、W0〜ｎ、JW0〜ｎ、LA信号、演算器E0〜ｎ
からEOP0〜ｎ信号、そして仮想レジスタ制御回路３の内
部におけるセレクタ504からJW信号、およびセレクタ503
からJWO信号がそれぞれ送られてくる。
変換表502は、論理レジスタ番号0,1,…,14,15に対応す
る物理レジスタ番号を保持するレジスタJWF0,JWF1,…,J
WF14,JWF15から成る。
次に、変換表制御回路501の内部を第10図を用いて説明
する。
変換表制御回路501は、Ｌタイプ命令が解読された時
に、ビジー状態にない物理レジスタの中から新たに割り
当てるべき物理レジスタを選び、その番号JWNを出力す
る。すなわち、DS信号とＬ信号がともにオンであつた時
に、ビジービツトＢ（０）〜Ｂ（ｍ）のうちオフである
ものの中から適当な方法に従つて１つ選択し、その番号
をJWNとして出力する。さらに変換表制御回路501は、こ
のJWNの値を、変換表502におけるJWF0〜６のうち該Ｌタ
イプ命令の書き込み論理レジスタ番号IWに対応するレジ
スタに格納するよう、制御信号508を変換表502の各レジ
スタに送出する。このJWNの格納は、該Ｌタイプ命令の
デコードサイクルの終了時刻に行われ、従つて格納され
た値は次命令以降のデコードから使うこととなる。また
501は、Ｌ信号がオンである時に、Ｂ（０）〜Ｂ（ｍ）
がすべてオン、すなわち物理レジスタP0〜Pkがすべてビ
ジーであり、新たに割り当てるべき物理レジスタを選択
できない場合は、該Ｌ命令の解読を保留せしめるため
に、PBSY信号をオンとし、これをデコード制御回路５に
送出する。この時既に述べたようにデコード制御回路５
は、該Ｌタイプ命令に対するDS信号の発行をPBSYがオフ
となるまで延期する。
セレクタ503は、解読中の命令の書き込み論理レジスタ
番号IWに対応している物理レジスタ番号JWOを出力す
る。このため503にはIWの他に、JWF0〜15の内容が入力
される。JWOは、Ｌタイプ命令においては、IWに対して
それまで割り当てられていた番号を示す。
セレクタ504は、Ｌ信号がオンの時JWNをオフの時JWOを
セレクトし、これをJW信号として出力する。JW信号は従
つて、Ｌタイプ命令であるか否かを問わず、すべてのＷ
タイプ命令に対して、その命令の結果を格納すべき物理
レジスタ番号を示す。
セレクタ505は、Ｒタイプ命令における読み出し論理レ
ジスタ番号IRに対応する物理レジスタ番号JRを出力す
る。このため、JWF0〜15の内容を入力し、このうちIRで
示されるものをセレクトしてJRとして出力する。
セレクタ506は、Ｒタイプ命令に対し、該命令が読み出
しを行う番号JRの物理レジスタに対して、最後に書き込
みを行う命令の演算を行う演算器の番号LAWを出力す
る。このため、物理レジスタ状態ビツトのうちLAW
（０）〜LAW（ｍ）を入力し、JRで示されるものをセレ
クトしてLAWとして出力する。
セレクタ507は、オペランドコンフリクトの発生を示すO
C信号を出力する。このため、物理レジスタ状態ビツト
のうちＷ（０）〜Ｗ（ｍ）を入力し、JRで示されるもの
をセレクトしてOCとして出力する。
次に第６図を用いて並列演算制御回路４の詳細な構成と
動作の説明をする。
601は演算器状態制御回路であり、ｎ＋１本の演算器E0
〜En毎に各サイクルにおけるその状態を表示する、７種
の演算器状態ビツトを有し、その更新を制御する。第11
図には７種の演算器状態ビツトの制御方法を示した。演
算器状態ビツトとしては以下がある。以下にて、ｉは０
〜ｎの代表である。
（１）ビジービツトBi:演算器Eiがビジー状態であるこ
とを示す。Eiがビジー状態とは、解読の終了した命令が
Eiにセツトアツプされてから（SETi信号が発行されてか
ら）、該命令の演算実行が終了するまで（EOPi信号が発
行されるまで）であることを言う。
Biは、SETi信号によつてオンとし、EOPi信号によつてオ
フとする。
（２）読み出し未完ビツトRi:Eiにレジスタを読み出す
必要のある命令がセツトアツプされたが未だ読み出しが
完了していない状態にあることを示す。
Riは、Ｒタイプの命令（Ｒ信号がオン）のセツトアツプ
時（SETi信号がオン）にオンとし、該命令の演算開始時
（BOPi信号がオン）にオフとする。
（３）読み出し物理レジスタ番号JRi:Eiにセツトアツプ
されたＲタイプ命令において、読み出すべき物理レジス
タ番号を示す。SETi信号の発行時にJR信号の値をとりこ
み、JRiとする。
（４）格納未完ビツトWi:Eiにレジスタに結果を格納す
る命令がセツトアツプされたが、未だ格納が完了してな
い状態にあることを示す。
Wiは、Ｗタイプ命令（Ｗ信号がオンのセツトアツプ時
（SETi信号がオン）にオンとし、該命令の結果の書き込
みすなわち演算終了時（EOPi信号がオン）にオフとす
る。
（５）格納物理レジスタ番号JWi:Eiにセツトアツプされ
たＷタイプ命令において、結果を格納する物理レジスタ
番号を示す。SETi信号の発行時にJW信号の値をとり込
み、JWiとする。
（６）格納論理レジスタ番号IWi:Eiにセツトアツプされ
たＷタイプ命令において、結果を格納する論理レジスタ
番号を示す。SETi信号の発行時にIWの値をとり込み、IW
iとする。
（７）最終格納演算器番号LAWi:Eiにセツトアツプされ
たＲタイプ命令が読み出す必要のあるレジスタに対し
て、最後に結果の格納を行つた命令の演算を実行した演
算器番号を示す。
SETiで信号発行時にLAW信号の値をとり込み、LAWiとす
る。
602は演算器選択回路であり、第12図のような内部構成
を持つ。演算器選択回路はビジービツトB0〜Bnを監視し
て、すべてオンである場合は前述のEBSY信号をオンと
し、また、命令解読が終了しDS信号が発行された時に
は、ビジーでない演算器の中から１つを選択し、（仮に
Eiとする）その番号ｉをLA信号として出力し、またSETi
信号を出力する。
603〜605は、各演算器毎に設けられた演算開始制御回路
＃０〜＃ｎである。第６図では、E0、E1、Enに対応する
もののみ示している。
第13図は演算開始制御回路＃ｉの処理を流れ図で示した
ものである。
演算開始制御回路＃ｉでは、命令がEiにセツトアツプさ
れた時（すなわちSETi信号がオンの時）仮想レジスタ制
御回路３より送出されるオペランドコンフリクトOC信号
がオフであれば直ちに演算開始信号BOPiを発行し、また
OC信号がオンであれば、演算器E0〜ｎのうちLAWi信号で
示される演算器のビジービツトを監視し、これがオフと
なつた時刻にBOPi信号を発行する。SETi信号がオンの時
にOC信号がオフであるのは、命令がEiにセツトアツプさ
れた時に先行命令とオペランドコンフリクトを発生して
いないことを示すので、JRiで示される物理レジスタか
ら読み出したオペランドが有効であり、従つてこれを用
いて直ちにEiにて演算が開始されることを意味する。ま
たOCがオンであるのはこの逆に、該命令のEiへのセツト
アツプ時点において先行命令とオペランドコンフリクト
を発生していることを示すので、該命令が必要とするオ
ペランドデータを生成する演算器、すなわちJRiで示さ
れる物理レジスタに最後に演算結果を格納することにな
る命令のセツトアツプされた演算器Ej（この番号ｊはLA
Wi信号で演算器状態制御回路から送出される）の、格納
未完ビツトWjを監視し、これがオフとなつた時刻にBOPi
信号を発行する。
次に論理レジスタ制御回路402のより詳細な説明を第14
図を用いて行う。1400は論理レジスタ状態記憶回路であ
り、16本の論理レジスタごとにその状態を表示する論理
レジスタ状態ビツトを有し、その更新を行う。論理レジ
スタ状態ビツトとしては次の１種がある。
（１）最終格納演算器番号LAWL（ｌ）（但しｌ＝０〜1
5）：論理レジスタに演算結果を格納する命令で最後に
デコードされた命令について、該命令がセツトアツプさ
れる演算器を示す。書き込み論理レジスタ番号IWがｌで
あるＷタイプ命令のDS信号が立つた時、LAWL（ｌ）に並
列演算制御回路４から送られてくる演算器番号LAの値を
セツトする。その論理レジスタに対する該命令による結
果の書き込みが行われないうちに、さらに後続の、同じ
論理レジスタに対する書き込みを行う命令が解読された
場合、LAWL（ｌ）の値は、該後続命令についての演算器
番号をセツトする。このようにすればLAWL（ｌ）には、
その論理レジスタに書き込みを行う命令のうち最後にデ
コードしたものの演算器番号が残ることになる。
一方、演算器Eiにおける演算の終了時にはEOPi信号が立
ち、Ｗタイプ命令であれば結果をIWi信号で示される論
理レジスタに書き込もうとする。このとき、論理レジス
タ状態ビツトのうち、論理レジスタ番号ｉに対応するも
のが演算器Eiを示してあり、かつＷタイプ命令であるか
が1401で調べられる。
LAWL（IWi）の値が、Eiを示していたならば、論理レジ
スタIWiを変更する最後の命令がEiで終了したばかりの
該命令自身であるがゆえに、WLi信号を１にする。これ
によつて論理レジスタIWiに対して演算結果の格納を行
わせる。またもしLAWL（IWi）の値がEiを示していなか
つたならば、IWiを変更する後続命令が既にデコードさ
れているわけであり、WLi信号は０とする。この場合、
論理レジスタIWiに演算結果は格納されない。
〔命令列の処理動作の説明〕
第２図で示した５つの命令からなる命令列を、上述の処
理装置にて処理した場合の、より詳細な動作を、第７図
（ａ），（ｂ）を用いて説明する。第７図（ａ），
（ｂ）は、横軸が１サイクルを単位とした時間であり、
最初の命令Ｍが命令レジスタにセツトされる直前のサイ
クルC0から、該４命令の処理がすべて終了し、５番目の
命令の解読が開始されるサイクルC5までを記しており、
また縦軸は、第4,5,6,14図にて説明した、処理装置内部
のレジスタもしくは信号線であり、C0からC5までの、各
時刻におけるそれらの値と、それらの値が、どの命令の
処理に応答しているかを矩形及びその組み合わせの枠で
囲つて示したものである。
C0において、変換表502は、JWF0〜15がそれぞれP0〜15
に対応するようになつているとする。また、従つて、物
理レジスタP0〜15のビジービツトＢ（０〜15）はオン、
P16〜ｍのビジービツトＢ（16〜ｍ）はオフであり、演
算器のビジービツトB0〜ｎはすべてオフであるとする。
C1にてＭ命令が命令レジスタに入るとする。以下Ｍ命令
に関する動作を説明する。命令デコーダにてC1で解読が
行われ、W,R信号がオンとなり、またIW,IRにはともにGR
2を示す論理レジスタ番号０が入り、X2,B2,D2にはGR7,G
R8,100が入る。（図では、あえてGR2と示した。以下物
理レジスタや論理レジスタ、演算器の番号も同様にP0,G
R0,E0のように示した。） 論理レジスタ群400からは（GR7），（GR8）が読出さ
れ、アドレス加算器401でオペランドアドレス（GR7）＋
（GR8）＋100が求められる。
仮想レジスタ制御回路３ではIWの値GR2に従いJWF2に格
納されている値P2をセレクタ503,504によつて読み出
し、JW信号上に出力する。同様に、IRの値GR2に従いJWF
2の値P2をセレクタ505によつて読み出しJR信号上に出力
する。説明の簡単化の為、演算器と物理レジスタの数は
十分あるとし、よつてEBSY,PBSY信号は上記命令列の処
理中は常にオンとならず、従つてデコード制御回路５で
は直ちに、DS信号をオンとしてＭ命令のデコード完了を
宣言する。
セレクタ507では、物理レジスタP2の格納未完ビツトＷ
（２）を読み出し、これは該Ｍ命令にて変更される前の
C1ではオフであるので、OC信号はオフとなる。
DS信号に応答して、演算器選択回路602では、空いてい
る演算器としてE0を選択し、この演算器番号をLA信号上
に、またSET0信号を発行する。
論理レジスタ制御回路402では、C1においてDS信号とＷ
信号に応答して、IW信号の値（GR2）とLA信号の値（E
0）に基づいてLAWL（２）にE0を記憶する。
演算開始制御回路＃０では、C1においてＭ命令のSET0信
号に付随したOC信号がオフであるので、直ちにBOP0信号
を発行する。
演算器状態制御回路601では、SET0信号に応答してB0,W
0,R0をオンとし、また、JW,IW,JR信号の値P2,GR2,P2をJ
W0,IW0,JR0に記憶する。Ｍ命令の演算はC1からC4までか
かり、C4にて終了を意味するEOP0信号が発行される。こ
の間演算器E0のビジービツトB0ならびにW0はオンであ
り、またJW0,IW0の値としてP2,GR2が保持され続ける。
演算終了時に、EOP0信号に同期して結果DW0がJW0（＝P
2）で示される物理レジスタに書き込まれる。しかし、L
AWL（２）はE2なので、論理レジスタGR2には結果DW0は
書込まれない。
仮想レジスタ制御回路３においては、C1において、物理
レジスタP2の状態ビツトＷ（２）をオンとし、またLAW
（２）に、Ｍのセツトアツプされた演算器を示す番号E0
が入る。これらは、Ｍ命令のEOP0信号の発行されるC4ま
で保持される。
Ｍ命令のデコード完了信号DSが立つことに応答して、次
のST命令がC2にて命令レジスタにセツトされる。以下ST
命令に関する動作を説明する。C2において命令デコード
２でST命令が解読され、Ｒ信号がオンとなり、またIRに
はGR2が入る。仮想レジスタ制御回路３ではIRの値GR2に
従い、JWF2の値P2をセレクタ505によつて読み出し、JR
信号上に出力する。ST命令についてもデコード制御回路
５では直ちにDS信号をオンとしてデコード完了を宣言す
る。C2開始時点におけるＷ（２）ビツトは、Ｍ命令によ
りオンとされているため、0C信号はC2においてオンとな
る。またC2でのDS信号に応答して、演算器選択回路602
では、空いている演算器としてE1を選択し、この番号を
LA信号上に出力し、またSET1信号を発行する。
演算開始制御回路＃１では、C2においてSTD命令のSET1
信号に付随した0C信号がオンであるので、BOP1信号の発
行を保留する。
演算器状態制御回路601では、SET1信号に応答してB1,R1
をオンとし、またJR信号の値をJR1に、LAW信号の値E0を
LAW1に記憶する。C3以降ST命令の処理としては、先行す
るＭ命令の終了を監視する必要がある。すなわちLAW1に
記憶されている演算器番号E0に従い、演算器E0の格納未
完ビツトW0を監視し、これがオフとなるC5においてオペ
ランドコンフリクトが解消したと判断しBOP1信号を発行
する。ST命令の演算ステージは１サイクルで終了し、C5
にて直ちにEOP1信号が発行される。この間演算器E1のビ
ジービツトB1ならびにR1ビツトがオンであり、またJR1,
LAW1の値としてP0,E0が保持され続ける。
ST命令のデコード完了信号DSが立つことに応答して、次
のＬ命令がC3にて命令レジスタにセツトされる。以下Ｌ
命令に関する動作を説明する。C3において命令デコーダ
２で解読が行われ、L,W信号はオンとなり、またIWにはG
R2が値として入り、X2,B2,D2にはGR7,GR8,300が入る。
論理レジスタ群からは（GR7），（GR8）が読出され、ア
ドレス加算器でオペランドアドレス（GR7）＋（GR8）＋
300が求められる。仮想レジスタ制御回路３では、IWの
値GR2に従いJWF2に格納されている値P2をセレクタ503に
よつて読み出し、JW0信号の値をP2とする。また、変換
表制御回路501においては、DS信号及びＬ信号がオンで
あるためこれに応答して、ビジービツトＢ（０）〜Ｂ
（ｍ）のうちからオフであるものを探し、該物理レジス
タ番号をJWN信号上に出力する。今はＢ（16）〜Ｂ
（ｍ）がオフであり、このうち最も番号の小さい物理レ
ジスタP16の番号がJWN信号上に出力されるものとする。
セレクタ504では、C3においてＬタイプ信号がオンであ
るため、JWN信号の値P16をJW信号上に出力する。Ｌ命令
についても、C3にて直ちにDS信号が発行される。このDS
信号に応答して、演算器選択回路602では、空いている
演算器としてE2を選択し、その番号をLA信号上に、また
SET2信号を発行する。Ｌ命令はレジスタの読み出しを行
わないのでOC信号はオンとはならない。演算開始制御回
路＃では、C3においてＬ命令のSET2信号に付随したOC信
号がオフであるので直ちにBOP2信号を発行する。
論理レジスタ制御回路402ではC3においてDS信号とＷ信
号に応答して、IW信号の値（GR2）とLA信号の値（E2）
に基づいてLAWL（２）にE2を記憶する。
演算器状態制御回路601では、SET2信号に応答して、B2,
W2をオンとし、またJW信号の値P16とIW信号の値GR2をJW
2とIW2に記憶する。Ｌ命令の演算は１サイクルで終了す
るため、C3にてEOP2信号が発行される。EOP2に同期して
結果DW2がJW2（＝P16）で示される物理レジスタ及びIW2
（＝GR2）で示される論理レジスタに書込まれる。演算
器E2のビジービツトB2、及びW2はC3においてオンであ
る。
仮想レジスタ制御回路３においては、C3において、JW信
号によつて示される物理レジスタP16の状態ビツトＷ（1
6）をオンとし、またLAW（16）に、LA信号の値であるＬ
命令のセツトアツプされた演算器を示す番号E2が入る。
これらは、Ｌ命令がC3において直ちにEOP2が発行される
ので、１サイクルの間だけ保持される。また、C3におい
て、JWO信号によつて示される物理レジスタP2のアサイ
ンビツトＡ（２）をオンとする。さらにC3の終了時点に
おいて、IW信号の値GR2で示されるJWF2に、論理レジス
タGR2に新たに割り当てられた物理レジスタの番号P16を
セツトする。
Ｌ命令のデコード完了信号DSが立つことに応答して、次
のＡ命令がC4にて命令レジスタにセツトされる。以下Ａ
命令に関する動作を説明する。C4において命令デコーダ
２で解読が行われ、W,R信号はオンとなり、またIW,IRに
はGR2が入り、X2,B2,D2にはGR7,GR8,400が入る。
論理レジスタ群からは（GR7），（GR8）が読出され、ア
ドレス加算器でオペランドアドレス（GR7）＋（GR8）＋
400が求められる。仮想レジスタ制御回路３では、IWの
値GR2に従いJWF2の値P16をセレクタ503及び504により読
み出しJW信号の値とする。また同様にIRの値GR2に従いJ
WF2の値P16をJR信号上に読み出す。Ａ命令についても、
C4にて直ちにDS信号がオンとなる。C4開始時点における
Ｗ（16）ビツトはＬ命令が前のサイクルC3にて結果の書
き込みを終了しているのでオフとなつている。このた
め、OC信号はC4においてはオフである。またC4でのDS信
号に応答して演算器選択回路602では、空いている演算
器としてE2を選択し、この番号をLA信号上に出力し、ま
たSET2信号を発行する。演算開始制御回路＃２では、C4
においてＡ命令のOC信号がオフであるので、直ちにBOP2
信号を発行する。論理レジスタ制御回路402ではC4にお
いてDS信号とＷ信号に応答して、IW信号の値（GR2）と
しＡの値E2に基づいてLAWL（２）にE2を記憶する。演算
器状態制御回路601では、SET2信号に応答して、B2,W2,R
2をオンとし、またJR,JW,IW信号の値P16,P16,GR2を、そ
れぞれJR2,JW2,IW2に記憶する。AD命令の演算には２サ
イクルを要するため、C5サイクルにおいてEOP2信号が発
行される。この間演算器E2における、B2,W2,JW2の値が
保持される。EOP2に同期して結果DW2がJW2（＝P16）で
示される物理レジスタとIW2（＝GR2）で示される論理レ
ジスタに書込まれる。
仮想レジスタ制御回路３においては、C4において、JW信
号によつて示される物理レジスタP16の状態ビツトＷ（1
6）をオンとし、またLAW（16）にLA信号の値であるE2を
セツトする。これらの値は、C5においてAD命令のEOP2信
号が発行されるまで保持される。
Ａ命令のデコード完了信号DSに応答して、次のＬ命令が
C5にて命令レジスタにセツトされる。C5において命令デ
コーダ２で解読が行われ、L,W信号はオンとなり、IWに
はGR4が入り、X2,B2,D2にはGR2,GR8,150が入る。論理レ
ジスタからは（GR2），（GR8）が読出され、アドレス加
算器でオペランドアドレス（GR2）＋（GR8）＋150が求
められる。
以下、このＬ命令はC3で命令レジスタに入つたＬ命令と
同じように処理される。
一方、C5において、ST命令のBOP1信号が発行されると、
物理レジスタP2の参照がすべて終了したこととなるの
で、ビジービツトＢ（２）及び、アサインビツトＡ
（２）をオフとする。これによりC5に引き続くサイクル
にて物理レジスタP2は空き状態となる。
以上述べたように上記５命令は処理される。この間、M,
ST命令の処理と、L,A,L命令の処理が並列に行われる。
また、各命令はレジスタ読出しを論理レジスタからでも
物理レジスタからでも行える。
〔発明の効果〕
本発明によれば、並列に処理可能な最大命令数をＮ、そ
の中でのレジスタ変更命令数をｎとしたとき、ｎ本程度
の物理レジスタを設けることで、複数命令でのレジスタ
再使用に起因する並列処理阻害要因を除去できる。CDB
方式では、2N本程度必要であり、大幅な論理規模削減が
可能である。さらに、Ｍ個の命令において同時に演算結
果が得られた場合、これらを必要とする命令へそれぞれ
転送するに要する時間は、CDB方式ではＭサイクルであ
るが、本方式では１サイクルですみ、高速化が実現でき
る。
また、命令は演算結果を論理レジスタと物理レジスタの
両方に書込むので、後続命令はその結果を両者のうちの
どちらからでも読出せる。
【図面の簡単な説明】
第１図は典型的な命令フオーマツトを示す。 第２図は、本発明で並列処理可能となる命令列の例を示
す。 第３図は、本発明の実施例による、第２図の命令列の処
理ステージの概略を示す。 第４図は、本発明の実施例の全体構成を示す。 第５図は、仮想レジスタ制御回路の詳細構成を示す。 第６図は、並列演算制御回路の詳細構成を示す。 第７図は、第２図の命令処理における、本実施例中の信
号、レジスタ等のタイムチヤートである。 第８図は、デコード制御回路５の内部構成を示す。 第9A図，第9B図は物理レジスタ状態制御回路の処理フロ
ーを示す。 第10図は変換表制御回路501の内部構成を示す。 第11図は、第６図の演算器状態制御回路（601）におけ
る演算器状態ビツトの制御方法を示す。 第12図は、第６図の演算器選択回路（602）の内部構成
を示す。 第13図は、第６図の演算開始制御回路（603）の処理の
流れ図を示す。 第14図は、第４図の論理レジスタ制御回路（402）の内
部構成を示す。 １……命令レジスタ、２……命令デコーダ、３……仮想
レジスタ制御回路、４……並列演算制御回路、５……デ
コード制御回路、６……物理レジスタ群、７……演算
器、400……論理レジスタ群、401……アドレス加算器、
402……論理レジスタ制御回路、500……物理レジスタ状
態制御回路、501……変換表制御回路、502……変換表、
601……演算器状態制御回路、602……演算器選択回路、
1400……論理レジスタ状態記憶回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武内 茂雄 東京都小平市上水本町1479番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (56)参考文献 特開 昭60−129838（ＪＰ，Ａ) 特開 昭61−136132（ＪＰ，Ａ) 特開 昭57−105078（ＪＰ，Ａ) 特開 昭59−14050（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】複数の命令がそれぞれ要求する演算を並列
    に実行する複数の演算器と、 上記複数の命令にてそれぞれ指定可能な複数の第１種レ
    ジスタと、 上記複数の演算器による演算に使用するデータまたはそ
    れらによる演算の結果得られるデータを保持する複数の
    第２種レジスタと、 上記第１種レジスタのそれぞれに対応すべき上記第２種
    レジスタを指定するものであって、同一の第１種レジス
    タｂに処理結果を格納するように指定する第１の命令Ａ
    と後続の第２の命令Ｂがあらわれたとき、上記第１の命
    令Ａに対して第２種レジスタｂ′を指定し、上記後続の
    第２の命令Ｂに対して上記第２種レジスタｂ′とは別の
    第２種レジスタｂ″を指定する手段と、 上記第１の命令Ａと上記後続の第２の命令Ｂが指定する
    第１種レジスタから読み出されたオペランドに対して処
    理を施し、処理結果を上記第１の命令Ａと上記後続の第
    ２の命令Ｂで指定された同一の上記第１種レジスタｂ
    と、上記指定手段で指定された別々の上記第２種レジス
    タｂ′、ｂ″のそれぞれに格納する手段と、 上記第１の命令の解読時にはオペランドを上記第１種レ
    ジスタｂから読出し、演算時には上記第２種レジスタ
    ｂ′から読出し、上記後続の第２の命令の解読時にはオ
    ペランドを上記第１種レジスタｂから読出し、演算時に
    は上記第２種レジスタｂ″から読出す手段とを 有することを特徴とするデータ処理装置。
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