JPH01269131A - 命令先行制御方式 - Google Patents
命令先行制御方式Info
- Publication number
- JPH01269131A JPH01269131A JP63097498A JP9749888A JPH01269131A JP H01269131 A JPH01269131 A JP H01269131A JP 63097498 A JP63097498 A JP 63097498A JP 9749888 A JP9749888 A JP 9749888A JP H01269131 A JPH01269131 A JP H01269131A
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- JP
- Japan
- Prior art keywords
- instruction
- address
- branching
- processing cycle
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 4
- 230000004913 activation Effects 0.000 abstract 1
- 230000006870 function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置の命令先行制御方式に係り、特
に、モード設定・無条件分岐命令（８５Ｍ命令）及びモ
ード設定・無条件分岐・連係命令（ＲＡＳＳＭ命令）を
実行する場合に好適な命令先行制御方式に関する。
に、モード設定・無条件分岐命令（８５Ｍ命令）及びモ
ード設定・無条件分岐・連係命令（ＲＡＳＳＭ命令）を
実行する場合に好適な命令先行制御方式に関する。
（従来の技術〕
近年、汎用のデータ処理装置は、メモリの大容量化に伴
い、オペランドアドレスはそれまでの例えば２４ビツト
では足りなく、例えば３１ビツトあるいはそれ以上のオ
ペランドアドレスを処理できるアーキテクチャを採用す
るようになってきたが、この場合、それまでの例えば２
４ビツトアーキテクチヤのプログラム資源も自由に使用
できる必要がある。このため、この種のデータ処理装置
には、アドレスモードを例えば２４ビツトと３１ビツト
に自由に遷移せしめる命令として所謂モード設定・無条
件分岐命令（８５Ｍ命令）及びモード設定・無条件分岐
・連係命令（ＲＡＳＳＭ命令）が用意されている。
い、オペランドアドレスはそれまでの例えば２４ビツト
では足りなく、例えば３１ビツトあるいはそれ以上のオ
ペランドアドレスを処理できるアーキテクチャを採用す
るようになってきたが、この場合、それまでの例えば２
４ビツトアーキテクチヤのプログラム資源も自由に使用
できる必要がある。このため、この種のデータ処理装置
には、アドレスモードを例えば２４ビツトと３１ビツト
に自由に遷移せしめる命令として所謂モード設定・無条
件分岐命令（８５Ｍ命令）及びモード設定・無条件分岐
・連係命令（ＲＡＳＳＭ命令）が用意されている。
８５Ｍ命令は、プログラムステータス語（ＰＳＷ）のア
ドレスモードビットに新たなアドレスモードを設定する
と共に、この新たなアドレスモー ′ドでの無条件
分岐によるプログラム処理を可能にする命令であり、Ｂ
ＡＳＳＭ命令は、該８８Ｍ命令の機能の他に、分岐先の
プログラム処理が終了した時点において元のプログラム
処理に復帰することができるためのリンク機能を付加し
たものである。この８８Ｍ命令やＢＡＳＳＭ命令を介在
させることにより、アドレスモードの異なるプログラム
資源を同一のデータ処理装置で自由に実行することがで
きる。
ドレスモードビットに新たなアドレスモードを設定する
と共に、この新たなアドレスモー ′ドでの無条件
分岐によるプログラム処理を可能にする命令であり、Ｂ
ＡＳＳＭ命令は、該８８Ｍ命令の機能の他に、分岐先の
プログラム処理が終了した時点において元のプログラム
処理に復帰することができるためのリンク機能を付加し
たものである。この８８Ｍ命令やＢＡＳＳＭ命令を介在
させることにより、アドレスモードの異なるプログラム
資源を同一のデータ処理装置で自由に実行することがで
きる。
第２図に８８Ｍ命令やＢＡＳＳＭ命令のフォーマットを
示す、８８Ｍ命令とＢＡＳＳＭ命令とはリンク機能を除
いて同様であるので、こ＼では８８Ｍ命令を例に説明す
る。第２図において、抛作部が８３Ｍ命令コードを示し
ていると、まず、現在のＰＳＷ中のアドレスモードビッ
トの値を、Ｒ１フィールドで指定される汎用レジスタの
ビット０に格納するつ引続いて、Ｒ２フィールドで指定
される汎用レジスタのビット０の値をＰＳＷのアドレス
モードビットに新しくセットすると共に、同汎用レジス
タのビット１〜３１の値を用いて分岐アドレスを生成し
、プログラムカウンタにセットする。この分岐アドレス
は次のように計算される。即ち、新しくセットされるア
ドレスモードビットが“０” （これは２４ビツトアー
キテクチヤを示す）の時は、Ｒ２フィールドで指定され
た汎用レジスタのビット８〜３１の値に、上位８ビツト
にゼロを付加したものを分岐アドレスとする。
示す、８８Ｍ命令とＢＡＳＳＭ命令とはリンク機能を除
いて同様であるので、こ＼では８８Ｍ命令を例に説明す
る。第２図において、抛作部が８３Ｍ命令コードを示し
ていると、まず、現在のＰＳＷ中のアドレスモードビッ
トの値を、Ｒ１フィールドで指定される汎用レジスタの
ビット０に格納するつ引続いて、Ｒ２フィールドで指定
される汎用レジスタのビット０の値をＰＳＷのアドレス
モードビットに新しくセットすると共に、同汎用レジス
タのビット１〜３１の値を用いて分岐アドレスを生成し
、プログラムカウンタにセットする。この分岐アドレス
は次のように計算される。即ち、新しくセットされるア
ドレスモードビットが“０” （これは２４ビツトアー
キテクチヤを示す）の時は、Ｒ２フィールドで指定され
た汎用レジスタのビット８〜３１の値に、上位８ビツト
にゼロを付加したものを分岐アドレスとする。
また、新しくセットされるアドレスモードビットが“１
″ （これは３１ビツトアーキテクチヤを示す）の時は
、Ｒ２フィールドで指定された汎用レジスタのビット１
〜３１の値に、上位１ビツトにゼロを付加したものを分
岐アドレスとする。
″ （これは３１ビツトアーキテクチヤを示す）の時は
、Ｒ２フィールドで指定された汎用レジスタのビット１
〜３１の値に、上位１ビツトにゼロを付加したものを分
岐アドレスとする。
ところで、先行制御機能を有するデータ処理装置におい
ては、先行処理サイクルにおいて、上記分岐アドレスの
計算が、その時点でのＰＳＷが示すアドレスモードの値
によって行われること＼なる。このため、先行処理サイ
クルでのＰＳＷのアドレスモードと、該命令の実行サイ
クルで、該ＰＳＷにセットされる新たなアドレスモード
の値が異なっていると、上記命令実行サイクルの間にオ
ペランドアドレス計算サイクルを設けて、該アドレスの
再計算を行わなければならないとい云う問題があった。
ては、先行処理サイクルにおいて、上記分岐アドレスの
計算が、その時点でのＰＳＷが示すアドレスモードの値
によって行われること＼なる。このため、先行処理サイ
クルでのＰＳＷのアドレスモードと、該命令の実行サイ
クルで、該ＰＳＷにセットされる新たなアドレスモード
の値が異なっていると、上記命令実行サイクルの間にオ
ペランドアドレス計算サイクルを設けて、該アドレスの
再計算を行わなければならないとい云う問題があった。
従来、上記アドレス再計算を省略して、８８Ｍ命令やＢ
ＡＳＳＭ命令の実行機能の向上を図る方法としては、例
えば特開昭６２−１１９３９号公報に記載されているよ
うに、先行処理中にデコードした命令が８８Ｍ命令やＢ
ＡＳＳＭ命令の場合。
ＡＳＳＭ命令の実行機能の向上を図る方法としては、例
えば特開昭６２−１１９３９号公報に記載されているよ
うに、先行処理中にデコードした命令が８８Ｍ命令やＢ
ＡＳＳＭ命令の場合。
先行処理サイクルにおいて１分岐アドレスを、それぞれ
のアドレスモードについて計算しておき、該命令の実行
サイクルにおいてＰＳＷに設定されるアドレスモードの
値に従って、上記アドレス計算結果の何れかを選択して
、当該新たなアドレスモードの分岐先アドレスとする方
式がある。
のアドレスモードについて計算しておき、該命令の実行
サイクルにおいてＰＳＷに設定されるアドレスモードの
値に従って、上記アドレス計算結果の何れかを選択して
、当該新たなアドレスモードの分岐先アドレスとする方
式がある。
上記従来方式においては、先行処理中に、１ｊ４．ＰＳ
Ｗのアドレスモードの値に拘らず、２４ビツトアドレス
、及び３１ビツトアドレスの両方の分岐アドレスを計算
しておき、命令の実行サイクルでアドレスモードが確定
した後、上記アドレスの何れかを選択して分岐先アドレ
スが確定することになるため、アドレスモードが確定し
て正しい分岐先アドレスの確定する命令の実行サイクル
でないと、分岐先命令の取出しの起動をかけることがで
きないという問題があった。
Ｗのアドレスモードの値に拘らず、２４ビツトアドレス
、及び３１ビツトアドレスの両方の分岐アドレスを計算
しておき、命令の実行サイクルでアドレスモードが確定
した後、上記アドレスの何れかを選択して分岐先アドレ
スが確定することになるため、アドレスモードが確定し
て正しい分岐先アドレスの確定する命令の実行サイクル
でないと、分岐先命令の取出しの起動をかけることがで
きないという問題があった。
本発明の目的は、命令の先行制御機能を備えたデータ処
理装置において、８８Ｍ命令やＢＡＳＳＭ命令の先行処
理中に所望の分岐先アドレスを得て、該先行処理中に分
岐先命令の取出しの起動をかけることができるようにし
、命令先行制御の性能向上をさらに図ることにある。
理装置において、８８Ｍ命令やＢＡＳＳＭ命令の先行処
理中に所望の分岐先アドレスを得て、該先行処理中に分
岐先命令の取出しの起動をかけることができるようにし
、命令先行制御の性能向上をさらに図ることにある。
本発明は、８８Ｍ命令やＢＡＳＳＭ命令の先行処理サイ
クルにおいて、該命令のＲ２フィールが指定される汎用
レジスタのビットＯが示す値に従ってアドレス計算を行
い、その計算結果を分岐先アドレスとして直ちに分岐先
命令の取出しを起動するものである。
クルにおいて、該命令のＲ２フィールが指定される汎用
レジスタのビットＯが示す値に従ってアドレス計算を行
い、その計算結果を分岐先アドレスとして直ちに分岐先
命令の取出しを起動するものである。
８８Ｍ命令やＢＡＳＳＭ命令のＲ２フィールドで指定さ
れる汎用レジスタのビット０が示す値は、該命令が実行
した結果、ＰＳＷのアドレスモードビットに新しいアド
レスモードとして設定される値である。従って、８８Ｍ
命令やＢＡＳＳＭ命令の先行処理サイクルにおいて、該
命令のＲ２フィールドで指定される汎用レジスタのビッ
トＯが示す値に従ってアドレス計算した結果は、該命令
の実行サイクルにおいてＰＳＷに設定されるアドレスモ
ードの値に従ってアドレス計算を行ったものと等価であ
り、新しいアドレスモードの分岐先アドレスを示してい
る。これにより、８８Ｍ命令やＢＡＳＳＭ命令の先行処
理サイクル中に所望の分岐先アドレスを求めることがで
き、該先行処理サイクル中に、この求った分岐先アドレ
スで分岐先命令の取出しの起動をかけることができる。
れる汎用レジスタのビット０が示す値は、該命令が実行
した結果、ＰＳＷのアドレスモードビットに新しいアド
レスモードとして設定される値である。従って、８８Ｍ
命令やＢＡＳＳＭ命令の先行処理サイクルにおいて、該
命令のＲ２フィールドで指定される汎用レジスタのビッ
トＯが示す値に従ってアドレス計算した結果は、該命令
の実行サイクルにおいてＰＳＷに設定されるアドレスモ
ードの値に従ってアドレス計算を行ったものと等価であ
り、新しいアドレスモードの分岐先アドレスを示してい
る。これにより、８８Ｍ命令やＢＡＳＳＭ命令の先行処
理サイクル中に所望の分岐先アドレスを求めることがで
き、該先行処理サイクル中に、この求った分岐先アドレ
スで分岐先命令の取出しの起動をかけることができる。
以下、本発明の一実施例について図面により説明する。
第１図は本発明の一実施例のブロック図で、特に命令の
先行制御機構中の本発明に関係する部分のみを示したも
のである。命令の先行制御機構では、前命令の実行にオ
ーバラップさせて後続命令の先行処理が行われる。この
時間関係を第３図に示す、第３図において、Ｄは命令の
デコードステージ、Ａはアドレス計算ステージ、Ｅは命
令の実行ステージである。
先行制御機構中の本発明に関係する部分のみを示したも
のである。命令の先行制御機構では、前命令の実行にオ
ーバラップさせて後続命令の先行処理が行われる。この
時間関係を第３図に示す、第３図において、Ｄは命令の
デコードステージ、Ａはアドレス計算ステージ、Ｅは命
令の実行ステージである。
さて、先行処理サイクルで８８Ｍ命令又はＢＡＳＳＭ命
令がデコードされると、該命令のＲ２フィールドが示す
汎用レジスタの内容がページレジスタ２にセットされ、
バイトインデックスレジスタ１には、オール“Ｏ”が置
数される。オペランドアダー３はバイトインデックスレ
ジスタ１の０〜３１ビツト・オール゛′Ｏ”とペースレ
ジスタ２の１〜３１ビツトの値を加算しく具体的には、
ペースレジスタ２の値を単に通過）、アドレスアジャス
ト回路４の入力とする。
令がデコードされると、該命令のＲ２フィールドが示す
汎用レジスタの内容がページレジスタ２にセットされ、
バイトインデックスレジスタ１には、オール“Ｏ”が置
数される。オペランドアダー３はバイトインデックスレ
ジスタ１の０〜３１ビツト・オール゛′Ｏ”とペースレ
ジスタ２の１〜３１ビツトの値を加算しく具体的には、
ペースレジスタ２の値を単に通過）、アドレスアジャス
ト回路４の入力とする。
一方、８８Ｍ命令又はＢＡＳＳＭ命令が先行処理サイク
ルでデコードされた時、アドレスモード切換信号がオン
になる。この時、セレクタ７は現在のＰＳＷのアドレス
モードビット６ではなく、ペースレジスタ２にセットさ
れたビット０の値を選択してアドレスモード信号として
アドレスアジャスト回路４へ入力する。
ルでデコードされた時、アドレスモード切換信号がオン
になる。この時、セレクタ７は現在のＰＳＷのアドレス
モードビット６ではなく、ペースレジスタ２にセットさ
れたビット０の値を選択してアドレスモード信号として
アドレスアジャスト回路４へ入力する。
アドレスアジャスト回路４は、アドレスモード信号が＃
Ｏｌ＋の場合、オペランドアダー３の演算結果データ
中のビット８〜３１の値（これはペースレジスタ２のビ
ット８〜１３の値と同じ）を選択し、ビット０〜７はオ
ール″０”とし、オペランドアドレスレジスタにセット
する。また、アドレスモード信号が１″の場合は、オペ
ランドアダー３の演算結果データ中のビット１〜３１の
値（これはペースレジスタ２のビット１〜３１の値と同
じ）を選択し、ビットＯは“０”とし、オペランドアド
レスレジスタ５にセットする。
Ｏｌ＋の場合、オペランドアダー３の演算結果データ
中のビット８〜３１の値（これはペースレジスタ２のビ
ット８〜１３の値と同じ）を選択し、ビット０〜７はオ
ール″０”とし、オペランドアドレスレジスタにセット
する。また、アドレスモード信号が１″の場合は、オペ
ランドアダー３の演算結果データ中のビット１〜３１の
値（これはペースレジスタ２のビット１〜３１の値と同
じ）を選択し、ビットＯは“０”とし、オペランドアド
レスレジスタ５にセットする。
ニーで、ペースレジスタ２にセットされたビ、ット０の
値は、８８Ｍ命令又はＢＡＳＳＭ命令が命令実行サイク
ルで実行された結果、最終的に新しいアドレスモード゛
としてＰＳＷのアドレスモードビット６に設定される値
である。したがって、上記動作によりオペランドアドレ
スレジスタ５にセットされた内容は、８８Ｍ命令又はＢ
ＡＳＳＭ命令が実行された結果、新しいアドレスモード
としてアドレスモードビット６に設定される値に従って
アドレス計算して求まるところの所望分岐先アドレスを
示している。即ち、８８Ｍ命令又はＢＡＳＳＭ命令の分
岐先アドレス計算は、新アドレスモード決定前に、新ア
ドレスモードとして設定されるべき値で、先行処理サイ
クル中に行われ、オペランドアドレスレジスタ５にセッ
トされる。このオペランドアドレスレジスタ５の内容を
使用し、該先行処理サイクル中にメモリに対し分岐先命
令の取出しの起動をかける。
値は、８８Ｍ命令又はＢＡＳＳＭ命令が命令実行サイク
ルで実行された結果、最終的に新しいアドレスモード゛
としてＰＳＷのアドレスモードビット６に設定される値
である。したがって、上記動作によりオペランドアドレ
スレジスタ５にセットされた内容は、８８Ｍ命令又はＢ
ＡＳＳＭ命令が実行された結果、新しいアドレスモード
としてアドレスモードビット６に設定される値に従って
アドレス計算して求まるところの所望分岐先アドレスを
示している。即ち、８８Ｍ命令又はＢＡＳＳＭ命令の分
岐先アドレス計算は、新アドレスモード決定前に、新ア
ドレスモードとして設定されるべき値で、先行処理サイ
クル中に行われ、オペランドアドレスレジスタ５にセッ
トされる。このオペランドアドレスレジスタ５の内容を
使用し、該先行処理サイクル中にメモリに対し分岐先命
令の取出しの起動をかける。
以上説明したように、本発明によれば、命令の先行制御
機能を有し、異なったアドレスモードを有するデータ処
理装置において、先行処理中にデコードした命令が８８
Ｍ命令又はＢＡＳＳＭ命令の場合、該命令の分岐先アド
レスが該先行処理サイクル中に求められるため、分岐先
命令の取出し起動も先行処理中に行うことができ、命令
の先行制御の性能をさらに向上させることができる効果
がある。
機能を有し、異なったアドレスモードを有するデータ処
理装置において、先行処理中にデコードした命令が８８
Ｍ命令又はＢＡＳＳＭ命令の場合、該命令の分岐先アド
レスが該先行処理サイクル中に求められるため、分岐先
命令の取出し起動も先行処理中に行うことができ、命令
の先行制御の性能をさらに向上させることができる効果
がある。
第１図は本発明の一実施例のブロック図、第２図は８８
Ｍ命令、ＢＡＳＳＭ命令の形式を示す図、第３図は先行
処理サイクルと命令処理サイクルの時間関係を示す図で
ある。 １・・・バイトインデックスレジスタ、２・・・ペース
レジスタ。 ３・・・オペランドアダー。 ４・・・アドレスアジャスト回路。 ５・・・オペランドアドレスレジスタ、６・・・ＰＳＷ
のアドレスモードビット、７・・・セレクタ。
Ｍ命令、ＢＡＳＳＭ命令の形式を示す図、第３図は先行
処理サイクルと命令処理サイクルの時間関係を示す図で
ある。 １・・・バイトインデックスレジスタ、２・・・ペース
レジスタ。 ３・・・オペランドアダー。 ４・・・アドレスアジャスト回路。 ５・・・オペランドアドレスレジスタ、６・・・ＰＳＷ
のアドレスモードビット、７・・・セレクタ。
Claims (1)
- （１）命令の先行制御機能を備え、複数の異なったアド
レスモードを有するデータ処理装置において、命令の先
行処理サイクル中に、新たなアドレスモードの設定及び
分岐アドレスを生成して分岐を実行する命令（以下、モ
ード設定・分岐命令と称す）をデコードした場合、該モ
ード設定・分岐命令で示されるオペランドデータの特定
ビットの値を新たに設定されるアドレスモードとして該
先行処理サイクル中に分岐アドレスを計算し、その結果
を用いて分岐を行うことを特徴とする命令先行制御方式
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097498A JPH01269131A (ja) | 1988-04-20 | 1988-04-20 | 命令先行制御方式 |
| US07/340,084 US5142630A (en) | 1988-04-20 | 1989-04-18 | System for calculating branch destination address based upon address mode bit in operand before executing an instruction which changes the address mode and branching |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097498A JPH01269131A (ja) | 1988-04-20 | 1988-04-20 | 命令先行制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01269131A true JPH01269131A (ja) | 1989-10-26 |
Family
ID=14193929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63097498A Pending JPH01269131A (ja) | 1988-04-20 | 1988-04-20 | 命令先行制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5142630A (ja) |
| JP (1) | JPH01269131A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03233630A (ja) * | 1990-02-08 | 1991-10-17 | Nec Corp | 情報処理装置 |
| DE69132675T2 (de) * | 1990-04-06 | 2002-06-13 | Nec Corp | Parallelfliessband-Befehlsverarbeitungssystem für sehr lange Befehlswörter |
| JP2875909B2 (ja) * | 1991-07-12 | 1999-03-31 | 三菱電機株式会社 | 並列演算処理装置 |
| US5434986A (en) * | 1992-01-09 | 1995-07-18 | Unisys Corporation | Interdependency control of pipelined instruction processor using comparing result of two index registers of skip instruction and next sequential instruction |
| US5410660A (en) * | 1992-12-24 | 1995-04-25 | Motorola, Inc. | System and method for executing branch on bit set/clear instructions using microprogramming flow |
| US5379442A (en) * | 1993-03-31 | 1995-01-03 | Intel Corporation | Fast primary and feedback path in a programmable logic circuit |
| US5905881A (en) * | 1995-11-30 | 1999-05-18 | Unisys Corporation | Delayed state writes for an instruction processor |
| US5867699A (en) * | 1996-07-25 | 1999-02-02 | Unisys Corporation | Instruction flow control for an instruction processor |
| JP3606435B2 (ja) * | 1999-09-29 | 2005-01-05 | 富士通株式会社 | モードを変更する分岐命令を制御する命令処理装置および方法 |
Citations (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US3818460A (en) * | 1972-12-29 | 1974-06-18 | Honeywell Inf Systems | Extended main memory addressing apparatus |
| JPS59174948A (ja) * | 1983-03-25 | 1984-10-03 | Toshiba Corp | 情報処理装置 |
| JPH0762823B2 (ja) * | 1985-05-22 | 1995-07-05 | 株式会社日立製作所 | デ−タ処理装置 |
| JPS6211939A (ja) * | 1985-07-10 | 1987-01-20 | Fujitsu Ltd | モ−ド設定・分岐命令先行制御方式 |
| JPH0743648B2 (ja) * | 1985-11-15 | 1995-05-15 | 株式会社日立製作所 | 情報処理装置 |
| US4868740A (en) * | 1986-06-04 | 1989-09-19 | Hitachi, Ltd. | System for processing data with multiple virtual address and data word lengths |
| US4979098A (en) * | 1988-02-10 | 1990-12-18 | International Business Machines Corporation | Multiple address space token designation, protection controls, designation translation and lookaside |
-
1988
- 1988-04-20 JP JP63097498A patent/JPH01269131A/ja active Pending
-
1989
- 1989-04-18 US US07/340,084 patent/US5142630A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142742A (ja) * | 1983-12-29 | 1985-07-27 | Hitachi Ltd | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5142630A (en) | 1992-08-25 |
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