JP3395727B2 - 演算装置および方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は、例えばマイクロ
プログラムに従って命令を実行し、この命令実行結果に
対して丸め処理や飽和処理などの所定の演算処理を選択
的に施す演算装置および方法に関する。
プログラムに従って命令を実行し、この命令実行結果に
対して丸め処理や飽和処理などの所定の演算処理を選択
的に施す演算装置および方法に関する。
【０００２】
【従来の技術】従来、数値演算を目的とした演算装置が
ある。この演算装置は、プログラムで記述された命令に
従って数値演算を実行するための数値演算部と、この数
値演算部の入力値やその演算結果を一時的に格納するた
めのレジスタ群とを備えて構成され、このレジスタ群を
介して数値の受け渡しが行われるものとなっている。
ある。この演算装置は、プログラムで記述された命令に
従って数値演算を実行するための数値演算部と、この数
値演算部の入力値やその演算結果を一時的に格納するた
めのレジスタ群とを備えて構成され、このレジスタ群を
介して数値の受け渡しが行われるものとなっている。
【０００３】この種の演算装置では、演算精度を高める
ために、数値演算部でのデータ長が長く設定されてい
る。このため、数値演算部での演算結果を記憶装置に格
納する場合や、外部に出力する場合には、データ長を短
くするための所定の処理が施される。この処理として、
四捨五入などにより演算結果の下位ビットを丸めるため
のいわゆる丸め処理や、演算結果が所定値を越えた場合
に上位ビットを切り捨てて値を飽和させるためのいわゆ
る飽和処理が一般に知られている。
ために、数値演算部でのデータ長が長く設定されてい
る。このため、数値演算部での演算結果を記憶装置に格
納する場合や、外部に出力する場合には、データ長を短
くするための所定の処理が施される。この処理として、
四捨五入などにより演算結果の下位ビットを丸めるため
のいわゆる丸め処理や、演算結果が所定値を越えた場合
に上位ビットを切り捨てて値を飽和させるためのいわゆ
る飽和処理が一般に知られている。
【０００４】このため、この種の演算装置では、数値演
算部での演算結果をレジスタ群に格納する際に丸め処理
や飽和処理などの所定の処理を施すための処理部と、上
記数値演算部の演算結果に丸め処理などの所定の処理を
施すか否かを指定するフラグを設定するためのいわゆる
モードレジスタとを備えるのが一般的である。
算部での演算結果をレジスタ群に格納する際に丸め処理
や飽和処理などの所定の処理を施すための処理部と、上
記数値演算部の演算結果に丸め処理などの所定の処理を
施すか否かを指定するフラグを設定するためのいわゆる
モードレジスタとを備えるのが一般的である。
【０００５】
【発明が解決しようとする課題】ところで、数値演算部
の演算結果に対して、このような特殊な処理を施す必要
があるか否かは、一連の処理手順が記述されたプログラ
ム上で規定され、この処理を施す必要がある場合には上
述のモードレジスタのフラグとして例えば「１」が書き
込まれ、その都度書き替えられる。
の演算結果に対して、このような特殊な処理を施す必要
があるか否かは、一連の処理手順が記述されたプログラ
ム上で規定され、この処理を施す必要がある場合には上
述のモードレジスタのフラグとして例えば「１」が書き
込まれ、その都度書き替えられる。
【０００６】このため、例えばマイクロプロセッサのプ
ログラムにおいて、命令実行結果に対して飽和処理を実
行する命令と、この処理を実行しない命令とが交互に繰
り返される場合、プログラム上で各処理の命令ごとにモ
ードレジスタのフラグを設定し直すための命令文を加え
る必要があり、プログラムのコードサイズや実行ステッ
プ数が増加し、プログラムの規模が大きくなるという問
題がある。
ログラムにおいて、命令実行結果に対して飽和処理を実
行する命令と、この処理を実行しない命令とが交互に繰
り返される場合、プログラム上で各処理の命令ごとにモ
ードレジスタのフラグを設定し直すための命令文を加え
る必要があり、プログラムのコードサイズや実行ステッ
プ数が増加し、プログラムの規模が大きくなるという問
題がある。
【０００７】この発明は、上記事情に鑑みてなされたも
ので、命令実行結果に対して所定の処理を行う場合と行
わない場合とが繰り返される場合であっても、一連の数
値演算を実行するための処理手順が記述されたプログラ
ムの規模の増加を抑制することができる演算装置および
方法を提供することを目的とする。
ので、命令実行結果に対して所定の処理を行う場合と行
わない場合とが繰り返される場合であっても、一連の数
値演算を実行するための処理手順が記述されたプログラ
ムの規模の増加を抑制することができる演算装置および
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。すなわち、この発
明にかかる演算装置は、一連の処理手順が記述されたプ
ログラムに従って実行された命令実行結果（例えば後述
する数値演算回路５０による演算結果Ａに相当する要
素）を格納するための第１のレジスタ群（例えば後述す
るレジスタ群４０に相当する構成要素）を有し、前記命
令実行結果を前記第１のレジスタ群に格納するに際し、
該命令実行結果に対して所定の演算処理（例えば後述す
る特定処理回路６０による特定処理に相当する要素）を
選択的に施すように構成された演算装置であって、前記
第１のレジスタ群に対応づけて設けられ、前記プログラ
ム上で指定された前記第１のレジスタ群をなすレジスタ
に格納されるべき命令実行結果に対し、前記所定の演算
処理を施すか否かを指定するためのフラグを設定する第
２のレジスタ（例えば後述するモードレジスタ２０に相
当する構成要素）を備えたことを特徴とする。
め、この発明は以下の構成を有する。すなわち、この発
明にかかる演算装置は、一連の処理手順が記述されたプ
ログラムに従って実行された命令実行結果（例えば後述
する数値演算回路５０による演算結果Ａに相当する要
素）を格納するための第１のレジスタ群（例えば後述す
るレジスタ群４０に相当する構成要素）を有し、前記命
令実行結果を前記第１のレジスタ群に格納するに際し、
該命令実行結果に対して所定の演算処理（例えば後述す
る特定処理回路６０による特定処理に相当する要素）を
選択的に施すように構成された演算装置であって、前記
第１のレジスタ群に対応づけて設けられ、前記プログラ
ム上で指定された前記第１のレジスタ群をなすレジスタ
に格納されるべき命令実行結果に対し、前記所定の演算
処理を施すか否かを指定するためのフラグを設定する第
２のレジスタ（例えば後述するモードレジスタ２０に相
当する構成要素）を備えたことを特徴とする。
【０００９】この装置の構成によれば、命令実行結果に
対し所定の演算処理を施すか否かを指定するフラグが第
２のレジスタに設定されており、この第２のレジスタを
なすビットは、第１のレジスタ群に対応づけらている。
命令実行結果を格納すべき第１のレジスタ群の何れかの
レジスタがプログラム上で指定されると、この指定され
たレジスタに対応する第２のレジスタ中のビットに設定
されたフラグに応じて、この命令実行結果に対して所定
の処理を施すか否かが決定される。つまり、第２のレジ
スタに予めフラグを設定しておきさえすれば、命令実行
結果の格納先となるレジスタを選択することにより所定
の演算処理の有無が決定される。従って、所定の演算処
理を行うか否かを指定するためのフラグをその都度プロ
グラム上で変更する必要がなくなり、フラグを設定する
ためのプログラム上の記述文を削減することが可能とな
る。
対し所定の演算処理を施すか否かを指定するフラグが第
２のレジスタに設定されており、この第２のレジスタを
なすビットは、第１のレジスタ群に対応づけらている。
命令実行結果を格納すべき第１のレジスタ群の何れかの
レジスタがプログラム上で指定されると、この指定され
たレジスタに対応する第２のレジスタ中のビットに設定
されたフラグに応じて、この命令実行結果に対して所定
の処理を施すか否かが決定される。つまり、第２のレジ
スタに予めフラグを設定しておきさえすれば、命令実行
結果の格納先となるレジスタを選択することにより所定
の演算処理の有無が決定される。従って、所定の演算処
理を行うか否かを指定するためのフラグをその都度プロ
グラム上で変更する必要がなくなり、フラグを設定する
ためのプログラム上の記述文を削減することが可能とな
る。
【００１０】また、この発明にかかる演算装置は、一連
の処理手順が記述されたプログラムに従って命令を実行
し、この命令実行結果（例えば後述する数値演算回路５
０による演算結果Ａに相当する要素）に対して所定の演
算処理（例えば後述する特定処理回路６０による特定処
理に相当する要素）を選択的に施すように構成された演
算装置であって、前記プログラムを格納するプログラム
格納部（例えば後述するプログラムメモリ１０に相当す
る構成要素）と、前記プログラムに記述された命令を実
行する命令実行部（例えば後述する数値演算回路５０に
相当する構成要素）と、前記命令実行部による命令実行
結果を格納する第１のレジスタ群（例えば後述するレジ
スタ群４０に相当する構成要素）と、前記命令実行結果
に対して前記所定の演算処理を施す演算処理部（例えば
後述する特定処理回路６０に相当する構成要素）と、前
記第１のレジスタ群に対応づけて設けられ、前記命令実
行部による命令実行結果に対して前記所定の演算処理を
施すか否かを指定するためのフラグを設定する第２のレ
ジスタ（例えば後述するモードレジスタ２０に相当する
構成要素）と、前記命令実行結果を前記第１のレジスタ
群に格納するに際し、前記命令実行結果を格納すべきレ
ジスタとして前記プログラム上で指定された前記複数の
第１のレジスタ群をなすレジスタ（例えば後述するレジ
スタＲ０〜Ｒ７に相当する構成要素）に対応する前記第
２のレジスタに設定されたフラグ（例えば後述するモー
ドレジスタ２０をなすビットＭＲ０〜ＭＲ７に設定され
たフラグに相当する要素）を参照して前記命令実行結果
に対する前記所定の演算処理を制御する制御部（例えば
後述するデコーダ３０に相当する構成要素）と、を備え
たことを特徴とする。
の処理手順が記述されたプログラムに従って命令を実行
し、この命令実行結果（例えば後述する数値演算回路５
０による演算結果Ａに相当する要素）に対して所定の演
算処理（例えば後述する特定処理回路６０による特定処
理に相当する要素）を選択的に施すように構成された演
算装置であって、前記プログラムを格納するプログラム
格納部（例えば後述するプログラムメモリ１０に相当す
る構成要素）と、前記プログラムに記述された命令を実
行する命令実行部（例えば後述する数値演算回路５０に
相当する構成要素）と、前記命令実行部による命令実行
結果を格納する第１のレジスタ群（例えば後述するレジ
スタ群４０に相当する構成要素）と、前記命令実行結果
に対して前記所定の演算処理を施す演算処理部（例えば
後述する特定処理回路６０に相当する構成要素）と、前
記第１のレジスタ群に対応づけて設けられ、前記命令実
行部による命令実行結果に対して前記所定の演算処理を
施すか否かを指定するためのフラグを設定する第２のレ
ジスタ（例えば後述するモードレジスタ２０に相当する
構成要素）と、前記命令実行結果を前記第１のレジスタ
群に格納するに際し、前記命令実行結果を格納すべきレ
ジスタとして前記プログラム上で指定された前記複数の
第１のレジスタ群をなすレジスタ（例えば後述するレジ
スタＲ０〜Ｒ７に相当する構成要素）に対応する前記第
２のレジスタに設定されたフラグ（例えば後述するモー
ドレジスタ２０をなすビットＭＲ０〜ＭＲ７に設定され
たフラグに相当する要素）を参照して前記命令実行結果
に対する前記所定の演算処理を制御する制御部（例えば
後述するデコーダ３０に相当する構成要素）と、を備え
たことを特徴とする。
【００１１】この装置の構成によれば、制御部により、
命令実行結果を第１のレジスタ群に格納するに際して、
前記命令実行結果に対する所定の演算処理が制御され
る。このとき、命令実行結果を格納すべき第１のレジス
タ群の何れかのレジスタがプログラム上で指定される
と、このレジスタに対応するビットであって第２のレジ
スタ中のビットに設定されたフラグが参照され、このフ
ラグに応じて命令実行結果に対する所定の処理が制御さ
れる。つまり、第２のレジスタに予めフラグを設定して
おきさえすれば、命令実行結果の格納先となるレジスタ
を選択することにより所定の演算処理を施すか否かの制
御が行われる。従って、所定の演算処理を行うか否かを
指定するためのフラグをその都度プログラム上で変更す
る必要がなくなり、フラグを設定するためのプログラム
上の記述文を削減することが可能となる。
命令実行結果を第１のレジスタ群に格納するに際して、
前記命令実行結果に対する所定の演算処理が制御され
る。このとき、命令実行結果を格納すべき第１のレジス
タ群の何れかのレジスタがプログラム上で指定される
と、このレジスタに対応するビットであって第２のレジ
スタ中のビットに設定されたフラグが参照され、このフ
ラグに応じて命令実行結果に対する所定の処理が制御さ
れる。つまり、第２のレジスタに予めフラグを設定して
おきさえすれば、命令実行結果の格納先となるレジスタ
を選択することにより所定の演算処理を施すか否かの制
御が行われる。従って、所定の演算処理を行うか否かを
指定するためのフラグをその都度プログラム上で変更す
る必要がなくなり、フラグを設定するためのプログラム
上の記述文を削減することが可能となる。
【００１２】前記制御部は、例えば、前記フラグに応じ
て、前記命令実行部による命令実行結果に対し前記演算
処理部に前記所定の演算処理を選択的に施させることを
特徴とする。この装置の構成によれば、フラグに応じて
演算処理による所定の演算処理が制御されるので、この
演算処理部の動作の頻度を最小限に抑えることができ
る。
て、前記命令実行部による命令実行結果に対し前記演算
処理部に前記所定の演算処理を選択的に施させることを
特徴とする。この装置の構成によれば、フラグに応じて
演算処理による所定の演算処理が制御されるので、この
演算処理部の動作の頻度を最小限に抑えることができ
る。
【００１３】前記制御部は、例えば、前記命令実行部に
よる命令実行結果に対し前記演算処理部に前記所定の演
算処理を一律に実行させ、前記フラグに応じて前記命令
実行部による命令実行結果（例えば後述する数値演算回
路５０の演算結果Ａに相当する要素）または前記演算処
理部（例えば後述する特定処理回路６０の演算結果Ｂに
相当する要素）による演算結果の何れかを選択して前記
第１のレジスタ群に格納させることを特徴とする。
よる命令実行結果に対し前記演算処理部に前記所定の演
算処理を一律に実行させ、前記フラグに応じて前記命令
実行部による命令実行結果（例えば後述する数値演算回
路５０の演算結果Ａに相当する要素）または前記演算処
理部（例えば後述する特定処理回路６０の演算結果Ｂに
相当する要素）による演算結果の何れかを選択して前記
第１のレジスタ群に格納させることを特徴とする。
【００１４】この装置の構成によれば、フラグの内容に
よらず、演算処理部による処理を一律に実行して、フラ
グに応じて命令実行結果または所定の演算処理の結果の
何れかを選択するようにしたので、所定の処理に並行し
てフラグを参照することが可能となり、演算処理を高速
化することが可能となる。
よらず、演算処理部による処理を一律に実行して、フラ
グに応じて命令実行結果または所定の演算処理の結果の
何れかを選択するようにしたので、所定の処理に並行し
てフラグを参照することが可能となり、演算処理を高速
化することが可能となる。
【００１５】前記第２のレジスタは、例えば、前記第１
のレジスタ群に対応づけられる複数のビットと、前記複
数のビットに設定されたフラグを有効とするか否かを定
める制御フラグを設定するための制御ビット（例えば後
述するビットＲENAに相当する要素）と、を有すること
を特徴とする。
のレジスタ群に対応づけられる複数のビットと、前記複
数のビットに設定されたフラグを有効とするか否かを定
める制御フラグを設定するための制御ビット（例えば後
述するビットＲENAに相当する要素）と、を有すること
を特徴とする。
【００１６】この装置の構成によれば、制御フラグのみ
を書き替えることにより、第１のレジスタ群に対応する
ビットであって第２のレジスタ中のビットを書き替える
ことなく、第２のレジスタに設定されたフラグに応じて
命令実行結果に対して所定の演算処理を施すか否かを制
御することが可能となる。したがって、フラグを書き替
える際に生じる誤りを未然に防止することができ、第２
のレジスタに設定されたフラグに応じて所定の演算処理
を施すか否かを確実に制御することが可能となる。
を書き替えることにより、第１のレジスタ群に対応する
ビットであって第２のレジスタ中のビットを書き替える
ことなく、第２のレジスタに設定されたフラグに応じて
命令実行結果に対して所定の演算処理を施すか否かを制
御することが可能となる。したがって、フラグを書き替
える際に生じる誤りを未然に防止することができ、第２
のレジスタに設定されたフラグに応じて所定の演算処理
を施すか否かを確実に制御することが可能となる。
【００１７】前記第２のレジスタは、例えば、前記第１
のレジスタ群に対応づけられる複数のビットと、前記所
定の演算処理の内容に対応づけて、前記複数のビットに
設定されたフラグを有効とするか否かを定める複数の制
御フラグを設定するための複数の制御ビット（例えば後
述するレジスタＲENA1，ＲENA2に相当する構成要素）
と、を有することを特徴とする。
のレジスタ群に対応づけられる複数のビットと、前記所
定の演算処理の内容に対応づけて、前記複数のビットに
設定されたフラグを有効とするか否かを定める複数の制
御フラグを設定するための複数の制御ビット（例えば後
述するレジスタＲENA1，ＲENA2に相当する構成要素）
と、を有することを特徴とする。
【００１８】この装置の構成によれば、演算処理部によ
る所定の演算処理の内容に応じた制御フラグを選択的に
書き替えることにより、第１のレジスタに対応するビッ
トであって第２のレジスタ中のビットを書き替えること
なく、命令実行部の命令実行結果に対して演算処理部に
よる演算処理を施すか否かを、その演算処理の内容ごと
に制御することが可能となる。したがって、命令実行結
果に対して、例えば飽和処理などの特定の処理だけでな
く、例えば丸め処理などの他の処理を施すか否かをも制
御することが可能となる。
る所定の演算処理の内容に応じた制御フラグを選択的に
書き替えることにより、第１のレジスタに対応するビッ
トであって第２のレジスタ中のビットを書き替えること
なく、命令実行部の命令実行結果に対して演算処理部に
よる演算処理を施すか否かを、その演算処理の内容ごと
に制御することが可能となる。したがって、命令実行結
果に対して、例えば飽和処理などの特定の処理だけでな
く、例えば丸め処理などの他の処理を施すか否かをも制
御することが可能となる。
【００１９】この発明にかかる演算方法は、一連の処理
手順が記述されたプログラムに従って命令を実行し、こ
の命令実行結果（例えば後述する数値演算回路５０によ
る演算結果に相当する要素）に対して所定の演算処理を
選択的に施して第１のレジスタ群に格納する演算方法で
あって、（ａ）前記命令実行結果を格納すべきレジスタ
として前記プログラム上で指定された前記複数の第１の
レジスタ群をなすレジスタに対応する前記第２のレジス
タにフラグを設定する第１のステップ（例えば後述する
ステップＳ１０に相当する要素）と、（ｂ）前記プログ
ラムに記述された命令を実行する第２のステップ（例え
ば後述するステップＳ１１に相当する要素）と、（ｃ）
前記命令実行結果を前記第１のレジスタ群に格納するに
際し、前記第２のレジスタに設定されたフラグを参照し
て前記命令実行結果に対する前記所定の演算処理を制御
する第３のステップ（例えば後述するステップＳ１２〜
Ｓ１３に相当する要素）と、（ｄ）前記所定の演算処理
が施された命令実行結果を前記第１のレジスタ群に格納
する第４のステップ（例えば後述するステップＳ１４に
相当する要素）と、を含むことを特徴とする。
手順が記述されたプログラムに従って命令を実行し、こ
の命令実行結果（例えば後述する数値演算回路５０によ
る演算結果に相当する要素）に対して所定の演算処理を
選択的に施して第１のレジスタ群に格納する演算方法で
あって、（ａ）前記命令実行結果を格納すべきレジスタ
として前記プログラム上で指定された前記複数の第１の
レジスタ群をなすレジスタに対応する前記第２のレジス
タにフラグを設定する第１のステップ（例えば後述する
ステップＳ１０に相当する要素）と、（ｂ）前記プログ
ラムに記述された命令を実行する第２のステップ（例え
ば後述するステップＳ１１に相当する要素）と、（ｃ）
前記命令実行結果を前記第１のレジスタ群に格納するに
際し、前記第２のレジスタに設定されたフラグを参照し
て前記命令実行結果に対する前記所定の演算処理を制御
する第３のステップ（例えば後述するステップＳ１２〜
Ｓ１３に相当する要素）と、（ｄ）前記所定の演算処理
が施された命令実行結果を前記第１のレジスタ群に格納
する第４のステップ（例えば後述するステップＳ１４に
相当する要素）と、を含むことを特徴とする。
【００２０】この方法の構成によれば、命令実行結果に
対し所定の演算処理を施すか否かを指定するフラグが第
２のレジスタに設定されており、この第２のレジスタを
なすビットは、第１のレジスタ群に対応づけらている。
命令実行結果を格納すべき第１のレジスタ群の何れかの
レジスタがプログラム上で指定されると、このレジスタ
に対応する第２のレジスタをなすビットに設定されたフ
ラグに応じて、この命令実行結果に対して所定の処理を
施すか否かが決定される。つまり、第２のレジスタに予
めフラグを設定しておきさえすれば、命令実行結果の格
納先となるレジスタを選択することにより所定の演算処
理の有無が決定される。従って、所定の演算処理を行う
か否かを指定するためのフラグをその都度プログラム上
で変更する必要がなくなり、フラグを設定するためのプ
ログラム上の記述文を削減することが可能となる。
対し所定の演算処理を施すか否かを指定するフラグが第
２のレジスタに設定されており、この第２のレジスタを
なすビットは、第１のレジスタ群に対応づけらている。
命令実行結果を格納すべき第１のレジスタ群の何れかの
レジスタがプログラム上で指定されると、このレジスタ
に対応する第２のレジスタをなすビットに設定されたフ
ラグに応じて、この命令実行結果に対して所定の処理を
施すか否かが決定される。つまり、第２のレジスタに予
めフラグを設定しておきさえすれば、命令実行結果の格
納先となるレジスタを選択することにより所定の演算処
理の有無が決定される。従って、所定の演算処理を行う
か否かを指定するためのフラグをその都度プログラム上
で変更する必要がなくなり、フラグを設定するためのプ
ログラム上の記述文を削減することが可能となる。
【００２１】前記第３のステップでは、例えば、前記フ
ラグに応じて、前記命令実行結果に対し前記所定の演算
処理を選択的に施すこと（例えば後述するステップＳ１
２〜Ｓ１４に相当する要素）を特徴とする。この方法の
構成によれば、フラグに応じて所定の演算処理の実行が
制御されるので、この所定の演算処理の実行頻度を最小
限に抑えることができる。
ラグに応じて、前記命令実行結果に対し前記所定の演算
処理を選択的に施すこと（例えば後述するステップＳ１
２〜Ｓ１４に相当する要素）を特徴とする。この方法の
構成によれば、フラグに応じて所定の演算処理の実行が
制御されるので、この所定の演算処理の実行頻度を最小
限に抑えることができる。
【００２２】前記第３のステップでは、例えば、前記命
令実行結果に対し前記所定の演算処理を一律に実行し、
前記第２のレジスタに設定されたフラグに応じて前記命
令実行結果または前記所定の演算処理の演算結果の何れ
かを選択して前記第１のレジスタ群に格納すること（例
えば後述するステップＳ２２〜Ｓ２５に相当する要素）
を特徴とする。
令実行結果に対し前記所定の演算処理を一律に実行し、
前記第２のレジスタに設定されたフラグに応じて前記命
令実行結果または前記所定の演算処理の演算結果の何れ
かを選択して前記第１のレジスタ群に格納すること（例
えば後述するステップＳ２２〜Ｓ２５に相当する要素）
を特徴とする。
【００２３】この方法の構成によれば、フラグの内容に
よらず、所定の演算処理を一律に実行して、フラグに応
じて命令実行結果または所定の演算処理結果の何れかを
選択するようにしたので、所定の処理に並行してフラグ
を参照することが可能となり、演算処理を高速化するこ
とが可能となる。
よらず、所定の演算処理を一律に実行して、フラグに応
じて命令実行結果または所定の演算処理結果の何れかを
選択するようにしたので、所定の処理に並行してフラグ
を参照することが可能となり、演算処理を高速化するこ
とが可能となる。
【００２４】前記第１のステップでは、例えば、前記第
１のレジスタ群に対応づけられるビットであって前記第
２のレジスタのビットにフラグを設定すると共に、さら
にこのフラグを有効とするか否かを定める制御フラグを
前記第２のレジスタの制御ビットに設定し、前記第３の
ステップでは、例えば、前記第１のレジスタ群に対応づ
けられるビットであって前記第２のレジスタのビットに
設定されたフラグに優先して、前記第２のレジスタの制
御ビットに設定された制御フラグを参照し、この制御フ
ラグの内容が肯定的である場合に前記第１のレジスタ群
に対応づけられる前記フラグを参照して前記所定の演算
処理を制御することを特徴とする。
１のレジスタ群に対応づけられるビットであって前記第
２のレジスタのビットにフラグを設定すると共に、さら
にこのフラグを有効とするか否かを定める制御フラグを
前記第２のレジスタの制御ビットに設定し、前記第３の
ステップでは、例えば、前記第１のレジスタ群に対応づ
けられるビットであって前記第２のレジスタのビットに
設定されたフラグに優先して、前記第２のレジスタの制
御ビットに設定された制御フラグを参照し、この制御フ
ラグの内容が肯定的である場合に前記第１のレジスタ群
に対応づけられる前記フラグを参照して前記所定の演算
処理を制御することを特徴とする。
【００２５】この方法の構成によれば、第１のレジスタ
群に対応づけられるビットであって第２のレジスタのビ
ットに設定されたフラグを有効とするか否かは、制御フ
ラグにより決定される。つまり、制御フラグが前記第２
のレジスタに設定されたフラグを有効とすることについ
て肯定的である場合にのみ、第１のレジスタ群に対応づ
けられる第２のレジスタに設定されたフラグを参照して
所定の演算処理が命令実行結果に施される。また、制御
フラグが前記第２のレジスタに設定されたフラグを有効
とすることについて否定的である場合には、第１のレジ
スタ群に対応づけられる第２のレジスタに設定されたフ
ラグは無視され、所定の演算処理は一切実行されない。
したがって、第１のレジスタに対応づけられるビットで
あって第２のレジスタのビットに設定されたフラグを書
き替えるまでもなく、所定の演算処理を命令実行結果に
施すか否かを制御することが可能となる。
群に対応づけられるビットであって第２のレジスタのビ
ットに設定されたフラグを有効とするか否かは、制御フ
ラグにより決定される。つまり、制御フラグが前記第２
のレジスタに設定されたフラグを有効とすることについ
て肯定的である場合にのみ、第１のレジスタ群に対応づ
けられる第２のレジスタに設定されたフラグを参照して
所定の演算処理が命令実行結果に施される。また、制御
フラグが前記第２のレジスタに設定されたフラグを有効
とすることについて否定的である場合には、第１のレジ
スタ群に対応づけられる第２のレジスタに設定されたフ
ラグは無視され、所定の演算処理は一切実行されない。
したがって、第１のレジスタに対応づけられるビットで
あって第２のレジスタのビットに設定されたフラグを書
き替えるまでもなく、所定の演算処理を命令実行結果に
施すか否かを制御することが可能となる。
【００２６】
【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態を説明する。 ＜実施の形態１＞図１に、この発明の実施の形態１にか
かる演算装置の構成を示す。この演算装置は、一連の処
理手順が記述されたプログラムに従って命令を実行し、
この命令実行結果として得られる演算結果に対して所定
の演算処理を選択的に施すように構成されたものであっ
て、演算結果を格納するためのレジスタ群を有し、演算
結果をレジスタ群に格納するに際し、該演算結果に対し
て所定の演算処理を選択的に施すように構成されてい
る。
発明の実施の形態を説明する。 ＜実施の形態１＞図１に、この発明の実施の形態１にか
かる演算装置の構成を示す。この演算装置は、一連の処
理手順が記述されたプログラムに従って命令を実行し、
この命令実行結果として得られる演算結果に対して所定
の演算処理を選択的に施すように構成されたものであっ
て、演算結果を格納するためのレジスタ群を有し、演算
結果をレジスタ群に格納するに際し、該演算結果に対し
て所定の演算処理を選択的に施すように構成されてい
る。
【００２７】すなわち、図１において、プログラムメモ
リ１０には、演算を実行するための一連の処理手順が記
述されたプログラムが格納されている。モードレジスタ
２０は、この発明の特徴部をなす要素であって、後述す
る数値演算回路５０の演算結果が格納されるレジスタ群
４０に対応づけられた複数のビットから構成され、レジ
スタ群４０に格納される演算結果に対して後述する特定
処理（所定の演算処理）を施すか否かを指定するための
フラグを設定するものである。
リ１０には、演算を実行するための一連の処理手順が記
述されたプログラムが格納されている。モードレジスタ
２０は、この発明の特徴部をなす要素であって、後述す
る数値演算回路５０の演算結果が格納されるレジスタ群
４０に対応づけられた複数のビットから構成され、レジ
スタ群４０に格納される演算結果に対して後述する特定
処理（所定の演算処理）を施すか否かを指定するための
フラグを設定するものである。
【００２８】デコーダ３０は、プログラムに従ってこの
装置各部の動作を制御するものであって、プログラムメ
モリ１０から順次読み出される命令と、モードレジスタ
２０に設定されたフラグとをデコードして、各種の制御
信号やデータ信号を各部に出力する。レジスタ群４０
は、数値データを一時的に格納するものであって、複数
のレジスタから構成され、数値演算回路５０の演算結果
や入力データを格納する。数値演算回路５０は、プログ
ラムメモリ１０に格納されたプログラムに記述された命
令に従って、レジスタ群４０に入力データとして設定さ
れた数値データに対し数値演算を実行するものである。
装置各部の動作を制御するものであって、プログラムメ
モリ１０から順次読み出される命令と、モードレジスタ
２０に設定されたフラグとをデコードして、各種の制御
信号やデータ信号を各部に出力する。レジスタ群４０
は、数値データを一時的に格納するものであって、複数
のレジスタから構成され、数値演算回路５０の演算結果
や入力データを格納する。数値演算回路５０は、プログ
ラムメモリ１０に格納されたプログラムに記述された命
令に従って、レジスタ群４０に入力データとして設定さ
れた数値データに対し数値演算を実行するものである。
【００２９】特定処理回路６０は、数値演算回路５０の
演算結果をレジスタ群４０に格納するに際し、数値演算
回路５０の演算結果に対して例えば丸め処理や飽和処理
などの特定処理を施すものである。入力切替器７０は、
数値演算回路５０または特定処理回路６０の何れかの演
算結果を選択して、レジスタ群４０に与えるものであ
る。
演算結果をレジスタ群４０に格納するに際し、数値演算
回路５０の演算結果に対して例えば丸め処理や飽和処理
などの特定処理を施すものである。入力切替器７０は、
数値演算回路５０または特定処理回路６０の何れかの演
算結果を選択して、レジスタ群４０に与えるものであ
る。
【００３０】ここで、図２に示すように、レジスタ群４
０は、例えば８個のレジスタＲ０〜Ｒ７から構成され、
数値演算回路５０が処理対象とする例えば４０ビット長
のデータを格納可能なように構成されている。モードレ
ジスタ２０は、レジスタ群４０をなすレジスタＲ０〜Ｒ
７に対応するビットＭＲ０〜ＭＲ７から構成され、レジ
スタ群４０に格納される演算結果に対して上述の特定処
理を施すか否かを指定するためのフラグを設定するもの
であり、例えば、モードレジスタ２０をなすビットＭＲ
０は、レジスタ群４０をなすレジスタＲ０に格納される
演算結果に対して特定処理を施すか否かを指定するフラ
グを格納する。
０は、例えば８個のレジスタＲ０〜Ｒ７から構成され、
数値演算回路５０が処理対象とする例えば４０ビット長
のデータを格納可能なように構成されている。モードレ
ジスタ２０は、レジスタ群４０をなすレジスタＲ０〜Ｒ
７に対応するビットＭＲ０〜ＭＲ７から構成され、レジ
スタ群４０に格納される演算結果に対して上述の特定処
理を施すか否かを指定するためのフラグを設定するもの
であり、例えば、モードレジスタ２０をなすビットＭＲ
０は、レジスタ群４０をなすレジスタＲ０に格納される
演算結果に対して特定処理を施すか否かを指定するフラ
グを格納する。
【００３１】また、図３（ａ）に一例を示すように、プ
ログラムメモリ１０に格納されたプログラムには、演算
を実行するための一連の処理手順が記述されている。こ
の例では、第１行目にモードレジスタ２０にフラグを設
定するためのフラグ設定命令が記述され、第２行目以降
に演算命令が記述されている。例えば、第２行目には、
レジスタ群４０のレジスタＲ０とレジスタＲ１とから数
値データを読み出して乗算し、この演算結果をレジスタ
Ｒ３に格納することを表す演算命令が記述されており、
この演算命令による演算結果は飽和するものとなってい
る。演算結果が飽和するか否かについては、プログラム
作成者によりプログラム作成段階で予め推定され、後述
するように、その演算結果が特定処理の対象とされる。
ログラムメモリ１０に格納されたプログラムには、演算
を実行するための一連の処理手順が記述されている。こ
の例では、第１行目にモードレジスタ２０にフラグを設
定するためのフラグ設定命令が記述され、第２行目以降
に演算命令が記述されている。例えば、第２行目には、
レジスタ群４０のレジスタＲ０とレジスタＲ１とから数
値データを読み出して乗算し、この演算結果をレジスタ
Ｒ３に格納することを表す演算命令が記述されており、
この演算命令による演算結果は飽和するものとなってい
る。演算結果が飽和するか否かについては、プログラム
作成者によりプログラム作成段階で予め推定され、後述
するように、その演算結果が特定処理の対象とされる。
【００３２】以下、この実施の形態１にかかる演算装置
の動作について、図３（ａ）に示すプログラムを実行す
る場合を例とし、図４に示すフローに沿って説明する。
ステップＳ１０：最初に、デコーダ３０は、プログラム
メモリ１０から読み出されるフラグ設定命令に従って、
モードレジスタ２０を構成するビットＭＲ０〜ＭＲ７に
フラグをそれぞれ設定する。具体的には、図３（ａ）に
示すプログラムの第１行目に記述されたフラグ設定命令
「mode_reg=0x802A」に従ってモードレジスタ２０の設
定が行われる。
の動作について、図３（ａ）に示すプログラムを実行す
る場合を例とし、図４に示すフローに沿って説明する。
ステップＳ１０：最初に、デコーダ３０は、プログラム
メモリ１０から読み出されるフラグ設定命令に従って、
モードレジスタ２０を構成するビットＭＲ０〜ＭＲ７に
フラグをそれぞれ設定する。具体的には、図３（ａ）に
示すプログラムの第１行目に記述されたフラグ設定命令
「mode_reg=0x802A」に従ってモードレジスタ２０の設
定が行われる。
【００３３】ここで、このフラグ設定命令文中の「0x80
2A」は２進表示で「１０００００００００１０１０１
０」を表し、この下位８ビット「００１０１０１０」の
各ビットがビットＭＲ０〜ＭＲ７に設定される各フラグ
を表す。この例の場合、ビットＭＲ０，ＭＲ２，ＭＲ
４，ＭＲ６，ＭＲ７にフラグ「０」が設定され、ビット
ＭＲ１，ＭＲ３，ＭＲ５にフラグ「１」が設定される。
なお、この実施の形態では、フラグ「１」が特定処理を
施すことを指定するものとし、この場合のフラグを、特
に「許可フラグ」と称することとする。
2A」は２進表示で「１０００００００００１０１０１
０」を表し、この下位８ビット「００１０１０１０」の
各ビットがビットＭＲ０〜ＭＲ７に設定される各フラグ
を表す。この例の場合、ビットＭＲ０，ＭＲ２，ＭＲ
４，ＭＲ６，ＭＲ７にフラグ「０」が設定され、ビット
ＭＲ１，ＭＲ３，ＭＲ５にフラグ「１」が設定される。
なお、この実施の形態では、フラグ「１」が特定処理を
施すことを指定するものとし、この場合のフラグを、特
に「許可フラグ」と称することとする。
【００３４】ステップＳ１１：続いて、プログラムメモ
リ１０から演算命令が読み出され、数値演算回路５０に
より数値演算が行われる。具体的には、図２に示すプロ
グラムの第２行目に記述された演算命令が読み出されて
実行され、レジスタＲ０とレジスタＲ１に格納された数
値データを乗算するための演算が実行され、この乗算結
果が数値演算回路５０の演算結果Ａとされる。
リ１０から演算命令が読み出され、数値演算回路５０に
より数値演算が行われる。具体的には、図２に示すプロ
グラムの第２行目に記述された演算命令が読み出されて
実行され、レジスタＲ０とレジスタＲ１に格納された数
値データを乗算するための演算が実行され、この乗算結
果が数値演算回路５０の演算結果Ａとされる。
【００３５】ステップＳ１２：ここで、レジスタＲ０の
数値データとレジスタＲ１の数値データとの乗算結果で
ある演算結果Ａは、プログラム上では、レジスタ群４０
のレジスタＲ３に格納されることが指定されているが、
この乗算結果をレジスタ群４０に格納するに際して、格
納先のレジスタＲ３に対応するモードレジスタ２０のビ
ットＭＲ３に設定されたフラグが参照され、このフラグ
が許可フラグ「１」か否かが判定される。
数値データとレジスタＲ１の数値データとの乗算結果で
ある演算結果Ａは、プログラム上では、レジスタ群４０
のレジスタＲ３に格納されることが指定されているが、
この乗算結果をレジスタ群４０に格納するに際して、格
納先のレジスタＲ３に対応するモードレジスタ２０のビ
ットＭＲ３に設定されたフラグが参照され、このフラグ
が許可フラグ「１」か否かが判定される。
【００３６】ステップＳ１３：ここで、上述のように、
ビットＭＲ３には許可フラグ「１」が設定されているの
で（ステップＳ１２：ＹＥＳ）、数値演算回路５０の演
算結果Ａに対して、特定処理回路６０により特定処理が
施される。具体的には、レジスタＲ０とレジスタＲ１と
の乗算結果（数値演算回路５０の演算結果Ａ）に対して
飽和処理が施され、所定値を越えない数値データに演算
結果Ａを修正して、演算結果Ｂを得る。
ビットＭＲ３には許可フラグ「１」が設定されているの
で（ステップＳ１２：ＹＥＳ）、数値演算回路５０の演
算結果Ａに対して、特定処理回路６０により特定処理が
施される。具体的には、レジスタＲ０とレジスタＲ１と
の乗算結果（数値演算回路５０の演算結果Ａ）に対して
飽和処理が施され、所定値を越えない数値データに演算
結果Ａを修正して、演算結果Ｂを得る。
【００３７】ステップＳ１４：この特定処理により得ら
れた演算結果Ｂは、プログラム上で指定されたレジスタ
群４０をなすレジスタＲ３に入力切替器７０を介して格
納される。このとき、入力切替器７０は、デコーダ３０
により制御されて演算結果をレジスタ群４０に与える。
すなわち、デコーダ３０は、モードレジスタ２０に設定
された許可フラグと、プログラムに記述された演算結果
の格納先として指定されたレジスタに関する情報（格納
先情報）とから、入力切替器７０の切り替え状態を決定
し、数値演算回路５０による演算結果Ａまたは特定処理
回路６０による演算結果Ｂの何れかをレジスタ群４０を
なす何れかのレジスタ（プログラム上で指定されたレジ
スタ）に与える。
れた演算結果Ｂは、プログラム上で指定されたレジスタ
群４０をなすレジスタＲ３に入力切替器７０を介して格
納される。このとき、入力切替器７０は、デコーダ３０
により制御されて演算結果をレジスタ群４０に与える。
すなわち、デコーダ３０は、モードレジスタ２０に設定
された許可フラグと、プログラムに記述された演算結果
の格納先として指定されたレジスタに関する情報（格納
先情報）とから、入力切替器７０の切り替え状態を決定
し、数値演算回路５０による演算結果Ａまたは特定処理
回路６０による演算結果Ｂの何れかをレジスタ群４０を
なす何れかのレジスタ（プログラム上で指定されたレジ
スタ）に与える。
【００３８】図３（ｂ）に、デコーダ３０の動作を規定
する命令文の一例を示す。この例では、格納先情報「RE
G」により特定されるモードレジスタ「mode_reg[REG]」
に許可フラグ「１」が設定されているか否かが、条件文
「if」により判定され、この条件が満足されている場合
に、所定のレジスタ「resister」に対して飽和処理を示
す「saturate」を設定する。このようにレジスタ「resi
ster」が設定された場合、特定処理回路６０により飽和
処理が実行される。この図３（ｂ）に示す命令文は、同
図（ａ）に示す演算命令文等と共にプログラム中に記述
される。
する命令文の一例を示す。この例では、格納先情報「RE
G」により特定されるモードレジスタ「mode_reg[REG]」
に許可フラグ「１」が設定されているか否かが、条件文
「if」により判定され、この条件が満足されている場合
に、所定のレジスタ「resister」に対して飽和処理を示
す「saturate」を設定する。このようにレジスタ「resi
ster」が設定された場合、特定処理回路６０により飽和
処理が実行される。この図３（ｂ）に示す命令文は、同
図（ａ）に示す演算命令文等と共にプログラム中に記述
される。
【００３９】なお、格納先のレジスタＲ３に対応するビ
ットＭＲ３に許可フラグ「１」が設定されていない場合
（ステップＳ１２：ＮＯ）、ステップＳ１３は実行され
ず、数値演算回路５０の演算結果Ａが、プログラム上で
指定されたレジスタ群４０の何れかのレジスタに格納さ
れる。
ットＭＲ３に許可フラグ「１」が設定されていない場合
（ステップＳ１２：ＮＯ）、ステップＳ１３は実行され
ず、数値演算回路５０の演算結果Ａが、プログラム上で
指定されたレジスタ群４０の何れかのレジスタに格納さ
れる。
【００４０】以上により、図３に示すプログラムの第２
行目に記述された演算命令が実行され、以下同様に格納
先に応じたモードレジスタ２０のフラグが参照されて、
第３行目以降の演算命令が順次実行される。この例によ
れば、プログラムの第２行目、第４行目、第６行目に記
述された演算命令に対する数値演算回路５０の演算結果
Ａが、特定処理回路６０により特定処理が施されて、そ
の演算結果ＢがレジスタＲ３，Ｒ１，Ｒ５にそれぞれ格
納され、また、プログラムの第３行目、第５行目、第７
行目の演算命令に対する数値演算回路５０の演算結果Ａ
が、レジスタ群４０のレジスタＲ２，Ｒ０，Ｒ４にその
まま格納される。
行目に記述された演算命令が実行され、以下同様に格納
先に応じたモードレジスタ２０のフラグが参照されて、
第３行目以降の演算命令が順次実行される。この例によ
れば、プログラムの第２行目、第４行目、第６行目に記
述された演算命令に対する数値演算回路５０の演算結果
Ａが、特定処理回路６０により特定処理が施されて、そ
の演算結果ＢがレジスタＲ３，Ｒ１，Ｒ５にそれぞれ格
納され、また、プログラムの第３行目、第５行目、第７
行目の演算命令に対する数値演算回路５０の演算結果Ａ
が、レジスタ群４０のレジスタＲ２，Ｒ０，Ｒ４にその
まま格納される。
【００４１】上述のプログラム例では、数値演算回路５
０の演算結果Ａに対して、特定処理を要する演算命令と
要しない演算命令とが交互に実行されるが、特定処理を
施すか否かを指定するためのフラグを設定するモードレ
ジスタ２０の内容に変更はない。つまり、この実施の形
態によれば、モードレジスタ２０を書き替えることな
く、演算結果Ａに対する特定処理の有無が制御される。
これは、演算結果Ａに対して特定処理を施すか否かに関
し、演算結果の格納先としてレジスタ群４０の何れのレ
ジスタを選択するかにより決定されるためである。この
ように、プログラム上で格納先のレジスタを選択しさえ
すれば、演算結果Ａに対して特定処理を施すか否かが任
意に制御される。
０の演算結果Ａに対して、特定処理を要する演算命令と
要しない演算命令とが交互に実行されるが、特定処理を
施すか否かを指定するためのフラグを設定するモードレ
ジスタ２０の内容に変更はない。つまり、この実施の形
態によれば、モードレジスタ２０を書き替えることな
く、演算結果Ａに対する特定処理の有無が制御される。
これは、演算結果Ａに対して特定処理を施すか否かに関
し、演算結果の格納先としてレジスタ群４０の何れのレ
ジスタを選択するかにより決定されるためである。この
ように、プログラム上で格納先のレジスタを選択しさえ
すれば、演算結果Ａに対して特定処理を施すか否かが任
意に制御される。
【００４２】モードレジスタ２０のフラグをどのように
設定するかについては、プログラムの処理内容に応じて
決定される。例えば図３（ａ）に示す例では、演算結果
に対して飽和処理を必要とする命令が３行あり、飽和処
理を必要としない処理が同じく３行ある。つまり、この
プログラムを実行した場合、飽和処理を必要とする演算
結果が半分を占めることとなる。そこで、この場合、演
算結果を格納するレジスタ群４０をなすレジスタのうち
の半分を、飽和処理が施された演算結果を格納するもの
として割り当て、このレジスタ群４０の半分のレジスタ
に対応するモードレジスタ２０の半分に許可フラグ
「１」を設定する。これにより、処理内容に応じてレジ
スタ群４０の使用効率を向上させることができ、演算結
果Ａと演算結果Ｂとをレジスタ群４０に効率的に格納す
ることが可能となる。
設定するかについては、プログラムの処理内容に応じて
決定される。例えば図３（ａ）に示す例では、演算結果
に対して飽和処理を必要とする命令が３行あり、飽和処
理を必要としない処理が同じく３行ある。つまり、この
プログラムを実行した場合、飽和処理を必要とする演算
結果が半分を占めることとなる。そこで、この場合、演
算結果を格納するレジスタ群４０をなすレジスタのうち
の半分を、飽和処理が施された演算結果を格納するもの
として割り当て、このレジスタ群４０の半分のレジスタ
に対応するモードレジスタ２０の半分に許可フラグ
「１」を設定する。これにより、処理内容に応じてレジ
スタ群４０の使用効率を向上させることができ、演算結
果Ａと演算結果Ｂとをレジスタ群４０に効率的に格納す
ることが可能となる。
【００４３】図５に、この実施の形態１にかかるプログ
ラム例と、同様の演算処理を行うための従来技術にかか
るプログラムとの比較例を参考的に示す。この実施の形
態１にかかるプログラム例では、先頭行にのみモードレ
ジスタ２０を設定するための記述文が存在しているのに
対し、従来技術にかかるプログラムでは、特定処理の要
否が変わるたびに、モードレジスタを設定し直す必要
上、特定処理の要否が変化する度にモードレジスタを設
定し直すための記述文が必要となる。したがって、この
例のように、特定処理の有無が交互に切り替わるような
演算処理を実行させる場合、この実施の形態１にかかる
プログラムでは、プログラムの行数が従来技術に比較し
て約半分に抑えられる。
ラム例と、同様の演算処理を行うための従来技術にかか
るプログラムとの比較例を参考的に示す。この実施の形
態１にかかるプログラム例では、先頭行にのみモードレ
ジスタ２０を設定するための記述文が存在しているのに
対し、従来技術にかかるプログラムでは、特定処理の要
否が変わるたびに、モードレジスタを設定し直す必要
上、特定処理の要否が変化する度にモードレジスタを設
定し直すための記述文が必要となる。したがって、この
例のように、特定処理の有無が交互に切り替わるような
演算処理を実行させる場合、この実施の形態１にかかる
プログラムでは、プログラムの行数が従来技術に比較し
て約半分に抑えられる。
【００４４】以上、この実施の形態１によれば、モード
レジスタ２０に設定されたフラグに応じて、数値演算回
路５０による演算結果Ａに対し、特定処理回路６０によ
り特定処理が選択的に施される。したがって、必要な場
合にのみ特定処理が実行されることとなり、特定処理の
実行が必要最小限に抑えられる。
レジスタ２０に設定されたフラグに応じて、数値演算回
路５０による演算結果Ａに対し、特定処理回路６０によ
り特定処理が選択的に施される。したがって、必要な場
合にのみ特定処理が実行されることとなり、特定処理の
実行が必要最小限に抑えられる。
【００４５】＜実施の形態２＞以下、図６を参照して、
この発明にかかる実施の形態２を説明する。上述の実施
の形態１では、モードレジスタ２０に設定されたフラグ
に応じて、特定処理回路６０により特定処理を選択的に
行うものとしたが、この実施の形態２は、数値演算回路
５０の演算結果Ａに対して、特定処理回路６０により一
律に特定処理を実行し、数値演算回路５０の演算結果Ａ
または特定処理回路６０の演算結果Ｂの何れかを選択し
てレジスタ群４０に与えることを特徴としており、装置
上の構成は、図１に示す上述の実施の形態１と同様であ
る。
この発明にかかる実施の形態２を説明する。上述の実施
の形態１では、モードレジスタ２０に設定されたフラグ
に応じて、特定処理回路６０により特定処理を選択的に
行うものとしたが、この実施の形態２は、数値演算回路
５０の演算結果Ａに対して、特定処理回路６０により一
律に特定処理を実行し、数値演算回路５０の演算結果Ａ
または特定処理回路６０の演算結果Ｂの何れかを選択し
てレジスタ群４０に与えることを特徴としており、装置
上の構成は、図１に示す上述の実施の形態１と同様であ
る。
【００４６】以下、図６に示すフローに沿って、上述の
図３に示すプログラムを実行する場合を例とし、この実
施の形態２にかかる装置の動作を説明する。ステップＳ
２０〜Ｓ２１：上述の実施の形態１にかかるステップＳ
１０〜Ｓ１１と同様に、デコーダ３０による制御の下、
プログラムメモリ１０から最初に読み出されるフラグ設
定命令に従ってモードレジスタ２０にフラグをそれぞれ
設定する。この後、第２行目の演算命令が読み出され、
数値演算回路５０により数値演算が行われる。この例で
は、レジスタＲ０とレジスタＲ１に格納された数値デー
タが読み出されて乗算演算が行われ、この演算結果Ａの
格納先としてレジスタＲ３が指定される。
図３に示すプログラムを実行する場合を例とし、この実
施の形態２にかかる装置の動作を説明する。ステップＳ
２０〜Ｓ２１：上述の実施の形態１にかかるステップＳ
１０〜Ｓ１１と同様に、デコーダ３０による制御の下、
プログラムメモリ１０から最初に読み出されるフラグ設
定命令に従ってモードレジスタ２０にフラグをそれぞれ
設定する。この後、第２行目の演算命令が読み出され、
数値演算回路５０により数値演算が行われる。この例で
は、レジスタＲ０とレジスタＲ１に格納された数値デー
タが読み出されて乗算演算が行われ、この演算結果Ａの
格納先としてレジスタＲ３が指定される。
【００４７】ステップＳ２２：続いて、数値演算回路５
０の演算結果Ａに対して、特定処理回路６０により一律
に特定処理が施される。ステップＳ２３：続いて、プロ
グラムの第２行目で演算結果Ａの格納先として指定され
たレジスタＲ３に対応するモードレジスタ２０のビット
ＭＲ３に設定されたフラグを参照し、この格納先に対応
するフラグが許可フラグ「１」か否かが判定される。
０の演算結果Ａに対して、特定処理回路６０により一律
に特定処理が施される。ステップＳ２３：続いて、プロ
グラムの第２行目で演算結果Ａの格納先として指定され
たレジスタＲ３に対応するモードレジスタ２０のビット
ＭＲ３に設定されたフラグを参照し、この格納先に対応
するフラグが許可フラグ「１」か否かが判定される。
【００４８】ステップＳ２４：ここで、この例では、ビ
ットＭＲ３には許可フラグ「１」が設定されており（ス
テップＳ２３：ＹＥＳ）、この場合、特定処理回路６０
による演算結果Ｂが、入力切替器７０により選択されて
レジスタ群４０の指定のレジスタＲ３に与えられる。
ットＭＲ３には許可フラグ「１」が設定されており（ス
テップＳ２３：ＹＥＳ）、この場合、特定処理回路６０
による演算結果Ｂが、入力切替器７０により選択されて
レジスタ群４０の指定のレジスタＲ３に与えられる。
【００４９】ステップＳ２５：また、上述のステップ２
３において、許可フラグが設定されていないと判定され
た場合には（ステップＳ２３：ＮＯ）、特定処理が施さ
れる前の演算結果、すなわち数値演算回路５０の演算結
果Ａそのものが、入力切替器７０により選択されてレジ
スタ群４０の指定のレジスタに与えられる。以上によ
り、図２に示すプログラムの第２行目に記述された演算
命令が実行され、以下同様に第３行目以降の演算命令が
順次実行される。
３において、許可フラグが設定されていないと判定され
た場合には（ステップＳ２３：ＮＯ）、特定処理が施さ
れる前の演算結果、すなわち数値演算回路５０の演算結
果Ａそのものが、入力切替器７０により選択されてレジ
スタ群４０の指定のレジスタに与えられる。以上によ
り、図２に示すプログラムの第２行目に記述された演算
命令が実行され、以下同様に第３行目以降の演算命令が
順次実行される。
【００５０】この実施の形態２によれば、モードレジス
タ２０に設定されたフラグに関わりなく、特定処理回路
６０により演算結果Ａに対して特定処理を一律に実行し
た後、モードレジスタ２０に設定されたフラグに応じて
数値演算回路５０の演算結果Ａまたは特定処理回路の演
算結果Ｂの何れかを選択するようにしたので、特定処理
に並行してモードレジスタ２０のフラグを参照すること
が可能となり、演算処理を高速化することが可能とな
る。
タ２０に設定されたフラグに関わりなく、特定処理回路
６０により演算結果Ａに対して特定処理を一律に実行し
た後、モードレジスタ２０に設定されたフラグに応じて
数値演算回路５０の演算結果Ａまたは特定処理回路の演
算結果Ｂの何れかを選択するようにしたので、特定処理
に並行してモードレジスタ２０のフラグを参照すること
が可能となり、演算処理を高速化することが可能とな
る。
【００５１】＜実施の形態３＞以下、図７を参照して、
この発明にかかる実施の形態３を説明する。この実施の
形態３にかかる演算装置は、前述の図１に示す実施の形
態１にかかる装置構成において、モードレジスタ２０に
代えて、特定処理を施すか否かを指定するフラグを有効
とすか無効とするかを定めるための制御フラグを設定す
るビットＲENAを含むモードレジスタ２０Ａを備えて構
成される。つまり、このモードレジスタ２０Ａは、上述
のモードレジスタ２０（ビットＭＲ０〜ＭＲ７）にビッ
トＲENAを加えて構成される。
この発明にかかる実施の形態３を説明する。この実施の
形態３にかかる演算装置は、前述の図１に示す実施の形
態１にかかる装置構成において、モードレジスタ２０に
代えて、特定処理を施すか否かを指定するフラグを有効
とすか無効とするかを定めるための制御フラグを設定す
るビットＲENAを含むモードレジスタ２０Ａを備えて構
成される。つまり、このモードレジスタ２０Ａは、上述
のモードレジスタ２０（ビットＭＲ０〜ＭＲ７）にビッ
トＲENAを加えて構成される。
【００５２】以下、この実施の形態３の動作を、前述の
図４に示すフローを援用して説明する。なお、この実施
の形態３では、図４に示すフローのうち、ステップＳ１
０とステップＳ１２の内容が一部異なるので、この図４
を援用するにあたって、ステップＳ１０をステップＳ１
０Ａとし、ステップＳ１２をステップＳ１２Ａとして、
説明上の符号を変更する。
図４に示すフローを援用して説明する。なお、この実施
の形態３では、図４に示すフローのうち、ステップＳ１
０とステップＳ１２の内容が一部異なるので、この図４
を援用するにあたって、ステップＳ１０をステップＳ１
０Ａとし、ステップＳ１２をステップＳ１２Ａとして、
説明上の符号を変更する。
【００５３】ステップＳ１０Ａ：上述の実施の形態１の
ステップＳ１０と同様にレジスタ群４０に対応づけられ
るビットであってモードレジスタ２０ＡのビットＭＲ０
〜ＭＲ７にフラグを設定する。そしてさらに、これらの
ビットＭＲ０〜ＭＲ７に設定されたフラグを有効とする
か否かを定める制御フラグを制御ビットＲENAに設定す
る。この実施の形態３では、制御フラグとして「１」が
制御ビットＲENAに設定された場合に、ビットＭＲ０〜
ＭＲ７に設定されたフラグが有効とされるものとする。
ステップＳ１０と同様にレジスタ群４０に対応づけられ
るビットであってモードレジスタ２０ＡのビットＭＲ０
〜ＭＲ７にフラグを設定する。そしてさらに、これらの
ビットＭＲ０〜ＭＲ７に設定されたフラグを有効とする
か否かを定める制御フラグを制御ビットＲENAに設定す
る。この実施の形態３では、制御フラグとして「１」が
制御ビットＲENAに設定された場合に、ビットＭＲ０〜
ＭＲ７に設定されたフラグが有効とされるものとする。
【００５４】ステップＳ１１：続いて、数値演算回路５
０により演算命令を実行して演算結果Ａを得る。 ステップＳ１２Ａ：続いて、レジスタ群４０に対応づけ
られるビットＭＲ０〜ＭＲ７に設定されたフラグに優先
して制御ビットＲENAに設定された制御フラグを参照
し、この制御フラグが「１」か否かを判定する。つま
り、ＭＲ０〜ＭＲ７に設定されたフラグを有効とするこ
とについて、制御ビットＲENAに設定された制御フラグ
の内容が肯定的か否かを判定する。
０により演算命令を実行して演算結果Ａを得る。 ステップＳ１２Ａ：続いて、レジスタ群４０に対応づけ
られるビットＭＲ０〜ＭＲ７に設定されたフラグに優先
して制御ビットＲENAに設定された制御フラグを参照
し、この制御フラグが「１」か否かを判定する。つま
り、ＭＲ０〜ＭＲ７に設定されたフラグを有効とするこ
とについて、制御ビットＲENAに設定された制御フラグ
の内容が肯定的か否かを判定する。
【００５５】ここで、制御フラグが「１」の場合、前述
の実施の形態１にかかるステップＳ１２〜Ｓ１４と同様
の処理が実行される。すなわち、レジスタ群４０に対応
づけられるビットＭＲ０〜ＭＲ７に設定されたフラグを
参照して特定処理の制御が行われ、レジスタ群４０中の
指定のレジスタに演算結果Ａまたは演算結果Ｂが格納さ
れる。これに対して、制御フラグが「０」の場合、ビッ
トＭＲ０〜ＭＲ７に設定されたフラグは無視されて、特
定処理回路６０による特定処理は一切実行されず、した
がって数値演算回路５０の演算結果Ａがレジスタ群中の
指定のレジスタに格納される。
の実施の形態１にかかるステップＳ１２〜Ｓ１４と同様
の処理が実行される。すなわち、レジスタ群４０に対応
づけられるビットＭＲ０〜ＭＲ７に設定されたフラグを
参照して特定処理の制御が行われ、レジスタ群４０中の
指定のレジスタに演算結果Ａまたは演算結果Ｂが格納さ
れる。これに対して、制御フラグが「０」の場合、ビッ
トＭＲ０〜ＭＲ７に設定されたフラグは無視されて、特
定処理回路６０による特定処理は一切実行されず、した
がって数値演算回路５０の演算結果Ａがレジスタ群中の
指定のレジスタに格納される。
【００５６】上述の一連の処理を実行するための制御
は、デコーダ３０により行われる。すなわち、デコーダ
３０は、モードレジスタ２０を参照する場合、ビットＭ
Ｒ０〜ＭＲ７に優先して制御ビットＲENAを参照し、こ
の制御ビットＲENAに設定された制御フラグが「１」
（許可フラグ）であって肯定的である場合にのみビット
ＭＲ０〜ＭＲ７に設定されたフラグを参照して、このフ
ラグに応じて特定処理回路６０による特定処理の実行を
制御すると共に入力切替器７０の切り替え状態を制御し
て、数値演算回路５０の演算結果Ａまたは特定処理回路
６０の演算結果Ｂの何れかをレジスタ群４０の指定のレ
ジスタに格納する。また、制御フラグが「０」の場合に
は、モードレジスタ２０のビットＭＲ０〜ＭＲ７に設定
されたフラグを無視し、数値演算回路５０の演算結果Ａ
を入力切替器７０を介してレジスタ群４０の指定のレジ
スタに格納する。
は、デコーダ３０により行われる。すなわち、デコーダ
３０は、モードレジスタ２０を参照する場合、ビットＭ
Ｒ０〜ＭＲ７に優先して制御ビットＲENAを参照し、こ
の制御ビットＲENAに設定された制御フラグが「１」
（許可フラグ）であって肯定的である場合にのみビット
ＭＲ０〜ＭＲ７に設定されたフラグを参照して、このフ
ラグに応じて特定処理回路６０による特定処理の実行を
制御すると共に入力切替器７０の切り替え状態を制御し
て、数値演算回路５０の演算結果Ａまたは特定処理回路
６０の演算結果Ｂの何れかをレジスタ群４０の指定のレ
ジスタに格納する。また、制御フラグが「０」の場合に
は、モードレジスタ２０のビットＭＲ０〜ＭＲ７に設定
されたフラグを無視し、数値演算回路５０の演算結果Ａ
を入力切替器７０を介してレジスタ群４０の指定のレジ
スタに格納する。
【００５７】この実施の形態３によれば、制御フラグＲ
ENAのみを書き替えることにより、レジスタ群４０に対
応するビットＭＲ０〜ＭＲ７の内容を書き替えるまでも
なく、モードレジスタ２０に設定されたフラグに基づき
演算結果Ａに対して特定処理を施すか否かが制御され
る。たとえば、プログラム実行中に、割り込み、コール
などにより別のルーチンにジャンプする場合、ハードウ
ェアで制御フラグＲENAのみを書き替えることにより、
元のプログラム実行時の設定が無効とされ、したがっ
て、元のプログラム実行時の設定条件が意図せずにジャ
ンプ先に適用されることを回避することができ、ジャン
プ先での処理を守ることができる。また、元のプログラ
ムに復帰するときも、制御フラグだけを元の値に戻せば
よく、これにより元のプログラム実行時の設定が再び有
効となる。
ENAのみを書き替えることにより、レジスタ群４０に対
応するビットＭＲ０〜ＭＲ７の内容を書き替えるまでも
なく、モードレジスタ２０に設定されたフラグに基づき
演算結果Ａに対して特定処理を施すか否かが制御され
る。たとえば、プログラム実行中に、割り込み、コール
などにより別のルーチンにジャンプする場合、ハードウ
ェアで制御フラグＲENAのみを書き替えることにより、
元のプログラム実行時の設定が無効とされ、したがっ
て、元のプログラム実行時の設定条件が意図せずにジャ
ンプ先に適用されることを回避することができ、ジャン
プ先での処理を守ることができる。また、元のプログラ
ムに復帰するときも、制御フラグだけを元の値に戻せば
よく、これにより元のプログラム実行時の設定が再び有
効となる。
【００５８】この実施の形態３によれば、１つのフラグ
ＲENAを書き替えさえすれば、特定処理を行わないよう
に制御することが可能となるので、モードレジスタ２０
をなすビットＭＲ０〜ＭＲ７を書き替えることなく、特
定処理を施すか否かを制御することが可能となる。
ＲENAを書き替えさえすれば、特定処理を行わないよう
に制御することが可能となるので、モードレジスタ２０
をなすビットＭＲ０〜ＭＲ７を書き替えることなく、特
定処理を施すか否かを制御することが可能となる。
【００５９】＜実施の形態４＞以下、図８を参照して、
この発明にかかる実施の形態４を説明する。この実施の
形態４にかかる演算装置は、上述の実施の形態３にかか
る構成において、モードレジスタ２０Ａに代えて、演算
処理部の処理内容に対応づけて、レジスタ群４０に対応
づけられるビットＭＲ０〜ＭＲ７に設定されたフラグを
有効とすか無効とするかを定める制御フラグを設定する
複数の制御ビットＲENA1，Ｒ ENA2を含むモードレジスタ
２０Ｂを備えて構成される。
この発明にかかる実施の形態４を説明する。この実施の
形態４にかかる演算装置は、上述の実施の形態３にかか
る構成において、モードレジスタ２０Ａに代えて、演算
処理部の処理内容に対応づけて、レジスタ群４０に対応
づけられるビットＭＲ０〜ＭＲ７に設定されたフラグを
有効とすか無効とするかを定める制御フラグを設定する
複数の制御ビットＲENA1，Ｒ ENA2を含むモードレジスタ
２０Ｂを備えて構成される。
【００６０】この実施の形態４によれば、上述の実施の
形態３による効果に加えて、演算処理回路６０の特定処
理（所定の演算処理）として、例えば飽和処理や丸め処
理などの複数の演算処理が存在する場合であっても、各
処理ごとにその実行を制御することが可能となる。すな
わち、例えば制御ビットＲENA1，を飽和処理に対応づけ
て、この制御ビットＲENA1に制御フラグとして「１」を
設定し、制御ビットＲ ENA2を丸め処理に対応づけて、こ
の制御ビットＲENA2に制御フラグとして「０」を設定た
場合、飽和処理についてはモードレジスタ２０のビット
ＭＲ０〜ＭＲ７に設定されたフラグが参照され、丸め処
理については、ビットＭＲ０〜ＭＲ７に設定されたフラ
グは無視される。したがって、特定処理の内容に応じて
ビットＭＲ０〜ＭＲ７に設定されたフラグを有効とする
か否かが制御され、複数の演算処理のうち、どれを施す
か否かを制御することが可能となる。
形態３による効果に加えて、演算処理回路６０の特定処
理（所定の演算処理）として、例えば飽和処理や丸め処
理などの複数の演算処理が存在する場合であっても、各
処理ごとにその実行を制御することが可能となる。すな
わち、例えば制御ビットＲENA1，を飽和処理に対応づけ
て、この制御ビットＲENA1に制御フラグとして「１」を
設定し、制御ビットＲ ENA2を丸め処理に対応づけて、こ
の制御ビットＲENA2に制御フラグとして「０」を設定た
場合、飽和処理についてはモードレジスタ２０のビット
ＭＲ０〜ＭＲ７に設定されたフラグが参照され、丸め処
理については、ビットＭＲ０〜ＭＲ７に設定されたフラ
グは無視される。したがって、特定処理の内容に応じて
ビットＭＲ０〜ＭＲ７に設定されたフラグを有効とする
か否かが制御され、複数の演算処理のうち、どれを施す
か否かを制御することが可能となる。
【００６１】以上、この発明の実施の形態１ないし４を
説明したが、この発明は、上述の実施の形態に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
変更等があっても本発明に含まれる。例えば、上述の各
実施の形態では、レジスタ群４０のレジスタＲ０〜Ｒ７
に対応させてモードレジスタのビットＭＲ０〜ＭＲ７を
設けたが、これに限定されることなく、例えばモードレ
ジスタ２０を構成する１つのビットを、レジスタ群４０
をなす複数のレジスタに対応させてもよく、これらの対
応関係を適宜設定すればよい。
説明したが、この発明は、上述の実施の形態に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
変更等があっても本発明に含まれる。例えば、上述の各
実施の形態では、レジスタ群４０のレジスタＲ０〜Ｒ７
に対応させてモードレジスタのビットＭＲ０〜ＭＲ７を
設けたが、これに限定されることなく、例えばモードレ
ジスタ２０を構成する１つのビットを、レジスタ群４０
をなす複数のレジスタに対応させてもよく、これらの対
応関係を適宜設定すればよい。
【００６２】また、上述の実施の形態３では、ステップ
Ｓ１２Ａにおいて、モードレジスタ２０の制御ビットＲ
ENAの判定と、ビットＭＲ０〜ＭＲ７の判定とを行うも
のとしたが、これに限定されることなく、制御ビットＲ
ENAの判定がビットＭＲ０〜ＭＲ７の判定に優先される
限度において、これらの判定処理を別々のステップに分
離してもよい。
Ｓ１２Ａにおいて、モードレジスタ２０の制御ビットＲ
ENAの判定と、ビットＭＲ０〜ＭＲ７の判定とを行うも
のとしたが、これに限定されることなく、制御ビットＲ
ENAの判定がビットＭＲ０〜ＭＲ７の判定に優先される
限度において、これらの判定処理を別々のステップに分
離してもよい。
【００６３】
【発明の効果】以上説明したように、この発明にかかる
演算装置によれば、一連の処理手順が記述されたプログ
ラムに従って実行された命令実行結果を格納するための
第１のレジスタ群に対応づけて設けられ、プログラム上
で指定された前記第１のレジスタ群をなすレジスタに格
納されるべき命令実行結果に対し、所定の演算処理を施
すか否かを指定するためのフラグを設定する第２のレジ
スタを備えたので、所定の演算処理を行うか否かを指定
するためのフラグをその都度プログラム上で変更する必
要がなくなり、従って命令実行結果に対して所定の処理
を行う場合と行わない場合とが繰り返される場合であっ
ても、一連の数値演算を実行するための処理手順が記述
されたプログラムの規模の増加を抑制することが可能と
なる。
演算装置によれば、一連の処理手順が記述されたプログ
ラムに従って実行された命令実行結果を格納するための
第１のレジスタ群に対応づけて設けられ、プログラム上
で指定された前記第１のレジスタ群をなすレジスタに格
納されるべき命令実行結果に対し、所定の演算処理を施
すか否かを指定するためのフラグを設定する第２のレジ
スタを備えたので、所定の演算処理を行うか否かを指定
するためのフラグをその都度プログラム上で変更する必
要がなくなり、従って命令実行結果に対して所定の処理
を行う場合と行わない場合とが繰り返される場合であっ
ても、一連の数値演算を実行するための処理手順が記述
されたプログラムの規模の増加を抑制することが可能と
なる。
【００６４】また、この発明にかかる演算装置によれ
ば、一連の処理手順が記述されたプログラムを格納する
プログラム格納部と、前記プログラムに記述された命令
を実行する命令実行部と、命令実行結果を格納する第１
のレジスタ群と、前記命令実行結果に対して所定の演算
処理を施す演算処理部と、前記第１のレジスタ群に対応
づけて設けられ、前記命令実行結果に対して前記所定の
演算処理を施すか否かを指定するフラグを設定する第２
のレジスタと、前記命令実行結果を前記第１のレジスタ
群に格納するに際し、前記命令実行結果を格納すべきレ
ジスタとして指定された前記複数の第１のレジスタ群を
なすレジスタに対応する前記第２のレジスタに設定され
たフラグを参照して前記所定の演算処理を制御する制御
部と、を備えたので、所定の演算処理を行うか否かを指
定するためのフラグをその都度プログラム上で変更する
必要がなくなり、従って命令実行結果に対して所定の処
理を行う場合と行わない場合とが繰り返される場合であ
っても、一連の数値演算を実行するための処理手順が記
述されたプログラムの規模の増加を抑制することが可能
となる。
ば、一連の処理手順が記述されたプログラムを格納する
プログラム格納部と、前記プログラムに記述された命令
を実行する命令実行部と、命令実行結果を格納する第１
のレジスタ群と、前記命令実行結果に対して所定の演算
処理を施す演算処理部と、前記第１のレジスタ群に対応
づけて設けられ、前記命令実行結果に対して前記所定の
演算処理を施すか否かを指定するフラグを設定する第２
のレジスタと、前記命令実行結果を前記第１のレジスタ
群に格納するに際し、前記命令実行結果を格納すべきレ
ジスタとして指定された前記複数の第１のレジスタ群を
なすレジスタに対応する前記第２のレジスタに設定され
たフラグを参照して前記所定の演算処理を制御する制御
部と、を備えたので、所定の演算処理を行うか否かを指
定するためのフラグをその都度プログラム上で変更する
必要がなくなり、従って命令実行結果に対して所定の処
理を行う場合と行わない場合とが繰り返される場合であ
っても、一連の数値演算を実行するための処理手順が記
述されたプログラムの規模の増加を抑制することが可能
となる。
【００６５】さらに、この発明にかかる演算装置によれ
ば、前記制御部が、前記フラグに応じて、前記命令実行
部による命令実行結果に対し前記演算処理部に前記所定
の演算処理を選択的に施させるようにしたので、フラグ
に応じて演算処理による所定の演算処理が制御され、し
たがってこの演算処理部の動作の頻度を最小限に抑える
ことができる。
ば、前記制御部が、前記フラグに応じて、前記命令実行
部による命令実行結果に対し前記演算処理部に前記所定
の演算処理を選択的に施させるようにしたので、フラグ
に応じて演算処理による所定の演算処理が制御され、し
たがってこの演算処理部の動作の頻度を最小限に抑える
ことができる。
【００６６】さらにまた、この発明にかかる演算装置に
よれば、前記制御部が、前記命令実行部による命令実行
結果に対し前記演算処理部に前記所定の演算処理を一律
に実行させ、前記フラグに応じて、前記命令実行部によ
る命令実行結果または前記演算処理部による演算結果の
何れかを選択して、前記第１のレジスタ群に格納させる
ようにしたので、所定の処理に並行してフラグを参照す
ることが可能となり、演算処理を高速化することが可能
となる。
よれば、前記制御部が、前記命令実行部による命令実行
結果に対し前記演算処理部に前記所定の演算処理を一律
に実行させ、前記フラグに応じて、前記命令実行部によ
る命令実行結果または前記演算処理部による演算結果の
何れかを選択して、前記第１のレジスタ群に格納させる
ようにしたので、所定の処理に並行してフラグを参照す
ることが可能となり、演算処理を高速化することが可能
となる。
【００６７】さらにまた、この発明にかかる演算装置に
よれば、前記第２のレジスタが、前記第１のレジスタ群
に対応づけられるビットに設定されたフラグを有効とす
るか否かを定める制御フラグを設定するビットを含むよ
うにしたので、第１のレジスタ群に対応する第２のレジ
スタを書き替えることなく、所定の演算処理を施すか否
かを制御することが可能となる。
よれば、前記第２のレジスタが、前記第１のレジスタ群
に対応づけられるビットに設定されたフラグを有効とす
るか否かを定める制御フラグを設定するビットを含むよ
うにしたので、第１のレジスタ群に対応する第２のレジ
スタを書き替えることなく、所定の演算処理を施すか否
かを制御することが可能となる。
【００６８】さらにまた、この発明にかかる演算装置に
よれば、前記第２のレジスタが、前記演算処理部の処理
内容に対応づけて、前記第１のレジスタ群に対応づけら
れるビットに設定されたフラグを有効とするか否かを定
める制御フラグを設定する複数のビットを含むようにし
たので、演算処理部による複数の演算処理のうち、どの
演算処理を命令実行結果に対して施すか否かを、各演算
処理ごとに制御することが可能となる。
よれば、前記第２のレジスタが、前記演算処理部の処理
内容に対応づけて、前記第１のレジスタ群に対応づけら
れるビットに設定されたフラグを有効とするか否かを定
める制御フラグを設定する複数のビットを含むようにし
たので、演算処理部による複数の演算処理のうち、どの
演算処理を命令実行結果に対して施すか否かを、各演算
処理ごとに制御することが可能となる。
【００６９】この発明にかかる演算方法によれば、
（ａ）命令実行結果を格納すべきレジスタとしてプログ
ラム上で指定された複数の第１のレジスタ群をなすレジ
スタに対応する第２のレジスタにフラグを設定する第１
のステップと、（ｂ）前記プログラムに記述された命令
を実行する第２のステップと、（ｃ）前記命令実行結果
を前記第１のレジスタ群に格納するに際し、前記第２の
レジスタに設定されたフラグを参照し、前記命令実行結
果に対する所定の演算処理を制御する第３のステップ
と、（ｄ）前記所定の演算処理が施された命令実行結果
を前記第１のレジスタ群に格納する第４のステップと、
を含むようにしたので、所定の演算処理を行うか否かを
指定するためのフラグをその都度プログラム上で変更す
る必要がなくなり、したがって命令実行結果に対して所
定の処理を行う場合と行わない場合とが繰り返される場
合であっても、一連の数値演算を実行するための処理手
順が記述されたプログラムの規模の増加を抑制すること
が可能となる。
（ａ）命令実行結果を格納すべきレジスタとしてプログ
ラム上で指定された複数の第１のレジスタ群をなすレジ
スタに対応する第２のレジスタにフラグを設定する第１
のステップと、（ｂ）前記プログラムに記述された命令
を実行する第２のステップと、（ｃ）前記命令実行結果
を前記第１のレジスタ群に格納するに際し、前記第２の
レジスタに設定されたフラグを参照し、前記命令実行結
果に対する所定の演算処理を制御する第３のステップ
と、（ｄ）前記所定の演算処理が施された命令実行結果
を前記第１のレジスタ群に格納する第４のステップと、
を含むようにしたので、所定の演算処理を行うか否かを
指定するためのフラグをその都度プログラム上で変更す
る必要がなくなり、したがって命令実行結果に対して所
定の処理を行う場合と行わない場合とが繰り返される場
合であっても、一連の数値演算を実行するための処理手
順が記述されたプログラムの規模の増加を抑制すること
が可能となる。
【００７０】また、この発明にかかる演算方法によれ
ば、例えば、前記第３のステップでは、前記フラグに応
じて、前記命令実行結果に対し前記所定の演算処理を選
択的に施すようにしたので、フラグに応じて所定の演算
処理の実行が制御され、したがって所定の演算処理の頻
度を最小限に抑えることができる。
ば、例えば、前記第３のステップでは、前記フラグに応
じて、前記命令実行結果に対し前記所定の演算処理を選
択的に施すようにしたので、フラグに応じて所定の演算
処理の実行が制御され、したがって所定の演算処理の頻
度を最小限に抑えることができる。
【００７１】さらに、この発明にかかる演算方法によれ
ば、例えば、前記第３のステップでは、前記命令実行結
果に対し前記所定の演算処理を一律に実行し、前記第２
のレジスタに設定されたフラグに応じて、前記命令実行
結果または前記所定の演算処理の演算結果の何れかを選
択して前記第１のレジスタ群に格納するようにしたの
で、所定の処理に並行してフラグを参照することが可能
となり、演算処理を高速化することが可能となる。
ば、例えば、前記第３のステップでは、前記命令実行結
果に対し前記所定の演算処理を一律に実行し、前記第２
のレジスタに設定されたフラグに応じて、前記命令実行
結果または前記所定の演算処理の演算結果の何れかを選
択して前記第１のレジスタ群に格納するようにしたの
で、所定の処理に並行してフラグを参照することが可能
となり、演算処理を高速化することが可能となる。
【図１】 この発明の実施の形態１にかかる演算装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 この発明の実施の形態１にかかる演算装置が
備えるモードレジスタとレジスタ群との対応関係を説明
するための図である。
備えるモードレジスタとレジスタ群との対応関係を説明
するための図である。
【図３】 この発明の実施の形態１にかかる演算装置に
適用されるプログラム例を示す図である。
適用されるプログラム例を示す図である。
【図４】 この発明の実施の形態１にかかる演算装置の
動作の流れを示すフローチャートである。
動作の流れを示すフローチャートである。
【図５】 この発明の実施の形態１にかかる演算装置に
適用されるプログラムと、従来技術にかかる装置に適用
されるプログラム例とを比較説明するための図である。
適用されるプログラムと、従来技術にかかる装置に適用
されるプログラム例とを比較説明するための図である。
【図６】 この発明の実施の形態２にかかる演算装置の
動作の流れを示すフローチャートである。
動作の流れを示すフローチャートである。
【図７】 この発明の実施の形態３にかかる演算装置が
備えるモードレジスタの構成を示す図である。
備えるモードレジスタの構成を示す図である。
【図８】 この発明の実施の形態４にかかる演算装置が
備えるモードレジスタの構成を示す図である。
備えるモードレジスタの構成を示す図である。
１０：プログラムメモリ
２０：モードレジスタ
３０：デコーダ
４０：レジスタ群
５０：数値演算回路
６０：特定処理回路
７０：入力切替器
Ｒ０〜Ｒ７：レジスタ
ＭＲ０〜ＭＲ７：ビット
ＲENA、ＲENA1、ＲENA2：制御ビット
Ｓ１０〜Ｓ１４，Ｓ２０〜Ｓ２５：ステップ
Claims (10)
- 【請求項１】 一連の処理手順が記述されたプログラム
に従って実行された命令実行結果を格納するための第１
のレジスタ群を有し、前記命令実行結果を前記第１のレ
ジスタ群に格納するに際し、該命令実行結果に対して所
定の演算処理を選択的に施すように構成された演算装置
であって、 前記第１のレジスタ群に対応づけて設けられ、前記プロ
グラム上で指定された前記第１のレジスタ群をなすレジ
スタに格納されるべき命令実行結果に対し、前記所定の
演算処理を施すか否かを指定するためのフラグを設定す
る第２のレジスタを備えたことを特徴とする演算装置。 - 【請求項２】 一連の処理手順が記述されたプログラム
に従って命令を実行し、この命令実行結果に対して所定
の演算処理を選択的に施すように構成された演算装置で
あって、 前記プログラムを格納するプログラム格納部と、 前記プログラムに記述された命令を実行する命令実行部
と、 前記命令実行部による命令実行結果を格納する第１のレ
ジスタ群と、 前記命令実行結果に対して前記所定の演算処理を施す演
算処理部と、 前記第１のレジスタ群に対応づけて設けられ、前記命令
実行部による命令実行結果に対して前記所定の演算処理
を施すか否かを指定するためのフラグを設定する第２の
レジスタと、 前記命令実行結果を前記第１のレジスタ群に格納するに
際し、前記命令実行結果を格納すべきレジスタとして前
記プログラム上で指定された前記複数の第１のレジスタ
群をなすレジスタに対応する前記第２のレジスタに設定
されたフラグを参照して前記命令実行結果に対する前記
所定の演算処理を制御する制御部と、 を備えたことを特徴とする演算装置。 - 【請求項３】 前記制御部は、 前記フラグに応じて、前記命令実行部による命令実行結
果に対し前記演算処理部に前記所定の演算処理を選択的
に施させることを特徴とする請求項２に記載された演算
装置。 - 【請求項４】 前記制御部は、 前記命令実行部による命令実行結果に対し前記演算処理
部に前記所定の演算処理を一律に実行させ、前記フラグ
に応じて前記命令実行部による命令実行結果または前記
演算処理部による演算結果の何れかを選択して前記第１
のレジスタ群に格納させることを特徴とする請求項２に
記載された演算装置。 - 【請求項５】 前記第２のレジスタは、 前記第１のレジスタ群に対応づけられる複数のビット
と、 前記複数のビットに設定されたフラグを有効とするか否
かを定める制御フラグを設定するための制御ビットと、 を有することを特徴とする請求項１ないし４の何れかに
記載された演算装置。 - 【請求項６】 前記第２のレジスタは、 前記第１のレジスタ群に対応づけられる複数のビット
と、 前記所定の演算処理の内容に対応づけて、前記複数のビ
ットに設定されたフラグを有効とするか否かを定める複
数の制御フラグを設定するための複数の制御ビットと、 を有することを特徴とする請求項１ないし４の何れかに
記載された演算装置。 - 【請求項７】 一連の処理手順が記述されたプログラム
に従って命令を実行し、この命令実行結果に対して所定
の演算処理を選択的に施して第１のレジスタ群に格納す
る演算方法であって、（ａ）前記命令実行結果を格納す
べきレジスタとして前記プログラム上で指定された前記
複数の第１のレジスタ群をなすレジスタに対応する前記
第２のレジスタにフラグを設定する第１のステップと、
（ｂ）前記プログラムに記述された命令を実行する第２
のステップと、（ｃ）前記命令実行結果を前記第１のレ
ジスタ群に格納するに際し、前記第２のレジスタに設定
されたフラグを参照して前記命令実行結果に対する前記
所定の演算処理を制御する第３のステップと、（ｄ）前
記所定の演算処理が施された命令実行結果を前記第１の
レジスタ群に格納する第４のステップと、を含むことを
特徴とする演算方法。 - 【請求項８】 前記第３のステップでは、 前記フラグに応じて、前記命令実行結果に対し前記所定
の演算処理を選択的に施すことを特徴とする請求項７に
記載された演算方法。 - 【請求項９】 前記第３のステップでは、 前記命令実行結果に対し前記所定の演算処理を一律に実
行し、 前記第２のレジスタに設定されたフラグに応じて前記命
令実行結果または前記所定の演算処理の演算結果の何れ
かを選択して前記第１のレジスタ群に格納することを特
徴とする請求項７に記載された演算方法。 - 【請求項１０】 前記第１のステップでは、 前記第１のレジスタ群に対応づけられるビットであって
前記第２のレジスタのビットにフラグを設定すると共
に、さらにこのフラグを有効とするか否かを定める制御
フラグを前記第２のレジスタの制御ビットに設定し、 前記第３のステップでは、 前記第１のレジスタ群に対応づけられるビットであって
前記第２のレジスタのビットに設定されたフラグに優先
して、前記第２のレジスタの制御ビットに設定された制
御フラグを参照し、この制御フラグの内容が肯定的であ
る場合に前記第１のレジスタ群に対応づけられる前記フ
ラグを参照して前記所定の演算処理を制御することを特
徴とする請求項７に記載された演算方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24932799A JP3395727B2 (ja) | 1999-09-02 | 1999-09-02 | 演算装置および方法 |
| US09/650,040 US6718459B1 (en) | 1999-09-02 | 2000-08-29 | Device and method for arithmetic processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24932799A JP3395727B2 (ja) | 1999-09-02 | 1999-09-02 | 演算装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001075778A JP2001075778A (ja) | 2001-03-23 |
| JP3395727B2 true JP3395727B2 (ja) | 2003-04-14 |
Family
ID=17191368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24932799A Expired - Fee Related JP3395727B2 (ja) | 1999-09-02 | 1999-09-02 | 演算装置および方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6718459B1 (ja) |
| JP (1) | JP3395727B2 (ja) |
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|---|---|---|---|---|
| JP2003216418A (ja) * | 2002-01-25 | 2003-07-31 | Oki Electric Ind Co Ltd | 演算回路 |
| AT501213B1 (de) * | 2004-12-03 | 2006-10-15 | On Demand Microelectronics Gmb | Verfahren zum steuern der zyklischen zuführung von instruktionswörtern zu rechenelementen und datenverarbeitungseinrichtung mit einer solchen steuerung |
| JP2010020625A (ja) * | 2008-07-11 | 2010-01-28 | Seiko Epson Corp | 信号処理プロセッサ及び半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815420A (en) * | 1996-07-31 | 1998-09-29 | Texas Instruments Incorporated | Microprocessor arithmetic logic unit using multiple number representations |
| US6016543A (en) * | 1997-05-14 | 2000-01-18 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor for controlling the conditional execution of instructions |
| US6079008A (en) * | 1998-04-03 | 2000-06-20 | Patton Electronics Co. | Multiple thread multiple data predictive coded parallel processing system and method |
-
1999
- 1999-09-02 JP JP24932799A patent/JP3395727B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-29 US US09/650,040 patent/US6718459B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001075778A (ja) | 2001-03-23 |
| US6718459B1 (en) | 2004-04-06 |
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