JP2003216418A - 演算回路 - Google Patents
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
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Abstract
(57)【要約】
【課題】 追加の処理を必要とせずに全体の演算結果を
反映した状態情報が得られる演算回路を提供する。 【解決手段】 レジスタＲ０，Ｘ０に格納された下位ビ
ットが加減算器ＡＬＵで加算され、その結果がレジスタ
Ｒ０に格納され、桁上がりがＣフラグＦ１にセットされ
る。ＮＯＲゲートＧ１で加算結果が０であるか否かが判
定され、セレクタＳ３を介してＺフラグＦ２がセットさ
れる。続いて、レジスタＲ１，Ｘ１に格納された上位ビ
ットとＣフラグＦ１が加算され、その結果がレジスタＲ
１に格納され、桁上がりがＣフラグＦ１にセットされ
る。ＮＯＲゲートＧ１で加算結果が０であるか否かが判
定され、ＡＮＤゲートＧ２によってこの判定結果とＺフ
ラグＦ２の保持内容の論理積がとられ、その出力信号が
セレクタＳ３を介してＺフラグＦ２に与えられる。これ
により、全桁の加算結果がＺフラグＦ２に反映される。
反映した状態情報が得られる演算回路を提供する。 【解決手段】 レジスタＲ０，Ｘ０に格納された下位ビ
ットが加減算器ＡＬＵで加算され、その結果がレジスタ
Ｒ０に格納され、桁上がりがＣフラグＦ１にセットされ
る。ＮＯＲゲートＧ１で加算結果が０であるか否かが判
定され、セレクタＳ３を介してＺフラグＦ２がセットさ
れる。続いて、レジスタＲ１，Ｘ１に格納された上位ビ
ットとＣフラグＦ１が加算され、その結果がレジスタＲ
１に格納され、桁上がりがＣフラグＦ１にセットされ
る。ＮＯＲゲートＧ１で加算結果が０であるか否かが判
定され、ＡＮＤゲートＧ２によってこの判定結果とＺフ
ラグＦ２の保持内容の論理積がとられ、その出力信号が
セレクタＳ３を介してＺフラグＦ２に与えられる。これ
により、全桁の加算結果がＺフラグＦ２に反映される。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サ等に設けられる演算回路に関するものである。
サ等に設けられる演算回路に関するものである。
【０００２】
【従来の技術】従来、例えば８ビット幅の演算回路を用
いて１６ビット幅のデータＡ，Ｂの加算を行い、その加
算結果のデータＣを得る場合、次のような手順で加算処
理を行っていた。
いて１６ビット幅のデータＡ，Ｂの加算を行い、その加
算結果のデータＣを得る場合、次のような手順で加算処
理を行っていた。
【０００３】（手順１） データＡ，Ｂのそれぞれの下
位８ビットを演算回路に入力し、加算命令を実行する。
これにより、演算回路からデータＣの下位８ビットが出
力されると共に、桁上がりがあればＣフラグが“１”に
セットされる。また、データＣの下位８ビットの値が０
であれば、Ｚフラグが“１”にセットされる。
位８ビットを演算回路に入力し、加算命令を実行する。
これにより、演算回路からデータＣの下位８ビットが出
力されると共に、桁上がりがあればＣフラグが“１”に
セットされる。また、データＣの下位８ビットの値が０
であれば、Ｚフラグが“１”にセットされる。
【０００４】（手順２） データＡ，Ｂのそれぞれの上
位８ビットを演算回路に入力し、キャリー付き加算命令
を実行する。これにより、演算回路からデータＣの上位
８ビットが出力されると共に、桁上がりがあればＣフラ
グが“１”にセットされる。また、Ｚフラグの値は、デ
ータＣの上位８ビットの値が０であれば“１”にセット
され、０でなければ“０”にセットされる。
位８ビットを演算回路に入力し、キャリー付き加算命令
を実行する。これにより、演算回路からデータＣの上位
８ビットが出力されると共に、桁上がりがあればＣフラ
グが“１”にセットされる。また、Ｚフラグの値は、デ
ータＣの上位８ビットの値が０であれば“１”にセット
され、０でなければ“０”にセットされる。
【０００５】この結果、手順１で得られたデータＣの下
位８ビットと、手順２で得られたデータＣの上位８ビッ
ト及びＣフラグの値により、桁上がりを含めて１７ビッ
トの加算結果のデータＣが得られる。
位８ビットと、手順２で得られたデータＣの上位８ビッ
ト及びＣフラグの値により、桁上がりを含めて１７ビッ
トの加算結果のデータＣが得られる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
演算回路では、次のような課題があった。最終的に手順
２の結果としてセットされるＺフラグの値は、データＣ
の上位８ビットの値が０であるか否かを示すもので、加
算結果のデータＣの１６ビットの値が０であるか否かを
示すものではない。このため、加算結果が０であるか否
かを調べるためには、更に、例えば次のような手順を実
行する必要があった。
演算回路では、次のような課題があった。最終的に手順
２の結果としてセットされるＺフラグの値は、データＣ
の上位８ビットの値が０であるか否かを示すもので、加
算結果のデータＣの１６ビットの値が０であるか否かを
示すものではない。このため、加算結果が０であるか否
かを調べるためには、更に、例えば次のような手順を実
行する必要があった。
【０００７】（手順３） 手順２でセットされたＺフラ
グの値を調べ、“０”であれば加算結果は０でないと判
定する。Ｚフラグの値が“１”であれば、次の手順４を
実行する。
グの値を調べ、“０”であれば加算結果は０でないと判
定する。Ｚフラグの値が“１”であれば、次の手順４を
実行する。
【０００８】（手順４） 手順１で得られたデータＣの
下位８ビットの値が、０であるか否かをチェックする。
具体的には、データＣの下位８ビットに０を加算し、そ
の結果のＺフラグの値が“１”であれば、データＣの１
６ビットの値は０であると判定する。
下位８ビットの値が、０であるか否かをチェックする。
具体的には、データＣの下位８ビットに０を加算し、そ
の結果のＺフラグの値が“１”であれば、データＣの１
６ビットの値は０であると判定する。
【０００９】このように、従来の演算回路では、その演
算回路のビット幅を越える数値の演算を分割して行う場
合に、最後の演算で得られるＺフラグの値が全体の演算
結果に対応していない。このため、正しいＺフラグの値
を得るために追加の処理を行う必要があり、プログラム
・ステップ数が多くなると共に処理時間が長くなるとい
う問題点があった。
算回路のビット幅を越える数値の演算を分割して行う場
合に、最後の演算で得られるＺフラグの値が全体の演算
結果に対応していない。このため、正しいＺフラグの値
を得るために追加の処理を行う必要があり、プログラム
・ステップ数が多くなると共に処理時間が長くなるとい
う問題点があった。
【００１０】同様に、例えば複数ビットのシフト演算を
行う場合に、１ビットのシフト処理を複数回繰り返す
と、最後のシフト処理の結果がＣフラグにセットされて
残り、全体のシフト演算の結果がＣフラグに反映されな
いという問題点があった。
行う場合に、１ビットのシフト処理を複数回繰り返す
と、最後のシフト処理の結果がＣフラグにセットされて
残り、全体のシフト演算の結果がＣフラグに反映されな
いという問題点があった。
【００１１】本発明は、前記従来技術が持っていた課題
を解決し、追加の処理を必要とせずに、全体の演算結果
を反映した状態情報を得ることができる演算回路を提供
するものである。
を解決し、追加の処理を必要とせずに、全体の演算結果
を反映した状態情報を得ることができる演算回路を提供
するものである。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、演算回路において、演
算命令に従って一定ビット幅の演算を行う演算手段と、
演算結果の状態情報を保持する保持手段と、前記保持手
段に保持された状態情報と現在の演算結果の状態情報に
論理和または論理積の論理演算処理を行う論理手段と、
前記演算命令に基づいた制御信号に従い、前記現在の演
算結果の状態情報または前記論理手段の出力信号のいず
れか一方を選択して前記保持手段に与える選択手段とを
備えている。
に、本発明の内の第１の発明は、演算回路において、演
算命令に従って一定ビット幅の演算を行う演算手段と、
演算結果の状態情報を保持する保持手段と、前記保持手
段に保持された状態情報と現在の演算結果の状態情報に
論理和または論理積の論理演算処理を行う論理手段と、
前記演算命令に基づいた制御信号に従い、前記現在の演
算結果の状態情報または前記論理手段の出力信号のいず
れか一方を選択して前記保持手段に与える選択手段とを
備えている。
【００１３】第１の発明によれば、以上のように演算回
路を構成したので、次のような作用が行われる。論理手
段において、現在の演算結果の状態情報と保持手段に保
持された状態情報との論理演算処理が行われる。制御信
号によって現在の演算結果の状態情報が選択されると、
この状態情報がそのまま保持手段に保持される。一方、
制御信号によって論理手段の出力信号が選択されると、
この論理手段で行われた論理演算処理の結果が保持手段
に保持される。これにより、保持手段は、連続する演算
結果の状態が反映された情報を保持することができる。
路を構成したので、次のような作用が行われる。論理手
段において、現在の演算結果の状態情報と保持手段に保
持された状態情報との論理演算処理が行われる。制御信
号によって現在の演算結果の状態情報が選択されると、
この状態情報がそのまま保持手段に保持される。一方、
制御信号によって論理手段の出力信号が選択されると、
この論理手段で行われた論理演算処理の結果が保持手段
に保持される。これにより、保持手段は、連続する演算
結果の状態が反映された情報を保持することができる。
【００１４】第２の発明は、演算回路において、演算命
令に従って一定ビット幅の演算を行う演算手段と、現在
の演算結果がゼロであるか否かを判定する判定手段と、
演算結果がゼロであるか否かを保持する保持手段と、前
記判定手段で判定された演算結果と前記保持手段に保持
された演算結果が共にゼロである場合にのみ、演算結果
がゼロであることを示す信号を出力する論理手段と、前
記演算命令に基づいた制御信号に従い、前記判定手段ま
たは前記論理手段のいずれか一方の出力信号を選択して
前記保持手段に与える選択手段とを備えている。
令に従って一定ビット幅の演算を行う演算手段と、現在
の演算結果がゼロであるか否かを判定する判定手段と、
演算結果がゼロであるか否かを保持する保持手段と、前
記判定手段で判定された演算結果と前記保持手段に保持
された演算結果が共にゼロである場合にのみ、演算結果
がゼロであることを示す信号を出力する論理手段と、前
記演算命令に基づいた制御信号に従い、前記判定手段ま
たは前記論理手段のいずれか一方の出力信号を選択して
前記保持手段に与える選択手段とを備えている。
【００１５】第２の発明によれば、次のような作用が行
われる。判定手段において、現在の演算結果がゼロであ
るか否かが判定される。また、論理手段において、判定
手段で判定された演算結果と保持手段に保持された演算
結果の論理演算処理が行われ、両者が共にゼロである場
合にのみ、演算結果がゼロであることを示す信号が出力
される。
われる。判定手段において、現在の演算結果がゼロであ
るか否かが判定される。また、論理手段において、判定
手段で判定された演算結果と保持手段に保持された演算
結果の論理演算処理が行われ、両者が共にゼロである場
合にのみ、演算結果がゼロであることを示す信号が出力
される。
【００１６】制御信号によって判定手段が選択される
と、この判定手段から出力される現在の演算結果がゼロ
であるか否かの情報が保持手段に保持される。一方、制
御信号によって論理手段が選択されると、この論理手段
から出力される演算結果の累積がゼロであるか否かの情
報が保持手段に保持される。これにより、保持手段は、
連続する演算結果がすべてゼロであるか否かの情報を保
持することができる。
と、この判定手段から出力される現在の演算結果がゼロ
であるか否かの情報が保持手段に保持される。一方、制
御信号によって論理手段が選択されると、この論理手段
から出力される演算結果の累積がゼロであるか否かの情
報が保持手段に保持される。これにより、保持手段は、
連続する演算結果がすべてゼロであるか否かの情報を保
持することができる。
【００１７】第３の発明は、演算回路において、演算命
令に従って一定ビット幅の演算を行う演算手段と、演算
結果に桁上がりがあるか否かを保持する保持手段と、前
記保持手段に保持された演算結果と現在の演算結果の少
なくとも一方に桁上がりがある場合に、演算結果に桁上
がりがあることを示す信号を出力する論理手段と、前記
演算命令に基づいた制御信号に従い、前記現在の演算結
果または前記論理手段のいずれか一方の出力信号を選択
して前記保持手段に与える選択手段とを備えている。
令に従って一定ビット幅の演算を行う演算手段と、演算
結果に桁上がりがあるか否かを保持する保持手段と、前
記保持手段に保持された演算結果と現在の演算結果の少
なくとも一方に桁上がりがある場合に、演算結果に桁上
がりがあることを示す信号を出力する論理手段と、前記
演算命令に基づいた制御信号に従い、前記現在の演算結
果または前記論理手段のいずれか一方の出力信号を選択
して前記保持手段に与える選択手段とを備えている。
【００１８】第３の発明によれば、次のような作用が行
われる。論理手段において、現在の演算結果と保持手段
に保持された演算結果の論理演算処理が行われ、少なく
とも一方に桁上がりがある場合に、演算結果に桁上がり
があることを示す信号が出力される。
われる。論理手段において、現在の演算結果と保持手段
に保持された演算結果の論理演算処理が行われ、少なく
とも一方に桁上がりがある場合に、演算結果に桁上がり
があることを示す信号が出力される。
【００１９】制御信号によって現在の演算結果が選択さ
れると、現在の演算結果に桁上がりがあるか否かの情報
が保持手段に保持される。一方、制御信号によって論理
手段が選択されると、この論理手段から出力される演算
結果の累積に桁上がりがあるか否かの情報が保持手段に
保持される。これにより、保持手段は、連続する演算結
果において少なくとも１回桁上がりが発生したか否かの
情報を保持することができる。
れると、現在の演算結果に桁上がりがあるか否かの情報
が保持手段に保持される。一方、制御信号によって論理
手段が選択されると、この論理手段から出力される演算
結果の累積に桁上がりがあるか否かの情報が保持手段に
保持される。これにより、保持手段は、連続する演算結
果において少なくとも１回桁上がりが発生したか否かの
情報を保持することができる。
【００２０】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示す演算回路の構成図である。こ
の演算回路は、マイクロプロセッサ等において、８ビッ
トの加減算器を使用して１６ビットの整数の加算及び減
算を行うもので、被加数（または、被減数）を設定して
演算後に加算（または、減算）結果が格納されるレジス
タ（ＲＥＧ）Ｒ０，Ｒ１と、加数（または、減数）を設
定するためのレジスタＸ０，Ｘ１を有している。レジス
タＲ０，Ｒ１，Ｘ０，Ｘ１は、いずれも８ビットのデー
タ幅を有しており、レジスタＲ０，Ｘ０に下位８ビット
が設定され、レジスタＲ１，Ｘ１に上位８ビットが設定
されるようになっている。
明の第１の実施形態を示す演算回路の構成図である。こ
の演算回路は、マイクロプロセッサ等において、８ビッ
トの加減算器を使用して１６ビットの整数の加算及び減
算を行うもので、被加数（または、被減数）を設定して
演算後に加算（または、減算）結果が格納されるレジス
タ（ＲＥＧ）Ｒ０，Ｒ１と、加数（または、減数）を設
定するためのレジスタＸ０，Ｘ１を有している。レジス
タＲ０，Ｒ１，Ｘ０，Ｘ１は、いずれも８ビットのデー
タ幅を有しており、レジスタＲ０，Ｘ０に下位８ビット
が設定され、レジスタＲ１，Ｘ１に上位８ビットが設定
されるようになっている。
【００２１】レジスタＲ０，Ｒ１に設定された８ビット
の値は、セレクタＳ１を介して演算手段（例えば、加減
算器）ＡＬＵの８ビットの入力端子Ａに与えられ、レジ
スタＸ０，Ｘ１に設定された８ビットの値は、セレクタ
Ｓ２を介して加減算器ＡＬＵの８ビットの入力端子Ｂに
与えられるようになっている。加減算器ＡＬＵは、入力
端子Ａ，Ｂの他、演算結果を出力する８ビットの出力端
子Ｏ、キャリー入力端子ＣＩ、及びキャリー出力端子Ｃ
Ｏを有し、制御信号ＣＯＮに従って加算、減算、キャリ
ー付き加算、キャリー付き減算等を切り替えて実行でき
るようになっている。
の値は、セレクタＳ１を介して演算手段（例えば、加減
算器）ＡＬＵの８ビットの入力端子Ａに与えられ、レジ
スタＸ０，Ｘ１に設定された８ビットの値は、セレクタ
Ｓ２を介して加減算器ＡＬＵの８ビットの入力端子Ｂに
与えられるようになっている。加減算器ＡＬＵは、入力
端子Ａ，Ｂの他、演算結果を出力する８ビットの出力端
子Ｏ、キャリー入力端子ＣＩ、及びキャリー出力端子Ｃ
Ｏを有し、制御信号ＣＯＮに従って加算、減算、キャリ
ー付き加算、キャリー付き減算等を切り替えて実行でき
るようになっている。
【００２２】加減算器ＡＬＵのキャリー出力端子ＣＯに
は、フリップフロップ等で構成されるＣフラグ（ＣＦＬ
Ｇ）Ｆ１の入力側が接続され、このＣフラグＦ１の出力
側が加減算器ＡＬＵのキャリー入力端子ＣＩに接続され
ている。また、加減算器ＡＬＵの出力端子Ｏは、８ビッ
ト幅のデータバスＤＢを介してレジスタＲ０，Ｒ１の入
力側に接続されると共に、判定手段（例えば、８入力の
否定的論理和（以下、「ＮＯＲ」という）ゲート）Ｇ１
の入力側に接続されている。
は、フリップフロップ等で構成されるＣフラグ（ＣＦＬ
Ｇ）Ｆ１の入力側が接続され、このＣフラグＦ１の出力
側が加減算器ＡＬＵのキャリー入力端子ＣＩに接続され
ている。また、加減算器ＡＬＵの出力端子Ｏは、８ビッ
ト幅のデータバスＤＢを介してレジスタＲ０，Ｒ１の入
力側に接続されると共に、判定手段（例えば、８入力の
否定的論理和（以下、「ＮＯＲ」という）ゲート）Ｇ１
の入力側に接続されている。
【００２３】ＮＯＲゲートＧ１の出力側は、論理手段
（例えば、２入力の論理積（以下、「ＡＮＤ」という）
ゲート）Ｇ２の第１の入力側と、選択手段（例えば、セ
レクタ）Ｓ３の第１の入力側に接続されている。セレク
タＳ３の出力側は、フリップフロップ等で構成される保
持手段（例えば、Ｚフラグ（ＺＦＬＧ））Ｆ２の入力側
に接続され、このＺフラグＦ２の出力側がＡＮＤゲート
Ｇ２の第２の入力側に接続されている。
（例えば、２入力の論理積（以下、「ＡＮＤ」という）
ゲート）Ｇ２の第１の入力側と、選択手段（例えば、セ
レクタ）Ｓ３の第１の入力側に接続されている。セレク
タＳ３の出力側は、フリップフロップ等で構成される保
持手段（例えば、Ｚフラグ（ＺＦＬＧ））Ｆ２の入力側
に接続され、このＺフラグＦ２の出力側がＡＮＤゲート
Ｇ２の第２の入力側に接続されている。
【００２４】セレクタＳ１〜Ｓ３及び加減算器ＡＬＵ
は、メモリＭＥＭから順次読み出されて命令デコーダＤ
ＥＣで解読される命令コードに従って、順次制御される
ようになっている。
は、メモリＭＥＭから順次読み出されて命令デコーダＤ
ＥＣで解読される命令コードに従って、順次制御される
ようになっている。
【００２５】図２（ａ），（ｂ）は、図１の演算回路の
動作説明図であり、同図（ａ）は加算処理、及び同図
（ｂ）は減算処理の一例を示している。以下、これらの
図２（ａ），（ｂ）を参照しつつ、図１の動作を、加算
処理（１）及び減算処理（２）に分けて説明する。な
お、以下の動作は、予めメモリＭＥＭに格納されている
一連のプログラムが命令デコーダＤＥＣによって順次解
読され、この命令デコーダＤＥＣの解読結果の制御信号
によって制御されるようになっている。
動作説明図であり、同図（ａ）は加算処理、及び同図
（ｂ）は減算処理の一例を示している。以下、これらの
図２（ａ），（ｂ）を参照しつつ、図１の動作を、加算
処理（１）及び減算処理（２）に分けて説明する。な
お、以下の動作は、予めメモリＭＥＭに格納されている
一連のプログラムが命令デコーダＤＥＣによって順次解
読され、この命令デコーダＤＥＣの解読結果の制御信号
によって制御されるようになっている。
【００２６】（１） 加算処理
ここでは、１６進数ＦＦＦＦｈ（但し、「ｈ」は１６進
表示を意味する）に、１６進数０００２ｈを加算する場
合を例に説明する。まず、図２（ａ）のステップＳ１に
示すように、レジスタＲ０，Ｒ１に被加数の下位８ビッ
ト（即ち、ＦＦｈ）及び上位８ビット（即ち、ＦＦｈ）
を、それぞれセットする。また、レジスタＸ０，Ｘ１に
加数の下位８ビット（即ち、０２ｈ）及び上位８ビット
（即ち、００ｈ）を、それぞれセットする。
表示を意味する）に、１６進数０００２ｈを加算する場
合を例に説明する。まず、図２（ａ）のステップＳ１に
示すように、レジスタＲ０，Ｒ１に被加数の下位８ビッ
ト（即ち、ＦＦｈ）及び上位８ビット（即ち、ＦＦｈ）
を、それぞれセットする。また、レジスタＸ０，Ｘ１に
加数の下位８ビット（即ち、０２ｈ）及び上位８ビット
（即ち、００ｈ）を、それぞれセットする。
【００２７】次に、セレクタＳ１，Ｓ２を、それぞれレ
ジスタＲ０，Ｘ０側に切り替えると共に、セレクタＳ３
をＮＯＲゲートＧ１側に切り替える。そして、加減算器
ＡＬＵに対して、加算演算を実行させるための制御信号
を出力する。これにより、図２（ａ）のステップＳ２に
示すように、加減算器ＡＬＵによってレジスタＲ０，Ｘ
０の値が加算され、その出力端子Ｏから加算結果の８ビ
ット（即ち、０１ｈ）が出力されてレジスタＲ０に格納
される。また、加減算器ＡＬＵのキャリー出力端子ＣＯ
から、桁上がりを示すキャリー信号が出力され、Ｃフラ
グＦ１が“１”にセットされる。更に、ＮＯＲゲートＧ
１によって、出力端子Ｏから出力される８ビットの否定
的論理和がとられ、その結果（この場合は、“０”）が
セレクタＳ３を介してＺフラグＦ２にセットされる。
ジスタＲ０，Ｘ０側に切り替えると共に、セレクタＳ３
をＮＯＲゲートＧ１側に切り替える。そして、加減算器
ＡＬＵに対して、加算演算を実行させるための制御信号
を出力する。これにより、図２（ａ）のステップＳ２に
示すように、加減算器ＡＬＵによってレジスタＲ０，Ｘ
０の値が加算され、その出力端子Ｏから加算結果の８ビ
ット（即ち、０１ｈ）が出力されてレジスタＲ０に格納
される。また、加減算器ＡＬＵのキャリー出力端子ＣＯ
から、桁上がりを示すキャリー信号が出力され、Ｃフラ
グＦ１が“１”にセットされる。更に、ＮＯＲゲートＧ
１によって、出力端子Ｏから出力される８ビットの否定
的論理和がとられ、その結果（この場合は、“０”）が
セレクタＳ３を介してＺフラグＦ２にセットされる。
【００２８】その後、セレクタＳ１，Ｓ２を、それぞれ
レジスタＲ１，Ｘ１側に切り替えると共に、セレクタＳ
３をＡＮＤゲートＧ２側に切り替える。そして、加減算
器ＡＬＵに対して、キャリー付き加算演算を実行させる
ための制御信号を出力する。これにより、図２（ａ）の
ステップＳ３に示すように、加減算器ＡＬＵによってレ
ジスタＲ１，Ｘ１とＣフラグＦ１の値が加算され、その
出力端子Ｏから加算結果の８ビット（即ち、００ｈ）が
出力されてレジスタＲ１に格納される。また、加減算器
ＡＬＵのキャリー出力端子ＣＯから、桁上がりを示すキ
ャリー信号が出力されてＣフラグＦ１が“１”にセット
される。
レジスタＲ１，Ｘ１側に切り替えると共に、セレクタＳ
３をＡＮＤゲートＧ２側に切り替える。そして、加減算
器ＡＬＵに対して、キャリー付き加算演算を実行させる
ための制御信号を出力する。これにより、図２（ａ）の
ステップＳ３に示すように、加減算器ＡＬＵによってレ
ジスタＲ１，Ｘ１とＣフラグＦ１の値が加算され、その
出力端子Ｏから加算結果の８ビット（即ち、００ｈ）が
出力されてレジスタＲ１に格納される。また、加減算器
ＡＬＵのキャリー出力端子ＣＯから、桁上がりを示すキ
ャリー信号が出力されてＣフラグＦ１が“１”にセット
される。
【００２９】一方、ＮＯＲゲートＧ１では、出力端子Ｏ
から出力される８ビットの否定的論理和がとられ、その
結果（この場合は、“１”）がＡＮＤゲートＧ２の第１
の入力側に与えられる。ＡＮＤゲートＧ２では、ＮＯＲ
ゲートＧ１の出力信号と、ステップＳ２でＺフラグＦ２
にセットされた値（即ち、“０”）との論理積がとら
れ、その結果の値（即ち、“０”）がＺフラグＦ２に改
めてセットされる。
から出力される８ビットの否定的論理和がとられ、その
結果（この場合は、“１”）がＡＮＤゲートＧ２の第１
の入力側に与えられる。ＡＮＤゲートＧ２では、ＮＯＲ
ゲートＧ１の出力信号と、ステップＳ２でＺフラグＦ２
にセットされた値（即ち、“０”）との論理積がとら
れ、その結果の値（即ち、“０”）がＺフラグＦ２に改
めてセットされる。
【００３０】これにより、ＣフラグＦ１とレジスタＲ
１，Ｒ０に、１７ビットの加算結果の値、１０００１ｈ
が得られる。また、ＺフラグＦ２には、“０”がセット
され、レジスタＲ１，Ｒ０の１６ビットの値が００００
ｈでないことが表示される。
１，Ｒ０に、１７ビットの加算結果の値、１０００１ｈ
が得られる。また、ＺフラグＦ２には、“０”がセット
され、レジスタＲ１，Ｒ０の１６ビットの値が００００
ｈでないことが表示される。
【００３１】（２） 減算処理
ここでは、１６進数０１００ｈから、１６進数０００１
ｈを減算する場合を例に説明する。まず、図２（ｂ）の
ステップＳ４に示すように、レジスタＲ０，Ｒ１に被減
数の下位８ビット（即ち、００ｈ）及び上位８ビット
（即ち、０１ｈ）を、それぞれセットする。また、レジ
スタＸ０，Ｘ１に減数の下位８ビット（即ち、０１ｈ）
及び上位８ビット（即ち、００ｈ）を、それぞれセット
する。
ｈを減算する場合を例に説明する。まず、図２（ｂ）の
ステップＳ４に示すように、レジスタＲ０，Ｒ１に被減
数の下位８ビット（即ち、００ｈ）及び上位８ビット
（即ち、０１ｈ）を、それぞれセットする。また、レジ
スタＸ０，Ｘ１に減数の下位８ビット（即ち、０１ｈ）
及び上位８ビット（即ち、００ｈ）を、それぞれセット
する。
【００３２】次に、セレクタＳ１，Ｓ２を、それぞれレ
ジスタＲ０，Ｘ０側に切り替えると共に、セレクタＳ３
をＮＯＲゲートＧ１側に切り替える。そして、加減算器
ＡＬＵに対して、減算演算を実行させるための制御信号
を出力する。これにより、図２（ｂ）のステップＳ５に
示すように、加減算器ＡＬＵによってレジスタＲ０から
レジスタＸ０の値が減算され、その出力端子Ｏから減算
結果の８ビット（即ち、ＦＦｈ）が出力されてレジスタ
Ｒ０に格納される。また、加減算器ＡＬＵのキャリー出
力端子ＣＯから、借りを示すボロー信号が出力され、Ｃ
フラグＦ１が“１”にセットされる。更に、ＮＯＲゲー
トＧ１によって、出力端子Ｏから出力される８ビットの
否定的論理和がとられ、その結果（この場合は、
“０”）がセレクタＳ３を介してＺフラグＦ２にセット
される。
ジスタＲ０，Ｘ０側に切り替えると共に、セレクタＳ３
をＮＯＲゲートＧ１側に切り替える。そして、加減算器
ＡＬＵに対して、減算演算を実行させるための制御信号
を出力する。これにより、図２（ｂ）のステップＳ５に
示すように、加減算器ＡＬＵによってレジスタＲ０から
レジスタＸ０の値が減算され、その出力端子Ｏから減算
結果の８ビット（即ち、ＦＦｈ）が出力されてレジスタ
Ｒ０に格納される。また、加減算器ＡＬＵのキャリー出
力端子ＣＯから、借りを示すボロー信号が出力され、Ｃ
フラグＦ１が“１”にセットされる。更に、ＮＯＲゲー
トＧ１によって、出力端子Ｏから出力される８ビットの
否定的論理和がとられ、その結果（この場合は、
“０”）がセレクタＳ３を介してＺフラグＦ２にセット
される。
【００３３】その後、セレクタＳ１，Ｓ２を、それぞれ
レジスタＲ１，Ｘ１側に切り替えると共に、セレクタＳ
３をＡＮＤゲートＧ２側に切り替える。そして、加減算
器ＡＬＵに対して、キャリー付き減算演算を実行させる
ための制御信号を出力する。これにより、図２（ｂ）の
ステップＳ６に示すように、加減算器ＡＬＵによってレ
ジスタＲ１から、レジスタＸ１とＣフラグＦ１の値が減
算され、その出力端子Ｏから減算結果の８ビット（即
ち、００ｈ）が出力されてレジスタＲ１に格納される。
また、加減算器ＡＬＵのキャリー出力端子ＣＯから、借
りを示すボロー信号は出力されずＣフラグＦ１は“０”
にセットされる。
レジスタＲ１，Ｘ１側に切り替えると共に、セレクタＳ
３をＡＮＤゲートＧ２側に切り替える。そして、加減算
器ＡＬＵに対して、キャリー付き減算演算を実行させる
ための制御信号を出力する。これにより、図２（ｂ）の
ステップＳ６に示すように、加減算器ＡＬＵによってレ
ジスタＲ１から、レジスタＸ１とＣフラグＦ１の値が減
算され、その出力端子Ｏから減算結果の８ビット（即
ち、００ｈ）が出力されてレジスタＲ１に格納される。
また、加減算器ＡＬＵのキャリー出力端子ＣＯから、借
りを示すボロー信号は出力されずＣフラグＦ１は“０”
にセットされる。
【００３４】一方、ＮＯＲゲートＧ１では、出力端子Ｏ
から出力される８ビットの否定的論理和がとられ、その
結果（この場合は、“１”）がＡＮＤゲートＧ２の第１
の入力側に与えられる。ＡＮＤゲートＧ２では、ＮＯＲ
ゲートＧ１の出力信号と、ステップＳ５でＺフラグＦ２
にセットされた値（即ち、“０”）と論理積がとられ、
その結果の値（即ち、“０”）がＺフラグＦ２に改めて
セットされる。
から出力される８ビットの否定的論理和がとられ、その
結果（この場合は、“１”）がＡＮＤゲートＧ２の第１
の入力側に与えられる。ＡＮＤゲートＧ２では、ＮＯＲ
ゲートＧ１の出力信号と、ステップＳ５でＺフラグＦ２
にセットされた値（即ち、“０”）と論理積がとられ、
その結果の値（即ち、“０”）がＺフラグＦ２に改めて
セットされる。
【００３５】これにより、ＣフラグＦ１とレジスタＲ
１，Ｒ０に、１７ビットの減算結果の値、０００ＦＦｈ
が得られる。また、ＺフラグＦ２には、“０”がセット
され、レジスタＲ１，Ｒ０の１６ビットの値が００００
ｈでないことが表示される。
１，Ｒ０に、１７ビットの減算結果の値、０００ＦＦｈ
が得られる。また、ＺフラグＦ２には、“０”がセット
され、レジスタＲ１，Ｒ０の１６ビットの値が００００
ｈでないことが表示される。
【００３６】以上のように、この第１の実施形態の演算
回路は、キャリー付きの加算及び減算の場合に、直前に
行われた加減算の結果によるＺフラグと今回の演算結果
で得られたＺフラグの論理積に基づいて、新たなＺフラ
グをセットするようにしている。これにより、追加の処
理を必要とせずに全体の演算結果を反映したＺフラグの
値が得られるという利点がある。
回路は、キャリー付きの加算及び減算の場合に、直前に
行われた加減算の結果によるＺフラグと今回の演算結果
で得られたＺフラグの論理積に基づいて、新たなＺフラ
グをセットするようにしている。これにより、追加の処
理を必要とせずに全体の演算結果を反映したＺフラグの
値が得られるという利点がある。
【００３７】（第２の実施形態）図３は、本発明の第２
の実施形態を示す演算回路の構成図であり、図１中の要
素と共通の要素には共通の符号が付されている。この演
算回路は、図１の演算回路に演算手段（例えば、シフト
部）ＳＦＴ、セレクタＳ４，Ｓ５，Ｓ６、及び論理手段
（例えば、２入力の論理和（以下、「ＯＲ」という）ゲ
ート）Ｇ３を設けたものである。シフト部ＳＦＴは、セ
レクタＳ１で選択された８ビットのデータを１ビット単
位に左シフトするものである。即ち、シフト部ＳＦＴ
は、命令デコーダＤＥＣから図示しない制御信号が与え
られると入力端子Ｉに与えられた８ビットのデータを左
に１ビットずつシフトするものである。このとき、最上
位ビットがキャリー出力端子ＣＯからキャリー信号とし
て出力され、最下位ビットには“０”がセットされ、シ
フト結果の８ビットのデータは、出力端子Ｏから出力さ
れるようになっている。
の実施形態を示す演算回路の構成図であり、図１中の要
素と共通の要素には共通の符号が付されている。この演
算回路は、図１の演算回路に演算手段（例えば、シフト
部）ＳＦＴ、セレクタＳ４，Ｓ５，Ｓ６、及び論理手段
（例えば、２入力の論理和（以下、「ＯＲ」という）ゲ
ート）Ｇ３を設けたものである。シフト部ＳＦＴは、セ
レクタＳ１で選択された８ビットのデータを１ビット単
位に左シフトするものである。即ち、シフト部ＳＦＴ
は、命令デコーダＤＥＣから図示しない制御信号が与え
られると入力端子Ｉに与えられた８ビットのデータを左
に１ビットずつシフトするものである。このとき、最上
位ビットがキャリー出力端子ＣＯからキャリー信号とし
て出力され、最下位ビットには“０”がセットされ、シ
フト結果の８ビットのデータは、出力端子Ｏから出力さ
れるようになっている。
【００３８】セレクタＳ４は、シフト部ＳＦＴの出力端
子Ｏと加減算器ＡＬＵの出力端子Ｏから出力されるデー
タのいずれか一方を選択して、データバスＤＢに出力す
るものである。
子Ｏと加減算器ＡＬＵの出力端子Ｏから出力されるデー
タのいずれか一方を選択して、データバスＤＢに出力す
るものである。
【００３９】また、セレクタＳ５は、シフト部ＳＦＴか
ら出力されるキャリー信号と加減算器ＡＬＵから出力さ
れるキャリー信号のいずれか一方を選択するものであ
る。セレクタＳ５の出力側は、セレクタＳ６の第１の入
力側とＯＲゲートＧ３の第１の入力側に接続されてい
る。セレクタＳ６の出力側はＣフラグＦ１の入力側に接
続され、このＣフラグＦ１の出力側が、ＯＲゲートＧ３
の第１の入力側と加減算器ＡＬＵのキャリー入力端子Ｃ
Ｉに接続されている。
ら出力されるキャリー信号と加減算器ＡＬＵから出力さ
れるキャリー信号のいずれか一方を選択するものであ
る。セレクタＳ５の出力側は、セレクタＳ６の第１の入
力側とＯＲゲートＧ３の第１の入力側に接続されてい
る。セレクタＳ６の出力側はＣフラグＦ１の入力側に接
続され、このＣフラグＦ１の出力側が、ＯＲゲートＧ３
の第１の入力側と加減算器ＡＬＵのキャリー入力端子Ｃ
Ｉに接続されている。
【００４０】これらのセレクタＳ４〜Ｓ６及びシフト部
ＳＦＴは、他のセレクタＳ１〜Ｓ３及び加減算器ＡＬＵ
と同様に、メモリＭＥＭから順次読み出されて命令デコ
ーダＤＥＣで解読される命令コードに従って、順次制御
されるようになっている。その他の構成は、図１と同様
である。
ＳＦＴは、他のセレクタＳ１〜Ｓ３及び加減算器ＡＬＵ
と同様に、メモリＭＥＭから順次読み出されて命令デコ
ーダＤＥＣで解読される命令コードに従って、順次制御
されるようになっている。その他の構成は、図１と同様
である。
【００４１】このような演算回路において加減算命令が
実行されるときは、図１と同様の構成になるようにセレ
クタＳ１〜Ｓ６が切り替えられ、第１の実施形態で説明
した動作が行われる。
実行されるときは、図１と同様の構成になるようにセレ
クタＳ１〜Ｓ６が切り替えられ、第１の実施形態で説明
した動作が行われる。
【００４２】一方、この演算回路においてシフト命令が
実行されるときは、セレクタＳ４，Ｓ５がシフト部ＳＦ
Ｔ側へ切り替えられる。
実行されるときは、セレクタＳ４，Ｓ５がシフト部ＳＦ
Ｔ側へ切り替えられる。
【００４３】図４は、図３の演算回路におけるシフト動
作を示す動作説明図である。以下、この図４を参照しつ
つ、８ビットの１６進数８０ｈを左に２ビットシフトす
る場合を例にして、図３におけるシフト動作を説明す
る。
作を示す動作説明図である。以下、この図４を参照しつ
つ、８ビットの１６進数８０ｈを左に２ビットシフトす
る場合を例にして、図３におけるシフト動作を説明す
る。
【００４４】まず、図３のステップＳ１１に示すよう
に、レジスタＲ０に１６進数８０ｈをセットする。次
に、シフト部ＳＦＴに対して、左シフトを実行させるた
めの制御信号を与える。これにより、セレクタＳ６がセ
レクタＳ５側に切り替えられ、レジスタＲ０の１６進数
８０ｈがシフト部ＳＦＴに保持され、更に、１ビットの
左シフトが行われる。この結果、図３のステップＳ１２
に示すように、１６進数８０ｈの最上位ビットｂ７（即
ち、“１”）がシフト部ＳＦＴからキャリー信号として
出力され、ＣフラグＦ１に保持される。また、シフト結
果は００ｈとなる。シフト部ＳＦＴの出力端子Ｏから出
力されるデータは、セレクタＳ４及びデータバスＤＢを
介してレジスタＲ０に格納される。従って、レジスタＲ
０の値は００ｈとなる。
に、レジスタＲ０に１６進数８０ｈをセットする。次
に、シフト部ＳＦＴに対して、左シフトを実行させるた
めの制御信号を与える。これにより、セレクタＳ６がセ
レクタＳ５側に切り替えられ、レジスタＲ０の１６進数
８０ｈがシフト部ＳＦＴに保持され、更に、１ビットの
左シフトが行われる。この結果、図３のステップＳ１２
に示すように、１６進数８０ｈの最上位ビットｂ７（即
ち、“１”）がシフト部ＳＦＴからキャリー信号として
出力され、ＣフラグＦ１に保持される。また、シフト結
果は００ｈとなる。シフト部ＳＦＴの出力端子Ｏから出
力されるデータは、セレクタＳ４及びデータバスＤＢを
介してレジスタＲ０に格納される。従って、レジスタＲ
０の値は００ｈとなる。
【００４５】続いて、シフト部ＳＦＴに対して、キャリ
ー付き左シフトを実行させるための信号を出力する。こ
れにより、セレクタＳ６がＯＲゲートＧ３側に切り替え
られ、レジスタＲ０の値００ｈがシフト部ＳＦＴに保持
され、更に、１ビットの左シフトが行われる。この結
果、図３のステップＳ１３に示すように、シフト部ＳＦ
Ｔの出力端子Ｏから出力されるシフト結果は００ｈとな
り、セレクタＳ４及びデータバスＤＢを介してレジスタ
Ｒ０に格納される。
ー付き左シフトを実行させるための信号を出力する。こ
れにより、セレクタＳ６がＯＲゲートＧ３側に切り替え
られ、レジスタＲ０の値００ｈがシフト部ＳＦＴに保持
され、更に、１ビットの左シフトが行われる。この結
果、図３のステップＳ１３に示すように、シフト部ＳＦ
Ｔの出力端子Ｏから出力されるシフト結果は００ｈとな
り、セレクタＳ４及びデータバスＤＢを介してレジスタ
Ｒ０に格納される。
【００４６】一方、ＯＲゲートＧ３では、シフト部ＳＦ
Ｔから出力されるキャリー信号（この場合は、“０”）
とステップＳ１２でＣフラグＦ１にセットされた値（即
ち、“１”）の論理和がとられ、その結果（即ち、
“１”）がＣフラグＦ１に改めてセットされる。
Ｔから出力されるキャリー信号（この場合は、“０”）
とステップＳ１２でＣフラグＦ１にセットされた値（即
ち、“１”）の論理和がとられ、その結果（即ち、
“１”）がＣフラグＦ１に改めてセットされる。
【００４７】以上のように、この第２の実施形態の演算
回路は、キャリー付きのシフトの場合に、直前に行われ
たシフトの結果によるＣフラグと今回のシフト結果で得
られたＣフラグの論理和に基づいて、新たなＣフラグを
セットするようにしている。これにより、追加の処理を
必要とせずに全体の演算結果を反映したＣフラグの値が
得られるという利点がある。
回路は、キャリー付きのシフトの場合に、直前に行われ
たシフトの結果によるＣフラグと今回のシフト結果で得
られたＣフラグの論理和に基づいて、新たなＣフラグを
セットするようにしている。これにより、追加の処理を
必要とせずに全体の演算結果を反映したＣフラグの値が
得られるという利点がある。
【００４８】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） 加減算器ＡＬＵにおける加減算の結果がゼロで
あるか否かを示すＺフラグに対して適用した例を示して
いるが、どの様な演算結果のＺフラグにも同様に適用可
能である。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） 加減算器ＡＬＵにおける加減算の結果がゼロで
あるか否かを示すＺフラグに対して適用した例を示して
いるが、どの様な演算結果のＺフラグにも同様に適用可
能である。
【００４９】（ｂ） 演算手段として加減算器ＡＬＵ及
びシフト部ＳＦＴを例にして説明したが、ビット幅の大
きなデータを複数回に分割して演算を行うような演算回
路であれば、同様に適用可能である。 （ｃ） レジスタＲ０等のビット幅は８ビットに限定さ
れない。
びシフト部ＳＦＴを例にして説明したが、ビット幅の大
きなデータを複数回に分割して演算を行うような演算回
路であれば、同様に適用可能である。 （ｃ） レジスタＲ０等のビット幅は８ビットに限定さ
れない。
【００５０】（ｄ） ８ビットの加減算器ＡＬＵを２回
連続使用して１６ビットのデータの加減算を行った例を
説明したが、例えば、４回連続使用することにより、３
２ビットのデータの演算をすることができる。 （ｅ） ＺフラグやＣフラグに限定されず、その他の演
算結果の状態情報にも、同様に適用することができる。
連続使用して１６ビットのデータの加減算を行った例を
説明したが、例えば、４回連続使用することにより、３
２ビットのデータの演算をすることができる。 （ｅ） ＺフラグやＣフラグに限定されず、その他の演
算結果の状態情報にも、同様に適用することができる。
【００５１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、現在の演算結果の状態情報と保持手段に保持
された状態情報との論理演算処理を行う論理手段と、こ
の論理手段の出力信号または現在の演算結果の状態情報
の一方を選択して保持手段に保持する選択手段を有して
いる。これにより、連続する演算結果の状態が反映され
た状態情報を得ることができる。
によれば、現在の演算結果の状態情報と保持手段に保持
された状態情報との論理演算処理を行う論理手段と、こ
の論理手段の出力信号または現在の演算結果の状態情報
の一方を選択して保持手段に保持する選択手段を有して
いる。これにより、連続する演算結果の状態が反映され
た状態情報を得ることができる。
【００５２】第２の発明によれば、判定手段で判定され
た演算結果と保持手段に保持された演算結果が共にゼロ
である場合にのみ、演算結果がゼロであることを示す信
号を出力する論理手段と、この論理手段の出力信号また
は判定手段で判定された現在の演算結果の状態情報の一
方を選択して保持手段に保持する選択手段を有してい
る。これにより、連続する演算結果がすべてゼロである
か否かの情報を得ることができる。
た演算結果と保持手段に保持された演算結果が共にゼロ
である場合にのみ、演算結果がゼロであることを示す信
号を出力する論理手段と、この論理手段の出力信号また
は判定手段で判定された現在の演算結果の状態情報の一
方を選択して保持手段に保持する選択手段を有してい
る。これにより、連続する演算結果がすべてゼロである
か否かの情報を得ることができる。
【００５３】第３の発明によれば、現在の演算結果と保
持手段に保持された演算結果の少なくとも一方に桁上が
りがある場合に、演算結果に桁上がりがあることを示す
信号を出力する論理手段と、この論理手段の出力信号ま
たは現在の演算結果の状態情報の一方を選択して保持手
段に保持する選択手段を有している。これにより、連続
する演算結果において少なくとも１回桁上がりが発生し
たか否かの情報を得ることができる。
持手段に保持された演算結果の少なくとも一方に桁上が
りがある場合に、演算結果に桁上がりがあることを示す
信号を出力する論理手段と、この論理手段の出力信号ま
たは現在の演算結果の状態情報の一方を選択して保持手
段に保持する選択手段を有している。これにより、連続
する演算結果において少なくとも１回桁上がりが発生し
たか否かの情報を得ることができる。
【図１】本発明の第１の実施形態を示す演算回路の構成
図である。
図である。
【図２】図１の演算回路の動作説明図である。
【図３】本発明の第２の実施形態を示す演算回路の構成
図である。
図である。
【図４】図３の演算回路におけるシフト動作を示す動作
説明図である。
説明図である。
ＡＬＵ 加減算器
ＤＢ データバス
Ｆ１ Ｃフラグ
Ｆ２ Ｚフラグ
Ｇ１ ＮＯＲゲート
Ｇ２ ＡＮＤゲート
Ｇ３ ＯＲゲート
Ｒ０，Ｒ１，Ｘ０，Ｘ１ レジスタ
Ｓ１〜Ｓ６ セレクタ
ＳＦＴ シフト部
フロントページの続き
Ｆターム(参考） 5B016 AA01 BA02 CA01 DA02 HA06
5B022 AA00 BA02 BA04 CA03 CA08
DA06 EA06 EA09 FA12
5B033 BD04
Claims (3)
- 【請求項１】 演算命令に従って一定ビット幅の演算を
行う演算手段と、 演算結果の状態情報を保持する保持手段と、 前記保持手段に保持された状態情報と現在の演算結果の
状態情報に論理和または論理積の論理演算処理を行う論
理手段と、 前記演算命令に基づいた制御信号に従い、前記現在の演
算結果の状態情報または前記論理手段の出力信号のいず
れか一方を選択して前記保持手段に与える選択手段と
を、 備えたことを特徴とする演算回路。 - 【請求項２】 演算命令に従って一定ビット幅の演算を
行う演算手段と、 現在の演算結果がゼロであるか否かを判定する判定手段
と、 演算結果がゼロであるか否かを保持する保持手段と、 前記判定手段で判定された演算結果と前記保持手段に保
持された演算結果が共にゼロである場合にのみ、演算結
果がゼロであることを示す信号を出力する論理手段と、 前記演算命令に基づいた制御信号に従い、前記判定手段
または前記論理手段のいずれか一方の出力信号を選択し
て前記保持手段に与える選択手段とを、 備えたことを特徴とする演算回路。 - 【請求項３】 演算命令に従って一定ビット幅の演算を
行う演算手段と、 演算結果に桁上がりがあるか否かを保持する保持手段
と、 前記保持手段に保持された演算結果と現在の演算結果の
少なくとも一方に桁上がりがある場合に、演算結果に桁
上がりがあることを示す信号を出力する論理手段と、 前記演算命令に基づいた制御信号に従い、前記現在の演
算結果または前記論理手段の出力信号のいずれか一方を
選択して前記保持手段に与える選択手段とを、 備えたことを特徴とする演算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002016827A JP2003216418A (ja) | 2002-01-25 | 2002-01-25 | 演算回路 |
| US10/269,856 US7010562B2 (en) | 2002-01-25 | 2002-10-15 | Arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002016827A JP2003216418A (ja) | 2002-01-25 | 2002-01-25 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003216418A true JP2003216418A (ja) | 2003-07-31 |
Family
ID=27606147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002016827A Pending JP2003216418A (ja) | 2002-01-25 | 2002-01-25 | 演算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7010562B2 (ja) |
| JP (1) | JP2003216418A (ja) |
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59149541A (ja) * | 1983-01-28 | 1984-08-27 | Toshiba Corp | 処理条件コード生成／設定方式 |
| JPH0769783B2 (ja) * | 1987-11-16 | 1995-07-31 | 日本電気株式会社 | 例外処理方式 |
| JP2832899B2 (ja) * | 1993-05-31 | 1998-12-09 | 松下電器産業株式会社 | データ処理装置およびデータ処理方法 |
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| TW342483B (en) * | 1997-11-14 | 1998-10-11 | Winbond Electronics Corp | Serial in-circuit emulator architecture |
| JP3395727B2 (ja) * | 1999-09-02 | 2003-04-14 | 日本電気株式会社 | 演算装置および方法 |
| US6742013B2 (en) * | 2001-05-03 | 2004-05-25 | Sun Microsystems, Inc. | Apparatus and method for uniformly performing comparison operations on long word operands |
-
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