JPH07262010A - 演算処理装置および演算処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 短いビット長で表現されるデータの演算処理
に関するプログラムのステップ数を削減できる演算処理
手段を備えた演算処理装置を提供する。 【構成】 演算対象のデータと演算結果のデータを一時
記憶するレジスタファイル１００と、レジスタファイル
１００内のレジスタから演算対象のデータを読み出し所
定の演算を実行し演算結果を出力する演算器１０４と、
演算命令に従い少なくともレジスタファイル１００およ
び演算器１０４を制御する制御回路１０７とを含む演算
処理装置において、演算器１０４が、レジスタファイル
１００のレジスタから演算対象のデータを読み出し、制
御回路１０７からの制御信号に応じてデータをｎ(ｎ＝
自然数)個に分割し、分割されたデータ毎に同時並行的
に演算する複数の演算器を含み、演算処理装置１０８
が、演算結果を格納する結果記憶手段１０５を備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサま
たはマイクロコンピュータ等の演算処理装置および演算
処理方法に係り、特に、ビット長の短いデータについて
比較等の演算処理をする場合に、少なくとも２個以上の
データを同時に演算処理する演算手段を備えた演算処理
装置および演算処理方法に関する。

【０００２】

【従来の技術】従来のデータ演算処理方式のうち、例え
ばデータ比較処理方式は、『MC6802032-Bit Microproce
ssor User's Manual Second Edition 』(1984)の第2−1
頁および SectionＢ−61頁〜69頁において論じられてい
る。このデータ比較処理方式においては、２個のデータ
の大小関係を知るために、比較命令を発行する。

【０００３】

【発明が解決しようとする課題】上記文献の従来技術に
おいては、演算処理の対象となるデータのビット長につ
いての配慮が十分ではなく、１６ビットまたは８ビット
等の短いビット長で表現されるデータの比較処理等の演
算処理でも、３２ビット長のデータの演算命令を発行す
る必要があった。そのため、プログラムステップ数が増
大し、さらにプログラム実行時に各処理のパイプライン
が乱れ、処理時間が増大するという問題があった。

【０００４】本発明の目的は、短いビット長で表現され
るデータの演算処理に関するプログラムのステップ数を
削減できる演算処理手段を備えた演算処理装置および演
算処理方法を提供することである。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するために、演算対象のデータおよび演算結果のデー
タを一時記憶する複数のレジスタからなるレジスタファ
イルと、レジスタファイルの異なるレジスタから演算対
象のデータを読み出し所定の演算を実行し演算結果を出
力する演算器と、演算命令に従い少なくともレジスタフ
ァイルおよび演算器を制御し演算命令を実行する制御回
路とを含む演算処理装置において、演算器が、レジスタ
ファイルの異なるレジスタから演算対象のデータを読み
出し、制御回路からの制御信号に応じて、データをｎ
(ｎ＝自然数)個に分割し、分割されたデータ毎に同時並
行的に演算する複数の演算器を含み、演算処理装置が、
演算結果を格納する結果記憶手段を備えた演算処理装置
を提案するものである。

【０００６】演算処理が比較である場合は、比較対象の
データおよび比較結果のデータを一時記憶する複数のレ
ジスタからなるレジスタファイルと、レジスタファイル
の異なるレジスタから比較対象のデータを読み出し比較
演算を実行し比較結果を出力する演算器と、比較命令に
従い少なくともレジスタファイルおよび演算器を制御し
比較命令を実行する制御回路とを含む演算処理装置にお
いて、演算器は、レジスタファイルの異なるレジスタか
ら比較対象のデータを読み出し、制御回路からの制御信
号に応じて、データをｎ(ｎ＝自然数)個に分割し、分割
されたデータ毎に同時並行的に比較する複数の演算器を
含み、演算処理装置は、比較結果を格納する結果記憶手
段を備える。

【０００７】演算処理が加減算である場合は、加減算対
象のデータおよび加減算結果のデータを一時記憶する複
数のレジスタからなるレジスタファイルと、レジスタフ
ァイルの異なるレジスタから加減算対象のデータを読み
出し加減算を実行し加減算結果を出力する演算器と、加
減算命令に従い少なくともレジスタファイルおよび演算
器を制御し加減算命令を実行する制御回路とを含む演算
処理装置において、演算器は、レジスタファイルの異な
るレジスタから加減算対象のデータを読み出し、制御回
路からの制御信号に応じて、データをｎ(ｎ＝自然数)個
に分割し、分割されたデータ毎に同時並行的に加減算す
る複数の演算器を含み、演算処理装置は、加減算結果お
よびそのオーバーフロー情報を格納する結果記憶手段を
備える。

【０００８】演算処理が連結である場合は、連結対象の
データおよび連結結果のデータを一時記憶する複数のレ
ジスタからなるレジスタファイルと、レジスタファイル
の異なるレジスタから連結対象のデータを読み出し連結
演算を実行し連結結果を出力する演算器と、連結命令に
従い少なくともレジスタファイルおよび演算器を制御し
連結命令を実行する制御回路とを含む演算処理装置にお
いて、演算器は、レジスタファイルの異なるレジスタか
らｎ(ｎ＝２以上の自然数)個に分割された連結対象のデ
ータを読み出し、制御回路からの制御信号に応じて、ｎ
(ｎ＝２以上の自然数)個に分割されたデータを同時並行
的に連結する複数の演算器を含み、演算処理装置は、連
結結果を格納する結果記憶手段を備える。

【０００９】演算処理が、比較，加減算，連結の少なく
とも２つのいずれかである場合は、演算対象のデータお
よび演算結果のデータを一時記憶する複数のレジスタか
らなるレジスタファイルと、レジスタファイルの異なる
レジスタから演算対象のデータを読み出し所定の演算を
実行し演算結果を出力する演算器と、演算命令に従い少
なくともレジスタファイルおよび演算器を制御し演算命
令を実行する制御回路とを含む演算処理装置において、
演算器は、レジスタファイルの異なるレジスタから比較
対象のデータを読み出し、制御回路からの制御信号に応
じて、データをｎ(ｎ＝自然数)個に分割し、分割された
データ毎に同時並行的に比較する複数の演算器と、レジ
スタファイルの異なるレジスタから加減算対象のデータ
を読み出し、制御回路からの制御信号に応じて、データ
をｎ(ｎ＝自然数)個に分割し、分割されたデータ毎に同
時並行的に加減算する複数の演算器と、レジスタファイ
ルの異なるレジスタからｎ(ｎ＝自然数)個に分割された
連結対象のデータを読み出し、制御回路からの制御信号
に応じて、ｎ(ｎ＝自然数)個に分割されたデータを同時
並行的に連結する複数の演算器との３種類の演算器のう
ち少なくとも２種類の演算器を含み、演算処理装置は、
演算の種類に応じて比較結果，加減算結果およびそのオ
ーバーフロー情報，連結結果を格納する結果記憶手段を
備えるようにする。

【００１０】演算対象のデータおよび演算結果のデータ
を一時記憶する複数のレジスタからなるレジスタファイ
ルと、レジスタファイルの異なるレジスタから演算対象
のデータを読み出し所定の演算を実行し演算結果を出力
する演算器と、演算命令に従い少なくともレジスタファ
イルおよび演算器を制御し演算命令を実行する制御回路
とを含む演算処理装置においては、演算処理装置が、デ
ータの分割モードを設定するモードレジスタを備え、演
算器が、レジスタファイルの異なるレジスタから演算対
象のデータを読み出し、モードレジスタに設定された分
割モードに基づく制御回路からの制御信号に応じて、デ
ータをｎ(ｎ＝自然数)個に分割し、分割されたデータ毎
に同時並行的に演算する複数の演算器を含み、演算処理
装置が、演算結果を格納する結果記憶手段を備えるよう
にしてもよい。

【００１１】演算処理が比較の場合は、比較対象のデー
タおよび比較結果のデータを一時記憶する複数のレジス
タからなるレジスタファイルと、レジスタファイルの異
なるレジスタから比較対象のデータを読み出し比較演算
を実行し比較結果を出力する演算器と、比較命令に従い
少なくともレジスタファイルおよび演算器を制御し比較
命令を実行する制御回路とを含む演算処理装置におい
て、演算処理装置が、データの分割モードを設定するモ
ードレジスタを備えて、演算器が、レジスタファイルの
異なるレジスタから比較対象のデータを読み出し、モー
ドレジスタに設定された分割モードに基づく制御回路か
らの制御信号に応じて、データをｎ(ｎ＝自然数)個に分
割し、分割されたデータ毎に同時並行的に比較する複数
の演算器を含み、演算処理装置が、比較結果を格納する
結果記憶手段を備えることもできる。

【００１２】演算処理が加減算の場合は、加減算対象の
データおよび加減算結果のデータを一時記憶する複数の
レジスタからなるレジスタファイルと、レジスタファイ
ルの異なるレジスタから加減算対象のデータを読み出し
加減算を実行し加減算結果を出力する演算器と、加減算
命令に従い少なくともレジスタファイルおよび演算器を
制御し加減算命令を実行する制御回路とを含む演算処理
装置において、演算処理装置が、データの分割モードを
設定するモードレジスタを備え、演算器が、レジスタフ
ァイルの異なるレジスタから加減算対象のデータを読み
出し、モードレジスタに設定された分割モードに基づく
制御回路からの制御信号に応じて、データをｎ(ｎ＝自
然数)個に分割し、分割されたデータ毎に同時並行的に
加減算する複数の演算器を含み、演算処理装置が、加減
算結果およびそのオーバーフロー情報を格納する結果記
憶手段を備えることも可能である。

【００１３】演算処理が連結である場合は、連結対象の
データおよび連結結果のデータを一時記憶する複数のレ
ジスタからなるレジスタファイルと、レジスタファイル
の異なるレジスタから連結対象のデータを読み出し連結
演算を実行し連結結果を出力する演算器と、連結命令に
従い少なくともレジスタファイルおよび演算器を制御し
連結命令を実行する制御回路とを含む演算処理装置にお
いて、演算処理装置が、データの分割モードを設定する
モードレジスタを備え、演算器が、レジスタファイルの
異なるレジスタからｎ(ｎ＝２以上の自然数)個に分割さ
れた連結対象のデータを読み出し、モードレジスタに設
定された分割モードに基づく制御回路からの制御信号に
応じて、ｎ(ｎ＝２以上の自然数)個に分割されたデータ
を同時並行的に連結する複数の演算器を含み、演算処理
装置が、連結結果を格納する結果記憶手段を備える。

【００１４】演算処理が、比較，加減算，連結の少なく
とも２つのいずれかである場合は、演算対象のデータお
よび演算結果のデータを一時記憶する複数のレジスタか
らなるレジスタファイルと、レジスタファイルの異なる
レジスタから演算対象のデータを読み出し所定の演算を
実行し演算結果を出力する演算器と、演算命令に従い少
なくともレジスタファイルおよび演算器を制御し演算命
令を実行する制御回路とを含む演算処理装置において、
演算処理装置が、データの分割モードを設定するモード
レジスタを備え、演算器が、レジスタファイルの異なる
レジスタから比較対象のデータを読み出し、モードレジ
スタに設定された分割モードに基づく制御回路からの制
御信号に応じて、データをｎ(ｎ＝自然数)個に分割し、
分割されたデータ毎に同時並行的に比較する複数の演算
器と、レジスタファイルの異なるレジスタから加減算対
象のデータを読み出し、モードレジスタに設定された分
割モードに基づく制御回路からの制御信号に応じて、デ
ータをｎ(ｎ＝自然数)個に分割し、分割されたデータ毎
に同時並行的に加減算する複数の演算器と、レジスタフ
ァイルの異なるレジスタからｎ(ｎ＝自然数)個に分割さ
れた連結対象のデータを読み出し、モードレジスタに設
定された分割モードに基づく制御回路からの制御信号に
応じて、ｎ(ｎ＝自然数)個に分割されたデータを同時並
行的に連結する複数の演算器との３種類の演算器のうち
少なくとも２種類の演算器を含み、演算処理装置が、演
算の種類に応じて比較結果，加減算結果およびそのオー
バーフロー情報，連結結果を格納する結果記憶手段を備
えることが望ましい。

【００１５】上記いずれの演算処理装置においても、演
算器は、制御回路からの制御信号または所定信号に応じ
て、各分割されたデータの演算結果を隣合う分割された
データに反映させるか否かを選択するマルチプレクサを
各分割されたデータの演算を実行する演算器間に備える
ことができる。

【００１６】また、いずれの演算処理装置においても、
レジスタファイルが、次に実行すべきプログラムのアド
レスを格納するプログラムカウンタを含み、制御回路
が、分岐命令の発行に応じて、演算結果によりアドレス
加算値を選択し、プログラムカウンタから次に実行すべ
きプログラムのアドレスを読み出し、分岐先のアドレス
を算出する手段を含むことも可能である。

【００１７】応用製品としては、上記いずれかの演算処
理装置と、表示すべき図形を記憶するフレームメモリ
と、フレームメモリに描画された図形を表示する表示装
置とからなるグラフィックス装置が考えられ、その場合
は、演算処理装置が、描画しようとしているピクセルが
描画可能な領域にあるか否かを座標の比較により判定す
る演算器を含むようにできる。

【００１８】本発明は、また、上記目的を達成するため
に、複数のレジスタからなり演算対象のデータおよび演
算結果のデータを一時記憶するレジスタファイルの異な
るレジスタから演算対象のデータを読み出し、演算命令
に従い所定の演算を実行し演算結果を出力する演算処理
方法において、演算命令に基づく制御信号に応じて、読
み出したデータをｎ(ｎ＝自然数)個に分割し、分割され
たデータ毎に同時並行的に演算し、演算結果を格納する
演算処理方法を提案するものである。

【００１９】演算処理が比較である場合は、複数のレジ
スタからなり比較対象のデータおよび比較結果のデータ
を一時記憶するレジスタファイルの異なるレジスタから
演算対象のデータを読み出し、比較命令に従い所定の比
較を実行し比較結果を出力する演算処理方法において、
比較命令に基づく制御信号に応じて、読み出したデータ
をｎ(ｎ＝自然数)個に分割し、分割されたデータ毎に同
時並行的に比較し、比較結果を格納する。

【００２０】演算処理が加減算である場合は、複数のレ
ジスタからなり加減算対象のデータおよび加減算結果の
データを一時記憶するレジスタファイルの異なるレジス
タから加減算対象のデータを読み出し、加減算命令に従
い所定の加減算を実行し加減算結果を出力する演算処理
方法において、加減算命令に基づく制御信号に応じて、
読み出したデータをｎ(ｎ＝自然数)個に分割し、分割さ
れたデータ毎に同時並行的に加減算し、加減算結果およ
びそのオーバーフロー情報を格納する。

【００２１】演算処理が連結である場合は、複数のレジ
スタからなり連結対象のデータおよび連結結果のデータ
を一時記憶するるレジスタファイルの異なるレジスタか
ら連結対象のデータを読み出し、連結命令に従い連結演
算を実行し連結結果を出力する演算処理方法において、
連結命令に基づく制御信号に応じて、レジスタファイル
の異なるレジスタからｎ(ｎ＝２以上の自然数)個に分割
された連結対象のデータを読み出し、読み出した分割デ
ータを同時並行的に連結し、連結結果を格納する。

【００２２】演算処理が、比較，加減算，連結の少なく
とも２つのいずれかである場合は、複数のレジスタから
なり演算対象のデータおよび演算結果のデータを一時記
憶するレジスタファイルの異なるレジスタから演算対象
のデータを読み出し、演算命令に従い所定の演算を実行
し演算結果を出力する演算処理方法において、比較命令
に基づく制御信号に応じて、読み出したデータをｎ(ｎ
＝自然数)個に分割し、分割されたデータ毎に同時並行
的に比較する手順と、加減算命令に基づく制御信号に応
じて、読み出したデータをｎ(ｎ＝自然数)個に分割し、
分割されたデータ毎に同時並行的に加減算し、加減算結
果およびそのオーバーフロー情報を得る手順と、連結命
令に基づく制御信号に応じて、レジスタファイルの異な
るレジスタからｎ(ｎ＝２以上の自然数)個に分割された
連結対象のデータを読み出し、読み出した分割データを
同時並行的に連結するとの３種類の演算手順のうち少な
くとも２種類の演算手順を含み、演算の種類に応じて、
比較結果，加減算結果のオーバーフロー情報，連結結果
を格納する。

【００２３】複数のレジスタからなり演算対象のデータ
および演算結果のデータを一時記憶するレジスタファイ
ルの異なるレジスタから演算対象のデータを読み出し、
演算命令に従い所定の演算を実行し演算結果を出力する
演算処理方法において、モードレジスタに設定された分
割モードに基づく制御信号に応じて、読み出したデータ
をｎ(ｎ＝自然数)個に分割し、分割されたデータ毎に同
時並行的に演算し、演算結果を格納することも可能であ
る。

【００２４】演算処理が比較である場合、複数のレジス
タからなり比較対象のデータおよび比較結果のデータを
一時記憶するレジスタファイルの異なるレジスタから演
算対象のデータを読み出し、比較命令に従い所定の比較
を実行し比較結果を出力する演算処理方法において、モ
ードレジスタに設定された分割モードに基づく制御信号
に応じて、読み出したデータをｎ(ｎ＝自然数)個に分割
し、分割されたデータ毎に同時並行的に比較し、比較結
果を格納する。

【００２５】演算処理が加減算である場合、複数のレジ
スタからなり加減算対象のデータおよび加減算結果のデ
ータを一時記憶するレジスタファイルの異なるレジスタ
から加減算対象のデータを読み出し、加減算命令に従い
所定の加減算を実行し加減算結果を出力する演算処理方
法において、モードレジスタに設定された分割モードに
基づく制御信号に応じて、読み出したデータをｎ(ｎ＝
自然数)個に分割し、分割されたデータ毎に同時並行的
に加減算し、加減算結果およびそのオーバーフロー情報
を格納する。

【００２６】演算処理が連結である場合は、複数のレジ
スタからなり連結対象のデータおよび連結結果のデータ
を一時記憶するるレジスタファイルの異なるレジスタか
ら連結対象のデータを読み出し、連結命令に従い連結演
算を実行し連結結果を出力する演算処理方法において、
モードレジスタに設定された分割モードに基づく制御信
号に応じて、レジスタファイルの異なるレジスタからｎ
(ｎ＝２以上の自然数)個に分割された連結対象のデータ
を読み出し、読み出した分割データを同時並行的に連結
し、連結結果を格納する。

【００２７】演算処理が、比較，加減算，連結の少なく
とも２つのいずれかである場合は、複数のレジスタから
なり演算対象のデータおよび演算結果のデータを一時記
憶するレジスタファイルの異なるレジスタから演算対象
のデータを読み出し、演算命令に従い所定の演算を実行
し演算結果を出力する演算処理方法において、モードレ
ジスタに設定された分割モードに基づく制御信号に応じ
て、読み出したデータをｎ(ｎ＝自然数)個に分割し、分
割されたデータ毎に同時並行的に比較する手順と、モー
ドレジスタに設定された分割モードに基づく制御信号に
応じて、読み出したデータをｎ(ｎ＝自然数)個に分割
し、分割されたデータ毎に同時並行的に加減算し、加減
算結果およびそのオーバーフロー情報を得る手順と、モ
ードレジスタに設定された分割モードに基づく制御信号
に応じて、レジスタファイルの異なるレジスタからｎ
(ｎ＝２以上の自然数)個に分割された連結対象のデータ
を読み出し、読み出した分割データを同時並行的に連結
するとの３種類の演算手順のうち少なくとも２種類の演
算手順を含み、演算の種類に応じて比較結果，加減算結
果のオーバーフロー情報，連結結果を格納する。

【００２８】レジスタファイルが次に実行すべきプログ
ラムのアドレスを格納するプログラムカウンタを含む場
合の演算処理方法においては、分岐命令の発行に応じ
て、演算結果によりアドレス加算値を選択し、プログラ
ムカウンタから次に実行すべきプログラムのアドレスを
読み出し、分岐先のアドレスを算出する。

【００２９】グラフィックス演算処理方法に応用する場
合は、上記いずれかの比較処理手順により、描画しよう
としているピクセルの座標と描画可能な領域の座標とを
比較し、描画の可否を判定する。

【００３０】

【作用】本発明においては、例えば３２ビットの演算処
理装置の場合、制御回路からの制御信号により、演算器
を３２ビットの演算，１６ビットの演算，８ビットの演
算に切換え可能となっているので、１６ビットの演算で
あれば、２個のデータ１命令で実行でき、８ビットの演
算であれば、４個のデータの演算を１命令で実行でき
る。

【００３１】すなわち、演算対象となる入力値が１６ビ
ットの場合または８ビットの場合、比較処理や加減算処
理等の演算処理に合わせて、少なくとも２個の演算すべ
きデータを格納するレジスタと、制御信号に従って２個
の入力値を演算し演算結果情報を生成する演算器と、演
算結果情報を格納する結果記憶手段とを次のように変形
して用いる。

【００３２】例えば、１６ビットの入力値を比較処理す
る場合、レジスタＡの上位１６ビットにデータ１を格納
し、下位１６ビットにデータ２を格納する。レジスタＢ
の上位１６ビットにデータ１の比較対象となる比較デー
タ１を格納し、下位１６ビットにデータ２の比較対象と
なる比較データ２を格納する。

【００３３】演算器は、レジスタＡとレジスタＢの上位
１６ビットを比較し、その大小関係を示す比較情報Ｕを
出力し、レジスタＡとレジスタＢの下位１６ビットを比
較し、その大小関係を示す比較情報Ｌを出力する。

【００３４】一方、８ビットの入力値を比較処理する場
合は、レジスタＡの上位から８ビット毎に、データ１，
データ２，データ３，データ４を格納する。レジスタＢ
の上位から８ビット毎に、データ１の比較対象となる比
較データ１，データ２の比較対象となる比較データ２，
データ３の比較対象となる比較データ３，データ４の比
較対象となる比較データ４を格納する。

【００３５】演算器は、レジスタＡとレジスタＢの上位
８ビットを比較し、その大小関係を示す比較情報Ｕ１を
出力し、レジスタＡとレジスタＢの次の８ビットを比較
し、その大小関係を示す比較情報Ｕ２を出力し、レジス
タＡとレジスタＢのその次の８ビットを比較し、その大
小関係を示す比較情報Ｌ１を出力し、レジスタＡとレジ
スタＢの最下位の８ビットを比較し、その大小関係を示
す比較情報Ｌ２を出力する。

【００３６】１６ビットの入力値を加算処理する場合
は、レジスタＡの上位１６ビットにデータ１を格納し、
下位１６ビットにデータ２を格納する。レジスタＢの上
位１６ビットにデータ１と加算する加算データ１を格納
し、下位１６ビットにデータ２と加算する加算データ２
を格納する。

【００３７】演算器は、レジスタＡの上位１６ビットに
レジスタＢの上位１６ビットを加算し、その結果ＲＵを
レジスタＡの上位１６ビットに出力し、レジスタＡの下
位１６ビットにレジスタＢの下位１６ビットを加算し、
その結果ＲＬをレジスタＡの下位１６ビットに出力す
る。

【００３８】８ビットの入力値を加算処理する場合は、
レジスタＡの上位から８ビット毎に、データ１，データ
２，データ３，データ４を格納する。レジスタＢの上位
から８ビット毎に、データ１と加算する加算データ１、
データ２と加算する加算データ２、データ３と加算する
加算データ３、データ４と加算する加算データ４を格納
する。

【００３９】演算器は、レジスタＡの上位８ビットにレ
ジスタＢの上位８ビットを加算し、その結果ＲＵ１をレ
ジスタＡの上位８ビットに出力し、レジスタＡの次の８
ビットにレジスタＢの次の８ビットを加算し、その結果
ＲＵ２をレジスタＡの次の８ビットに出力し、レジスタ
Ａのその次の８ビットにレジスタＢのその次の８ビット
を加算し、その結果ＲＬ１をレジスタＡのその次の８ビ
ットに出力し、レジスタＡの最下位の８ビットにレジス
タＢの最下位の８ビットを加算し、その結果ＲＬ２をレ
ジスタＡの最下位の８ビットに出力する。

【００４０】また、１６ビットの入力値を減算処理する
場合は、レジスタＡの上位１６ビットにデータ１を格納
し、下位１６ビットにデータ２を格納する。レジスタＢ
の上位１６ビットにデータ１から減算する減算データ１
を格納し、下位１６ビットにデータ２から減算する減算
データ２を格納する。

【００４１】演算器は、レジスタＡの上位１６ビットか
らレジスタＢの上位１６ビットを減算し、その結果ＲＵ
をレジスタＡの上位１６ビットに出力し、レジスタＡの
下位１６ビットからレジスタＢの下位１６ビットを減算
し、その結果ＲＬをレジスタＡの下位１６ビットに出力
する。

【００４２】これに対して、８ビットの入力値を減算処
理する場合は、レジスタＡの上位から８ビット毎に、デ
ータ１，データ２，データ３，データ４を格納する。レ
ジスタＢの上位から８ビット毎に、データ１から減算す
る減算データ１，データ２から減算する減算データ２，
データ３から減算する減算データ３，データ４から減算
する減算データ４を格納する。

【００４３】演算器は、レジスタＡの上位８ビットから
レジスタＢの上位８ビットを減算し、その結果ＲＵ１を
レジスタＡの上位８ビットに出力し、レジスタＡの次の
８ビットからレジスタＢの次の８ビットを減算し、その
結果ＲＵ２をレジスタＡの次の８ビットに出力し、レジ
スタＡのその次の８ビットからレジスタＢのその次の８
ビットを減算し、その結果ＲＬ１をレジスタＡのその次
の８ビットに出力し、レジスタＡの最下位の８ビットか
らレジスタＢの最下位の８ビットを減算し、その結果Ｒ
Ｌ２をレジスタＡの最下位の８ビットに出力する。

【００４４】これらの手段を採用した結果、短いビット
長で表現されるデータの演算処理に関するプログラムの
ステップ数を削減し、全体としての処理速度を高めるこ
とができる。

【００４５】

【実施例】次に、図面を参照して、本発明による演算処
理装置およびその演算処理方法の実施例を説明する。

【００４６】《第１実施例》図１は、本発明による比較
処理手段を１６ビット固定長のＲＩＳＣプロセッサに適
用した演算処理装置の一実施例の構成を示すブロック図
である。本実施例のマイクロコンピュータ１１２は、中
央演算処理装置(ＣＰＵ)１０８と、入出力装置(Ｉ／Ｏ)
１１１と、不揮発性ＲＡＭ１１０と、これらを結ぶ外部
バス１０９と、ここでは図示していないが情報処理プロ
グラムの命令群が格納されるＲＯＭ等とからなる。

【００４７】本発明独自の構成を有するＣＰＵ１０８に
おいて、情報は、バスａ１０１を介して、レジスタファ
イル１００に書き込まれる。書き込まれた情報は、バス
ｂ１０２とバスｃ１０３とを介して読み出される。演算
器１０４は、バスｂ１０２とバスｃ１０３とを介して、
レジスタファイル１００に接続されている。演算結果情
報１１６は、演算器１０４における比較結果Ｕ１，Ｕ
２，Ｌ１，Ｌ２を含んでいる。演算器１０４は、入力さ
れたデータ１１７とデータ１１８の上位８ビットを比較
し、データ１１７の方が大きかったときは、比較結果Ｕ
１を例えば“１”に設定し、データ１１８の方が大きか
ったときは、比較結果Ｕ１を例えば“０”に設定する。
演算器１０４は、入力されたデータ１１７と１１８の次
の８ビットを比較し、データ１１７の方が大きかったと
きは、比較結果Ｕ２を例えば“１”に設定し、データ１
１８の方が大きかったときは、比較結果Ｕ２を例えば
“０”に設定する。演算器１０４は、入力されたデータ
１１７と１１８のその次の８ビットを比較し、データ１
１７の方が大きかったときは、比較結果Ｌ１を例えば
“１”に設定し、データ１１８の方が大きかったとき
は、比較結果Ｌ１を例えば“０”に設定する。演算器１
０４は、入力されたデータ１１７と１１８の最下位の８
ビットを比較し、データ１１７の方が大きかったとき
は、比較結果Ｌ２を例えば“１”に設定し、データ１１
８の方が大きかったときは、比較結果Ｌ２を例えば
“０”に設定する。

【００４８】また、演算器１０４は、入力されたデータ
１１７と１１８の上位１６ビットを比較し、データ１１
７の方が大きかったときは比較結果Ｕ１およびＵ２を例
えば“１”に設定し、データ１１８の方が大きかったと
きは比較結果Ｕ１およびＵ２を例えば“０”に設定す
る。演算器１０４は、入力されたデータ１１７と１１８
の下位の１６ビットを比較し、データ１１７の方が大き
かったときは、比較結果Ｌ１およびＬ２を例えば“１”
に設定し、データ１１８の方が大きかったときは、比較
結果Ｌ１およびＬ２を例えば“０”に設定する。

【００４９】演算結果情報Ｕ１，Ｕ２，Ｌ１，Ｌ２は、
Ｕ１フラグ，Ｕ２フラグ，Ｌ１フラグ，Ｌ２フラグ１０
５に設定され、制御回路１０７に入力される。リードラ
イト回路１０６は、バスａ１０１，バスｂ１０２，バス
ｃ１０３，および外部バス１０９に接続されている。

【００５０】制御回路１０７は、ここでは図示していな
いＲＯＭから命令を適宜読み出し、その命令に従い、レ
ジスタファイル１００のデータの読み出しおよび書き込
み動作，演算器１０４の動作等のＣＰＵ１０８の構成要
素の動作を制御し、所定の処理プログラムを実行する。

【００５１】図２は、レジスタファイル１００から演算
器１０４に出力されるデータ１１７およびデータ１１８
のビットフォーマットの一例を示す図である。ここで
は、データ１１７のＬＳＢからＭＳＢをＹ０〜Ｙ３１と
して、データ１１８のＬＳＢからＭＳＢをＸ０〜Ｘ３１
とする。

【００５２】図３は、演算器１０４の構成の一例を示す
ブロック図である。演算器１０４は、比較器１０４ａ，
１０４ｃ，１０４ｅ，１０４ｇとマルチプレクサ１０４
ｂ，１０４ｄ，１０４ｆとを備える。比較器１０４ａ
は、データ１１８のＸ０〜Ｘ７の反転信号とデータ１１
７のＹ０〜Ｙ７とを入力し、データ１１８のＸ０〜Ｘ７
とデータ１１７のＹ０〜Ｙ７とを比較し、結果信号Ｌ２
を出力する。比較器１０４ｃは、マルチプレクサからの
選択信号Ｓ１とデータ１１８のＸ８〜Ｘ１５の反転信号
とデータ１１７のＹ８〜Ｙ１５とを入力し、データ１１
８のＸ８〜Ｘ１５とデータ１１７のＹ８〜Ｙ１５とを比
較し、結果信号Ｌ１を出力する。比較器１０４ｅは、マ
ルチプレクサからの選択信号Ｓ２とデータ１１８のＸ１
６〜Ｘ２３の反転信号とデータ１１７のＹ１６〜Ｙ２３
とを入力し、データ１１８のＸ１６〜Ｘ２３とデータ１
１７のＹ１６〜Ｙ２３とを比較し、結果信号Ｕ２を出力
する。比較器１０４ｇは、マルチプレクサからの選択信
号Ｓ３とデータ１１８のＸ２４〜Ｘ３１の反転信号とデ
ータ１１７のＹ２４〜Ｙ３１とを入力し、データ１１８
のＸ２４〜Ｘ３１とデータ１１７のＹ２４〜Ｙ３１とを
比較し、結果信号Ｕ１を出力する。マルチプレクサ１０
４ｂは、“０”と比較器１０４ａからの結果信号Ｌ２と
を入力し、制御回路１０７からの制御信号によりそのい
ずれかを選択し、選択信号Ｓ１を出力する。マルチプレ
クサ１０４ｄは、“０”と比較器１０４ｃからの結果信
号Ｌ１とを入力し、制御回路１０７からの制御信号によ
りそのいずれかを選択し、選択信号Ｓ２を出力する。マ
ルチプレクサ１０４ｆは、“０”と比較器１０４ｅから
の結果信号Ｕ２とを入力し、制御回路からの制御信号に
よりそのいずれかを選択し、選択信号Ｓ３を出力する。

【００５３】図４は、比較器１０４ａの具体的な構成の
一例を示す論理回路図である。比較器１０４ａは、Ｘ０
の反転信号とＹ０とを入力とするアンドゲート１０４ａ
(１)，Ｘ１の反転信号とＹ１とを入力とするオアゲート
１０４ａ(２)，Ｘ１の反転信号とＹ１とを入力とするア
ンドゲート１０４ａ(３)，アンドゲート１０４ａ(１)の
出力とオアゲート１０４ａ(２)の出力とを入力とするア
ンドゲート１０４ａ(４)，アンドゲート１０４ａ(３)の
出力とアンドゲート１０４ａ(４)の出力とを入力とする
オアゲート１０４ａ(５)を１セット備え、Ｘ２の反転信
号とＹ２とを入力とするオアゲート１０４ａ(６)，Ｘ２
の反転信号とＹ２とを入力とするアンドゲート１０４ａ
(７)，アンドゲート１０４ａ(６)の出力とオアゲート１
０４ａ(５)の出力とを入力とするアンドゲート１０４ａ
(８)，アンドゲート１０４ａ(７)の出力とアンドゲート
１０４ａ(８)の出力とを入力とするオアゲート１０４ａ
(９)を１セット備える。同様に、Ｘ３〜Ｘ７の反転信号
とＹ３〜Ｙ７とを入力とする合計７セットを備える。

【００５４】図５は、ゲート１０４ａ(１)〜１０４ａ
(５)の真理値表である。このゲートにおいては、Ｘ０と
Ｙ０，Ｘ１とＹ１を比較し、Ｙが大きかった(Ｙ＞Ｘ)と
きは、１０４ａ(５)の出力が“１”になる。そして、１
０４ａ(５)の情報すなわちビット０とビット１との大小
関係は、ビット２の比較処理における入力(アンドゲー
ト１０４ａ(８)の入力)となる。上位ビットの比較処理
が同様に実行され、最終的には、Ｘ０〜Ｘ７＜Ｙ０〜Ｙ
７のときに、結果信号Ｌ２が、“１”となる。

【００５５】図６は、比較器１０４ｃの具体的な構成の
一例を示す論理回路図である。比較器１０４ｃは、Ｘ８
の反転信号とＹ８とを入力とするオアゲート１０４ｃ
(１)，Ｘ８の反転信号とＹ８とを入力とするアンドゲー
ト１０４ｃ(２)，アンドゲート１０４ｃ(１)の出力とマ
ルチプレクサ１０４ｂからの選択信号Ｓ１とを入力とす
るアンドゲート１０４ｃ(３)，アンドゲート１０４ｃ
(２)の出力とアンドゲート１０４ｃ(３)の出力とを入力
とするオアゲート１０４ｃ(４)を１セット備える。同様
に、Ｘ９〜Ｘ１５の反転信号とＹ９〜Ｙ１５を入力とす
る合計８セットを備える。

【００５６】図７は、１０４ｃ(１)〜１０４ｃ(４)の真
理値表である。Ｘ８とＹ８とを比較し、Ｙ８＞Ｘ８また
はＹ８＝Ｘ８でかつＳ１が“１”のときに、１０４ｃ
(４)の出力が“１”になる。そして、１０４ｃ(４)の情
報すなわちビット８の大小関係は、ビット９の比較処理
における入力となる。同様にして、上位ビットの比較処
理が実行され、最終的には、Ｘ８〜Ｘ１５＜Ｙ８〜Ｙ１
５またはＸ８〜Ｘ１５＝Ｙ８〜Ｙ１５でかつＳ１が
“１”のときに、結果信号Ｌ１が“１”となる。比較器
１０４ｄと比較器１０４ｆの具体的な論理構成は、図６
と同様である。

【００５７】図８は、マルチプレクサ１０４ｂの具体的
な構成の一例を示す論理回路図である。本例は、ＣＭＯ
Ｓインバータトランスミッションゲートを用いて構成し
たマルチプレクサである。このマルチプレクサは、結果
信号Ｌ２を入力とするトランスミッションゲート１０４
ｂ(３)と、“０”を入力とするトランスミッションゲー
ト１０４ｂ(４)とを備える。トランスミッションゲート
１０４ｂ(３)のセレクタは、制御回路１０７からの制御
信号であり、トランスミッションゲート１０４ｂ(４)の
セレクタは、制御回路１０７からの制御信号の反転信号
である。制御信号が“０”のとき、トランスミッション
ゲ−ト１０４ｂ(３)がＯＮ，トランスミッションゲート
１０４ｂ(４)がＯＦＦとなり、結果信号Ｌ２がマルチプ
レクサの出力となる。制御信号が“１”のとき、トラン
スミッションゲ−ト１０４ｂ(４）がＯＮ，トランスミ
ッションゲート１０４ｂ（３)がＯＦＦとなり，マルチ
プレクサの出力は、“０”となる。マルチプレクサ１０
４ｂ，１０４ｄ，１０４ｆも同様に構成されている。

【００５８】次に、比較可能なデータ長を８ビット，１
６ビット，３２ビットの３つの場合に分け、比較処理を
例にして、本発明による演算処理装置および演算処理方
法の特徴を説明する。

【００５９】(１)８ビットデータの比較処理 図９は、８ビットデータ比較(ＰＣＭＰ８)命令の処理手
順を示すフローチャートである。８ビットデータの比較
処理は、ＰＣＭＰ８命令により行なう。 ステップ９００：制御回路１０７は、ＰＣＭＰ８命令が
発行されると、このＰＣＭＰ８命令を取り込む。 ステップ９０１：制御回路１０７は、ＰＣＭＰ８命令を
デコードする。

【００６０】ステップ９０２：制御回路１０７は、制御
信号としてマルチプレクサ１０４ｂに“１”をセットす
る。 ステップ９０３：制御回路１０７は、制御信号としてマ
ルチプレクサ１０４ｄに“１”をセットする。 ステップ９０４：制御回路１０７は、制御信号としてマ
ルチプレクサ１０４ｆに“１”をセットする。 ステップ９０５：演算器１０４は、レジスタファイル１
００に格納されている値１と値２とを読み出す。 ステップ９０６：演算器１０４は、値１と値２のビット
０〜ビット７を比較する。 ステップ９０７：演算器１０４は、例えば値２の方が大
きかった場合に、Ｌ２フラグを“１”にセットする。 ステップ９０８：演算器１０４は、値１と値２のビット
８〜ビット１５を比較する。 ステップ９０９：演算器１０４は、例えば値２の方が大
きかった場合に、Ｌ１フラグを“１”にセットする。 ステップ９１０：演算器１０４は、値１と値２のビット
１６〜ビット２３を比較する。 ステップ９１１：演算器１０４は、例えば値２の方が大
きかった場合に、Ｕ２フラグを“１”にセットする。 ステップ９１２：演算器１０４は、値１と値２のビット
２４〜ビット３１を比較する。 ステップ９１３：演算器１０４は、例えば値２の方が大
きかった場合に、Ｕ１フラグを“１”にセットする。 なお、ステップ９０５〜９１３の処理は、同時並行的に
実行される。

【００６１】図１０は、比較命令等の処理サイクルの相
互関係すなわちパイプライン処理動作を示すタイムチャ
ートである。上記ＰＣＭＰ８処理のステップ９００は、
instruction fetch ＩＦ段で実行され、ステップ９０１
は、instruction decode ＩＤ段で実行され、ステップ
９０２〜９１３は、execute ＥＸ段で実行される。

【００６２】次に、上記ＰＣＭＰ８命令の動作をＣ言語
で記述する。Ｃ言語で記述する便宜上、レジスタファイ
ル１００を配列Ｒ［１６］，値１のレジスタの配列番号
をｍ，値２のレジスタの配列番号をｎ，Ｕ１フラグをＵ
１，Ｕ２フラグをＵ２，Ｌ１フラグをＬ１，Ｌ２フラグ
をＬ２と定義する。

【００６３】 Ｃ言語で記述したＰＣＭＰ８命令の動作は、以上の通り
である。

【００６４】(２)１６ビットデータの比較処理 図１１は、１６ビットデータ比較(ＰＣＭＰ１６)命令の
処理手順を示すフローチャートである。１６ビットデー
タの比較処理は、ＰＣＭＰ１６命令により行なう。 ステップ１１００：制御回路１０７は、ＰＣＭＰ１６命
令が発行されると、この命令を取り込む。 ステップ１１０１：制御回路１０７は、ＰＣＭＰ１６命
令をデコードする。 ステップ１１０２：制御回路１０７は、制御信号として
マルチプレクサ１０４ｂに“０”をセットする。 ステップ１１０３：制御回路１０７は、制御信号として
マルチプレクサ１０４ｆに“０”をセットする。 ステップ１１０４：制御回路１０７は、制御信号として
マルチプレクサ１０４ｄに“１”をセットする。 ステップ１１０５：演算器１０４は、レジスタファイル
１００に格納されている値１と値２とを読み出す。 ステップ１１０６：演算器１０４は、値１と値２のビッ
ト０〜ビット１５を比較する。 ステップ１１０７：演算器１０４は、例えば値２の方が
大きかった場合にＬ１フラグを“１”にセットする。 ステップ１１０８：演算器１０４は、値１と値２のビッ
ト１６〜ビット３１を比較する。 ステップ１１０９：演算器１０４は、例えば値２の方が
大きかった場合にＵ１フラグを“１”にセットする。 なお、ステップ１１０５〜１１０９の処理は、同時並行
的に実行される。

【００６５】図１１のステップ１１０２から１１０９ま
での処理は、図１０のＥＸ段で実行される。

【００６６】次に、上記ＰＣＭＰ１６命令の動作をＣ言
語で記述する。Ｃ言語で記述する便宜上、レジスタファ
イル１００を配列Ｒ［１６］，値１のレジスタの配列番
号をｍ，値２のレジスタの配列番号をｎ，Ｕ１フラグを
Ｕ１，Ｌ１フラグをＬ１と定義する。

【００６７】 Ｃ言語で記述したＰＣＭＰ１６命令の動作は、以上の通
りである。

【００６８】(３)３２ビットデータの比較処理 図１２は、３２ビットデータ比較(ＰＣＭＰ３２)命令の
処理手順を示すフローチャートである。３２ビットデー
タの比較処理は、ＰＣＭＰ３２命令により行なう。

【００６９】ステップ１２００：制御回路１０７は、Ｐ
ＣＭＰ３２命令が発行されると、このＰＣＭＰ３２命令
を取り込む。

【００７０】ステップ１２０１：制御回路１０７は、Ｐ
ＣＭＰ３２命令をデコードする。

【００７１】ステップ１２０２：制御回路１０７は、制
御信号としてマルチプレクサ１０４ｂに“０”をセット
する。

【００７２】ステップ１２０３：制御回路１０７は、制
御信号としてマルチプレクサ１０４ｄに“０”をセット
する。

【００７３】ステップ１２０４：制御回路１０７は、制
御信号としてマルチプレクサ１０４ｆに“０”をセット
する。

【００７４】ステップ１２０５：演算器１０４は、レジ
スタファイル１００に格納されている値１と値２とを読
み出す。

【００７５】ステップ１２０６：演算器１０４は、値１
と値２のビット０〜ビット３１を比較する。

【００７６】ステップ１２０７：演算器１０４は、例え
ば値２の方が大きかった場合に、Ｕ１フラグを“１”に
セットする。

【００７７】図１２のステップ１１０２から１１０９ま
での処理は、図１０のＥＸ段で実行される。

【００７８】次に、上記ＰＣＭＰ３２命令の動作をＣ言
語で記述する。Ｃ言語で記述する便宜上、レジスタファ
イル１００を配列Ｒ［１６］，値１のレジスタの配列番
号をｍ，値２のレジスタの配列番号をｎ，Ｕ１フラグを
Ｕ１と定義する。

【００７９】 Ｃ言語で記述したＰＣＭＰ３２命令の動作は、以上の通
りである。

【００８０】第１実施例においては、上述のように、８
ビット，１６ビット，３２ビットのデータ長の比較処理
を実行する３種類の比較命令を用い、マイクロコンピュ
ータ１１２内には、データの大小関係を示すフラグ１０
５を設ける。演算器１０４内には、４個の比較器１０４
ａ，１０４ｃ，１０４ｅ，１０４ｇと３個のマルチプレ
クサ１０４ｂ，１０４ｄ，１０４ｆとを設ける。演算器
１０４内のマルチプレクサ１０４ｂ，１０４ｄ，１０４
ｆは、制御回路１０７からの制御信号に基づいて結果信
号と“０”とのいずれかを選択し、比較器１０４ａ，１
０４ｃ，１０４ｅ，１０４ｇのデータ伝達経路を変更す
る。

【００８１】図１３は、上記第１実施例におけるＰＣＭ
Ｐ８命令，ＰＣＭＰ１６命令，ＰＣＭＰ３２命令のアド
レス空間の割付を説明する図である。ここでは、ＰＣＭ
Ｐ８命令を例にとって、命令のアドレス空間の割付けを
説明する。１６ビット固定長のＲＩＳＣプロセッサにお
いては、２の１６乗個の空間に命令を割り付けなければ
ならない。ＰＣＭＰ８命令では、命令弁別のための「命
令の指定領域」１３００と、「値１の指定領域」１３０
１と、「値２の指定領域」１３０２とが必要になる。値
１と値２とを格納するレジスタファイルの要素が１６個
の場合、「値１の指定領域」として４ビット、「値２の
指定領域」として４ビットが必要になる。したがって、
残りの８ビットすなわち２の８乗個の空間にマイクロコ
ンピュータとして機能するために必要な命令のすべてを
割り付けなければならない。ＰＣＭＰ８命令では２５６
個の空間が必要になる。

【００８２】ＰＣＭＰ１６命令とＰＣＭＰ３２命令も、
同様の空間を必要とする。そのため、２の１６乗個の空
間のうち比較処理命令のみで７６８個を占めることにな
る。ＲＩＳＣプロセッサにおける命令のアドレス空間の
割付は非常にタイトであり、ＲＩＳＣプロセッサでは、
命令セットを縮小することが必須となる。

【００８３】図１４は、本発明の比較命令ＰＣＭＰ８と
従来の比較命令の処理サイクルの相互関係を対比して示
すタイムチャートである。従来は、８ビット長データを
４個比較する場合、比較命令を４回発行することにな
り、図１４で明らかなように、ＩＦ段，ＩＤ段，ＥＸ段
の処理動作が４セット繰り返されることになる。

【００８４】これに対して、本発明の第１実施例によれ
ば、１回の命令発行で８ビット長のデータの場合は、４
個のデータの比較処理を同時並行的に実行できる。ま
た、既に図１０に示したように、１６ビット長のデータ
の場合も、２個のデータの比較処理を同時並行的に実行
できる。その結果、第１実施例においては、比較処理に
伴うプログラムステップ数の増加を抑制し、処理速度を
上げることができるとともに、パイプライン処理を乱す
ことがない。

【００８５】《第２実施例》図１５は、本発明による加
減算処理手段を１６ビット固定長のＲＩＳＣプロセッサ
に適用した演算処理装置の一実施例の構成を示すブロッ
ク図である。図において、第１実施例と同一機能を有す
る構成要素のブロックには同一符号を付して、その説明
を省略する。

【００８６】第２実施例が第１実施例と異なるのは、演
算器１４００に加減算機能を設けたことと、ＯＶフラグ
１４０１を設けたことである。演算器１４００は、バス
ａ１０１とバスｂ１０２とバスｃ１０３とを介して、レ
ジスタファイル１００に接続されている。

【００８７】演算結果情報１４０２は、演算器１４００
における加減算によるオーバフロー情報ＯＶ１，ＯＶ
２，ＯＶ３，ＯＶ４を含んでいる。オーバフロー情報Ｏ
Ｖ１は、演算器１４００に入力されたデータ１１７と１
１８の上位８ビットを加算または減算し、その結果オー
バフローが発生したときに、例えば“１”に設定され
る。オーバフロー情報ＯＶ２は、演算器１４００に入力
されたデータ１１７と１１８の次の８ビットを加算また
は減算し、その結果オーバフローが発生したときに、例
えば“１”に設定される。オーバフロー情報ＯＶ３は、
演算器１４００に入力されたデータ１１７と１１８のそ
の次の８ビットを加算または減算し、その結果オーバフ
ローが発生したときに、例えば“１”に設定される。オ
ーバフロー情報ＯＶ４は、演算器１４００に入力された
データ１１７と１１８の最下位の８ビットを加算または
減算し、その結果オーバフローが発生したときに、例え
ば“１”に設定される。

【００８８】オーバフロー情報ＯＶ１，ＯＶ２，ＯＶ
３，ＯＶ４は、ＯＶ１フラグ，ＯＶ２フラグ，ＯＶ３フ
ラグ，ＯＶ４フラグとして、制御回路１０７にも入力さ
れる。

【００８９】図１６は、演算器１４００の構成の一例を
示すブロック図である。演算器１４００は、全加算器１
４００ａ，１４００ｃ，１４００ｅ，１４００ｇとマル
チプレクサ１４００ｂ，１４００ｄ，１４００ｆを備え
る。全加算器１４００ａは、データ１１８のＸ０〜Ｘ７
とデータ１１７のＹ０〜Ｙ７と制御回路からの加減算制
御信号とを入力し、データ１１８のＸ０〜Ｘ７とデータ
１１７のＹ０〜Ｙ７とを演算し、オーバフロー信号ＯＶ
４を出力する。全加算器１４００ｃは、マルチプレクサ
からの選択信号Ｓ１とデータ１１８のＸ８〜Ｘ１５とデ
ータ１１７のＹ８〜Ｙ１５と制御回路からの加減算制御
信号とを入力し、データ１１８のＸ８〜Ｘ１５とデータ
１１７のＹ８〜Ｙ１５とを演算し、オーバフロー信号Ｏ
Ｖ３を出力する。全加算器１４００ｅは、マルチプレク
サからの選択信号Ｓ２とデータ１１８のＸ１６〜Ｘ２３
とデータ１１７のＹ１６〜Ｙ２３と制御回路からの加減
算制御信号とを入力し、データ１１８のＸ１６〜Ｘ２３
とデータ１１７のＹ１６〜Ｙ２３とを演算し、オーバフ
ロー信号ＯＶ２を出力する。全加算器１４００ｇは、マ
ルチプレクサからの選択信号Ｓ３とデータ１１８のＸ２
４〜Ｘ３１とデータ１１７のＹ２４〜Ｙ３１と制御回路
からの加減算制御信号とを入力し、データ１１８のＸ２
４〜Ｘ３１とデータ１１７のＹ２４〜Ｙ３１とを演算
し、オーバフロー信号ＯＶ１を出力する。マルチプレク
サ１４００ｂは、全加算器１４００ａからのキャリー信
号Ｃ４と“０”とを入力し、制御回路からの制御信号に
よりそのいずれかを選択し、選択信号Ｓ１を出力する。
マルチプレクサ１４００ｄは、全加算器１４００ｃから
のキャリー信号Ｃ３と“０”とを入力し、制御回路から
の制御信号によりそのいずれかを選択し、選択信号Ｓ２
を出力する。マルチプレクサ１４００ｆは、全加算器１
４００ｅからのキャリー信号Ｃ２と“０”とを入力し、
制御回路からの制御信号によりそのいずれかを選択し、
選択信号Ｓ３を出力する。

【００９０】図１７は、マルチプレクサ１４００ｂの具
体的な構成の一例を示す論理回路図である。このマルチ
プレクサ１４００ｂは、ＣＭＯＳインバータトランスミ
ッションゲートを用いて構成されている。マルチプレク
サ１４００ｂは、キャリー信号Ｃ４を入力とするトラン
スミッションゲート１４００ｂ(３)と、“０”を入力と
するトランスミッションゲート１４００ｂ(４)とを含ん
でいる。トランスミッションゲート１４００ｂ(３)のセ
レクタは、制御回路１０７からの制御信号であり、トラ
ンスミッションゲート１４００ｂ(４)のセレクタは、制
御回路１０７からの制御信号の反転信号である。制御信
号が“０”のとき，トランスミッションゲ−ト１４００
ｂ(３)がＯＮ，トランスミッションゲート１４００ｂ
(４)がＯＦＦとなり，マルチプレクサの出力はキャリー
信号Ｃ４となる。制御信号が“１”のとき，トランスミ
ッションゲ−ト１４００ｂ(４)がＯＮ，トランスミッシ
ョンゲート１４００ｂ(３)がＯＦＦとなり，マルチプレ
クサの出力は“０”となる。マルチプレクサ１４００
ｄ，１４００ｆも、同様の構成となる。

【００９１】次に、加算可能なデータ長を８ビット，１
６ビット，３２ビットの場合の３つの分け、加算処理を
例にして本発明による演算処理装置および演算処理方法
の特徴を説明する。

【００９２】(１)８ビットデータの加算処理 図１８は、８ビットデータの加算(ＡＤＤ８)命令の処理
手順を示すフローチャートである。８ビットデータの加
算処理は、ＡＤＤ８命令により行なう。 ステップ１８００：制御回路１０７は、ＡＤＤ８命令が
発行されると、このＡＤＤ８命令を取り込む。 ステップ１８０１：制御回路１０７は、ＡＤＤ８命令を
デコードする。 ステップ１８０２：制御回路１０７は、制御信号として
マルチプレクサ１４００ｂに“１”をセットする。 ステップ１８０３：制御回路１０７は、制御信号として
マルチプレクサ１４００ｄに“１”をセットする。 ステップ１８０４：制御回路１０７は、制御信号として
マルチプレクサ１４００ｆに“１”をセットする。 ステップ１８０５：制御回路１０７は、加減算制御信号
を“１”にセットする。 ステップ１８０６：演算器１４００は、レジスタファイ
ルに格納されている加数と被加数とを読み出す。 ステップ１８０７：演算器１４００は、被加数のビット
０〜ビット７と加数のビット０〜ビット７とを加算す
る。 ステップ１８０８：演算結果がオーバフローした場合
は、ＯＶ４フラグ１４０１が“１”にセットされ、オー
バフローしなかった場合は、“０”にクリアされる。 ステップ１８０９：演算器１４００は、被加数のビット
８〜ビット１５と加数のビット８〜ビット１５とを加算
する。 ステップ１８１０：演算結果がオーバフローした場合
は、ＯＶ３フラグ１４０１が“１”にセットされ、オー
バフローしなかった場合は、“０”にクリアされる。 ステップ１８１１：演算器１４００は、被加数のビット
１６〜ビット２３と加数のビット１６〜ビット２３とを
加算する。 ステップ１８１２：演算結果がオーバフローした場合
は、ＯＶ２フラグ１４０１が“１”にセットされ、オー
バフローしなかった場合は、“０”にクリアされる。 ステップ１８１３：演算器１４００は、被加数のビット
２４〜ビット３１と加数のビット２４〜ビット３１とを
加算する。 ステップ１８１４：演算結果がオーバフローした場合
は、ＯＶ１フラグ１４０１が“１”にセットされ、オー
バフローしなかった場合は、“０”にクリアされる。

【００９３】図１９は、加算／減算命令の処理サイクル
の相互関係すなわちパイプライン処理動作を示すタイム
チャートである。上記ステップ１８０２から１８１４ま
での処理は、図１９のＥＸ段で実行される。

【００９４】次に、上記のＡＤＤ８命令の動作をＣ言語
で記述する。Ｃ言語で記述する便宜上、レジスタファイ
ル１００を配列Ｒ［１６］，被加数のレジスタの配列番
号をｍ，加数のレジスタの配列番号をｎ，ＯＶ１フラグ
をＯＶ１，ＯＶ２フラグをＯＶ２，ＯＶ３フラグをＯＶ
３，ＯＶ４フラグをＯＶ４と定義する。

【００９５】 Ｃ言語で記述したＡＤＤ８命令処理の動作は、以上の通
りである。

【００９６】８ビットデータ減算(ＳＵＢ８)命令は、Ａ
ＤＤ８命令と同様であり、加減算制御信号が“０”にク
リアされる部分だけが異なる。ＡＤＤ８命令と同様に、
ＳＵＢ８命令をＣ言語で記述する。

【００９７】 Ｃ言語で記述したＳＵＢ８命令の処理は、以上の通りで
ある。

【００９８】(２)１６ビットデータの加算処理 図２０は、１６ビットデータの加算(ＡＤＤ１６)命令の
処理手順を示すフローチャートである。１６ビットデー
タの加算処理は、ＡＤＤ１６命令によって行なう。 ステップ２０００：制御回路１０７は、ＡＤＤ１６命令
が発行されると、このＡＤＤ１６命令を取り込む。 ステップ２００１：制御回路１０７は、ＡＤＤ１６命令
をデコードする。 ステップ２００２：制御回路１０７は、制御信号として
マルチプレクサ１４００ｂに“０”をセットする。 ステップ２００３：制御回路１０７は、制御信号として
マルチプレクサ１４００ｄに“１”をセットする。 ステップ２００４：制御回路１０７は、制御信号として
マルチプレクサ１４００ｆに“０”をセットする。 ステップ２００５：制御回路１０７は、加減算制御信号
を“１”にセットする。 ステップ２００６：演算器１４００は、レジスタファイ
ルに格納されている加数と被加数とを読み出す。 ステップ２００７：演算器１４００は、被加数のビット
０〜ビット１５と加数のビット０〜ビット１５とを加算
する。 ステップ２００８：演算結果がオーバフローした場合
は、ＯＶ３フラグ１４０１が“１”にセットされ、オー
バフローしなかった場合は、“０”にクリアされる。 ステップ２００９：演算器１４００は、被加数のビット
１６〜ビット３１と加数のビット１６〜ビット３１とを
加算する。 ステップ２０１０：演算結果がオーバフローした場合
は、ＯＶ１フラグ１４０１が“１”にセットされ、オー
バフローしなかった場合は、“０”にクリアされる。

【００９９】上記ＡＤＤ１６命令の動作をＣ言語で記述
する。Ｃ言語で記述する便宜上、レジスタファイル１０
０を配列Ｒ［１６］，被加数のレジスタの配列番号を
ｍ，加数のレジスタの配列番号をｎ，ＯＶ１フラグをＯ
Ｖ１，ＯＶ３フラグをＯＶ３と定義する。

【０１００】 Ｃ言語で記述したＡＤＤ１６命令の処理は、以上の通り
である。

【０１０１】１６ビットデータ減算(ＳＵＢ１６)命令
は、ＡＤＤ１６命令と同様であり、加減算制御信号が
“０”にクリアされる部分だけが異なる。ＡＤＤ１６命
令と同様に、ＳＵＢ１６命令をＣ言語で記述する。

【０１０２】 Ｃ言語で記述したＳＵＢ１６命令の処理は、以上の通り
である。

【０１０３】（３)３２ビットデータの加算処理 図２１は、３２ビットデータ加算(ＡＤＤ３２)命令の処
理手順を示すフローチャートである。３２ビットデータ
の加算処理は、ＡＤＤ３２命令により行なう。 ステップ２１００：制御回路１０７は、ＡＤＤ３２命令
が発行されると、このＡＤＤ３２命令を取り込む。 ステップ２１０１：制御回路１０７は、ＡＤＤ３２命令
をデコードする。 ステップ２１０２：制御回路１０７は、制御信号として
マルチプレクサ１４００ｂに“０”をセットする。 ステップ２１０３：制御回路１０７は、制御信号として
マルチプレクサ１４００ｄに“０”をセットする。 ステップ２１０４：制御回路１０７は、制御信号として
マルチプレクサ１４００ｆに“０”をセットする。 ステップ２１０５：制御回路１０７は、加減算制御信号
を“１”にセットする。 ステップ２１０６：演算器１４００は、レジスタファイ
ル１００に格納されている加数と被加数を読み出す。 ステップ２１０７：演算器１４００は、被加数のビット
０〜ビット３１に加数のビット０〜ビット３１を加算す
る。 ステップ２１０８：演算結果がオーバフローした場合に
は、ＯＶ１フラグ１４０１が“１”にセットされ、オー
バフローしなかった場合には“０”にクリアされる。

【０１０４】上記ステップ２１０２から２１０８までの
処理は、図１９のＥＸ段で実行される。

【０１０５】次に、上記のＡＤＤ３２命令の動作をＣ言
語で記述する。Ｃ言語で記述する便宜上、レジスタファ
イル１００を配列Ｒ[１６]，被加数のレジスタの配列番
号をｍ，加数のレジスタの配列番号をｎ，ＯＶ１フラグ
をＯＶ１と定義する。

【０１０６】 Ｃ言語で記述されたＡＤＤ３２命令の動作は、以上の通
りである。

【０１０７】３２ビットデータ減算(ＳＵＢ３２)命令
は、ＡＤＤ３２命令と同様であり、加減算制御信号が
“０”にクリアされる部分だけが異なる。ＡＤＤ３２命
令と同様に、ＳＵＢ３２命令をＣ言語で記述する。

【０１０８】 Ｃ言語で記述したＳＵＢ３２命令の動作は、以上の通り
である。

【０１０９】上述のように、図１５の第２実施例におい
ては、８ビット，１６ビット，３２ビットのデータ長の
加算／減算処理を実行する６種類の演算命令を設ける。
マイクロコンピュータ１１２内に、オーバフロー情報を
示すフラグを設ける。演算器１４００内に、４個の全加
算器と３個のマルチプレクサとを設ける。演算器１４０
０内のマルチプレクサは、制御回路１０７からの制御信
号に基づいて、キャリー信号と“０”のいずれかを選択
し、全加算器のデータ伝達経路を変更する。

【０１１０】したがって、本実施例によれば、１回の命
令発行で８ビット長のデータの場合は、４個のデータの
加算／減算処理を同時並行的に実行でき、１６ビット長
のデータの場合は、２個のデータの加算／減算処理を同
時並行的に実行できる。その結果、加算／減算処理に伴
うプログラムステップ数の増加を抑制し、処理速度を上
げることができるとともに、パイプライン処理を乱すこ
とがない。

【０１１１】図２２は、上述の第２実施例におけるＡＤ
Ｄ８命令，ＡＤＤ１６命令，ＡＤＤ３２命令，ＳＵＢ８
命令，ＳＵＢ１６命令，ＳＵＢ３２命令のアドレス空間
の割付を説明する図である。ここでは、ＡＤＤ８命令を
例にとり、アドレス空間の割付けを説明する。１６ビッ
ト固定長のＲＩＳＣプロセッサにおいては、２の１６乗
個の空間に命令を割り付けなければならない。ＡＤＤ８
命令では、命令弁別のための「命令の指定領域」２２０
０と、「被加数の指定領域」２２０１と、「加数の指定
領域」２２０２とが必要になる。被加数と加数とを格納
するレジスタファイルの要素が１６個の場合、「被加数
の指定領域」として４ビット、「加数の指定領域」とし
て４ビットが必要になる。したがって、残りの８ビット
すなわち２の８乗個の空間にマイクロコンピュータとし
て機能するために必要な命令をすべて割り付けなければ
ならない。ＡＤＤ８命令では２５６個の空間が必要にな
る。ＡＤＤ１６命令，ＡＤＤ３２命令，ＳＵＢ８命令，
ＳＵＢ１６命令，ＳＵＢ３２命令も同様の空間を必要と
する。そのため、２の１６乗個の空間のうち加算／減算
処理の命令のみで１５３６個を占めることになる。ＲＩ
ＳＣプロセッサにおける命令のアドレス空間の割付は非
常にタイトであり、ＲＩＳＣプロセッサでは、命令セッ
トを縮小することが必須となる。

【０１１２】《第３実施例》図２３は、比較処理におけ
る命令セットの増加を抑えた本発明による演算処理装置
の一実施例の構成を示すブロック図である。図におい
て、第１実施例と同一機能を有する構成要素のブロック
には同一符号を付し、その説明を省略する。

【０１１３】第３実施例が第１実施例と異なるのは、モ
ードレジスタ２３００を設けたことである。すなわち、
演算器１０４内のマルチプレクサ１４００は、モードレ
ジスタ２３００により、結果信号と“０”とのいずれか
を選択する。モードレジスタ２３００は、バスａ１０１
とバスｂ１０２を介して、読み書き可能である。モード
レジスタ２３００の出力は、制御回路１０７に接続され
ている。

【０１１４】図２４は、モードレジスタ２３００のビッ
トフォーマットの一例を示す図である。８ビット長のデ
ータを扱う場合は、モードレジスタ２３００のＬＳＢに
例えば“１”をセットして、ＬＳＢ＋１とＬＳＢ＋２と
は“０”にクリアする。モードレジスタ２３００の８ビ
ットモードビットに“１”がセットされると、制御回路
１０７は、マルチプレクサ１４００ｂ，１４００ｄ，１
４００ｆに、制御信号として“１”を入力する。１６ビ
ット長のデータを扱う場合は、モードレジスタ２３００
のＬＳＢ＋１を例えば“１”にセットし、ＬＳＢとＬＳ
Ｂ＋２は“０”にクリアする。モードレジスタ２３００
の１６ビットモードビットに“１”がセットされると、
制御回路１０７は、マルチプレクサ１４００ｂに制御信
号として“０”を入力し、マルチプレクサ１４００ｄに
制御信号として“１”を入力し、マルチプレクサ１４０
０ｆに制御信号として“０”を入力する。３２ビット長
のデータを扱う場合は、モードレジスタ２３００のＬＳ
Ｂ＋２を例えば“１”にセットし、ＬＳＢとＬＳＢ＋１
は“０”にクリアする。モードレジスタの３２ビットモ
ードビットに“１”がセットされると、制御回路１０７
は、マルチプレクサ１４００ｂ，１４００ｄ，１４００
ｆに制御信号として“０”を入力する。

【０１１５】次に、比較可能なデータ長が８ビットの場
合を例にとり、第３実施例における比較処理を説明す
る。

【０１１６】図２５は、８ビットデータの比較(ＦＣＭ
Ｐ)命令の処理手順を示すフローチャートである。この
場合の８ビットデータの比較処理は、モード設定とデー
タ比較命令とにより行なう。 ステップ２５００：制御回路１０７は、モードレジスタ
２３００に８ビットモードを示す値を書き込む。 ステップ２５０１：モードレジスタ２３００は、制御回
路１０７に指令信号を送り、制御回路１０７は、その指
令に応じて、演算器１０４内のマルチプレクサ１４００
ｂに“１”をセットする。 ステップ２５０２：モードレジスタ２３００は、制御回
路１０７に指令信号を送り、制御回路１０７は、その指
令に応じて、演算器１０４内のマルチプレクサ１４００
ｄに“１”をセットする。 ステップ２５０３：モードレジスタ２３００は、制御回
路１０７に指令信号を送り、制御回路１０７は、その指
令に応じて、演算器１０４内のマルチプレクサ１４００
ｆに“１”をセットする。 ステップ２５０４：ＦＣＭＰ命令が発行されると、この
ＦＣＭＰ命令を取り込む。 ステップ２５０５：制御回路１０７は、ＦＣＭＰ命令を
デコードする。 ステップ２５０６：演算器１０４は、レジスタファイル
１００に格納されている値１と値２とを読み出す。 ステップ２５０７：演算器１０４は、値１と値２のビッ
ト０〜ビット７を比較する。 ステップ２５０８：演算器１０４は、例えば値２の方が
大きかった場合は、Ｌ２フラグ１０５を“１”にセット
する。 ステップ２５０９：演算器１０４は、値１と値２のビッ
ト８〜ビット１５を比較する。 ステップ２５１０：演算器１０４は、例えば値２の方が
大きかった場合は、Ｌ１フラグ１０５を“１”にセット
する。 ステップ２５１１：演算器１０４は、値１と値２のビッ
ト１６〜ビット２３を比較する。 ステップ２５１２：演算器１０４は、例えば値２の方が
大きかった場合は、Ｕ２フラグ１０５を“１”にセット
する。 ステップ２５１３：演算器１０４は、値１と値２のビッ
ト２４〜ビット３１を比較する。 ステップ２５１４：演算器１０４は、例えば値２の方が
大きかった場合は、Ｕ１フラグ１０５を“１”にセット
する。なお、ステップ２５０６〜２５１４の処理は、同
時並行的に実行される。

【０１１７】上記ＦＣＭＰ処理のステップ２５０４〜２
５１４は、図１０のＥＸ段で実行される。

【０１１８】１６ビット長データ，３２ビット長データ
の場合も、モード設定を変更するだけで実現できること
は、上記第１実施例等との比較から容易に理解できよ
う。

【０１１９】図２６は、上記第３実施例のＦＣＭＰ命令
のアドレス空間の割付を示す図である。ＦＣＭＰ命令に
は、命令弁別のための「命令の指定領域」２６００と、
値１のレジスタを弁別するための「値１の指定領域」２
６０１と、値２のレジスタを弁別するための「値２の指
定領域」２６０２とが必要である。値１および値２を格
納するレジスタファイルの要素が１６個の場合、値１の
指定領域」２６０１に４ビット、値２の指定領域」２６
０２に４ビットが必要になる。すなわち、ＦＣＭＰ命令
で２の１６乗個の空間のうち２５６個の空間が必要とな
る。第１実施例においては、７６８個の空間を必要とし
たが、第３実施例においては、比較処理のために占める
空間は、２５６個に縮小できる。

【０１２０】《第４実施例》図２７は、加算／減算処理
における命令セットの増加を抑えた本発明による演算処
理装置の一実施例の構成を示すブロック図である。図に
おいて、図１５の第２実施例と同一機能を有する構成要
素のブロックには同一符号を付して、その説明を省略す
る。

【０１２１】第４実施例が第１実施例と異なるのは、モ
ードレジスタ２７００を設けたことである。すなわち、
演算器１０４内のマルチプレクサ１４００は、モードレ
ジスタ２７００により、キャリー信号と“０”とのいず
れかを選択する。モードレジスタ２７００は、バスａ１
０１とバスｂ１０２とを介して、読み書き可能である。
モードレジスタ２７００の出力は、制御回路１０７に接
続されている。

【０１２２】８ビット長のデータを扱う場合は、モード
レジスタ２７００のＬＳＢに例えば“１”にセットし、
ＬＳＢ＋１とＬＳＢ＋２は“０”にクリアする。モード
レジスタの８ビットモードビットに“１”がセットされ
ると、制御回路１０７は、マルチプレクサ１４００ｂ，
１４００ｄ，１４００ｆに制御信号として“１”を入力
する。１６ビット長のデータを扱う場合は、モードレジ
スタ２７００のＬＳＢ＋１を例えば“１”にセットし、
ＬＳＢとＬＳＢ＋２は“０”にクリアする。モードレジ
スタの１６ビットモードビットに“１”がセットされる
と、制御回路１０７は、マルチプレクサ１４００ｂに制
御信号として“０”を入力し、マルチプレクサｄに制御
信号として“１”を入力し、マルチプレクサ１４００ｆ
に制御信号として“０”を入力する。３２ビット長のデ
ータを扱う場合、モードレジスタ２７００のＬＳＢ＋２
を例えば“１”にセットし、ＬＳＢとＬＳＢ＋１は
“０”にクリアする。モードレジスタの３２ビットモー
ドビットに“１”がセットされると、制御回路１０７
は、マルチプレクサ１４００ｂ，１４００ｄ，１４００
ｆに制御信号として“０”を入力する。

【０１２３】次に、加算可能なデータ長が８ビットの場
合を例にとり、第４実施例における加算処理を説明す
る。

【０１２４】図２８は、８ビットデータの加算(ＡＤＤ)
命令の処理手順を示すフローチャートである。この場合
の８ビットデータの加算処理は、モード設定とデータ加
算命令により行なう。 ステップ２８００：制御回路１０７は、モードレジスタ
２７００に８ビットモードを示す値を書き込む。 ステップ２８０１：モードレジスタ２７００は、制御回
路１０７に指令信号を送り、制御回路１０７は、その指
令に応じて、演算器１０４内のマルチプレクサ１４００
ｂに“１”をセットする。 ステップ２８０２：モードレジスタ２７００は、制御回
路１０７に指令信号を送り、制御回路１０７は、その指
令に応じて、演算器１０４内のマルチプレクサ１４００
ｄに“１”をセットする。 ステップ２８０３：モードレジスタ２７００は、制御回
路１０７に指令信号を送り、制御回路１０７は、その指
令に応じて、演算器１０４内のマルチプレクサ１４００
ｆに“１”をセットする。 ステップ２８０４：制御回路１０７は、ＡＤＤ命令が発
行されると、このＡＤＤ命令を取り込む。 ステップ２８０５：制御回路１０７は、ＡＤＤ命令をデ
コードする。 ステップ２８０６：制御回路１０７は、加減算制御信号
を“１”にセットする。

【０１２５】ステップ２８０７：演算器１０４は、レジ
スタファイル１００に格納されている加数と被加数を読
み出す。 ステップ２８０８：演算器１０４は、被加数のビット０
〜ビット７に加数のビット０〜ビット７を加算する。

【０１２６】ステップ２８０９：演算結果がオーバフロ
ーした場合には、ＯＶ４フラグが“１”にセットされ、
オーバフローしなかった場合は“０”にクリアされる。 ステップ２８１０：演算器１０４は、被加数のビット８
〜ビット１５に加数のビット０〜ビット７を加算する。

【０１２７】ステップ２８１１：演算結果がオーバフロ
ーした場合には、ＯＶ３フラグが“１”にセットされ、
オーバフローしなかった場合は“０”にクリアされる。 ステップ２８１２：演算器１０４は、被加数のビット１
６〜ビット２３に加数のビット０〜ビット７を加算す
る。

【０１２８】ステップ２８１３：演算結果がオーバフロ
ーした場合には、ＯＶ２フラグが“１”にセットされ、
オーバフローしなかった場合は“０”にクリアされる。 ステップ２８１４：演算器１０４は、被加数のビット２
４〜ビット３１に加数のビット０〜ビット７を加算す
る。

【０１２９】ステップ２８１５：演算結果がオーバフロ
ーした場合には、ＯＶ１フラグが“１”にセットされ、
オーバフローしなかった場合は“０”にクリアされる。
図２８のステップ２８０４から１８１５までの処理は、
図１９のＥＸ段で実行される。

【０１３０】第４実施例における減算処理は、モード設
定と減算(ＳＵＢ)命令とにより実行できる。減算命令で
は、加減算制御信号が“０”にセットされる以外は、Ａ
ＤＤ命令と同様の処理が実行される。

【０１３１】さらに、１６ビット長データ，３２ビット
長データの場合も、モード設定を変更するのみで実現で
きることは容易に理解されよう。

【０１３２】図２９は、上記第４実施例のＡＤＤ命令と
ＳＵＢ命令のアドレス空間の割付を示す図である。例え
ばＡＤＤ命令の場合、命令弁別のための「命令の指定領
域」２９００と、被加数のレジスタを弁別するための
「被加数の指定領域」２９０１と、加数のレジスタを弁
別するための「加数の指定領域」２９０２とが必要であ
る。被加数および加数を格納するレジスタファイルの要
素が１６個の場合、「被加数の指定領域」２９０１に４
ビット、「加数の指定領域」２９０２に４ビットが必要
になる。すなわち、ＡＤＤ命令で２の１６乗個の空間の
うち２５６個の空間が必要となる。ＳＵＢ命令も同様の
空間を要するから、加減算処理に要する空間は５１２個
となる。第２実施例においては１５３６個の空間を必要
としたが、第４実施例においては、加減算処理のために
占める空間は５１２個に縮小できる。

【０１３３】《第５実施例》図３０は、演算処理におけ
る入力データを連結する命令を１６ビット固定長のＲＩ
ＳＣプロセッサに適用した本発明による演算処理装置の
一実施例の構成を示すブロック図である。図において、
第１実施例と同一機能を有する構成要素のブロックには
同一符号を付し、その説明を省略する。

【０１３４】第５実施例が第１実施例と異なるのは、演
算器３０００の機能である。演算器３０００は、レジス
タファイル１００から入力され２個または４個のレジス
タに格納されているデータを連結し、１個のレジスタに
格納する。

【０１３５】図３１は、演算器３０００の具体的な構成
を示す論理回路図である。演算器３０００は、レジスタ
Ａのビット０〜ビット７とビット０〜ビット１５とを選
択するマルチプレクサ３０００ａ，レジスタＣのビット
０〜ビット７とビット０〜ビット１５を選択するマルチ
プレクサ３０００ｂ，マルチプレクサ３０００ａの出力
を入力とするトランスミッションゲート３０００ｃ，レ
ジスタＢのビット０〜ビット７を入力とするトランスミ
ッションゲート３０００ｄ，マルチプレクサ３０００ｂ
の出力を入力とするトランスミッションゲート３０００
ｅ，レジスタＤのビット０〜ビット７を入力とするトラ
ンスミッションゲート３０００ｆを備える。

【０１３６】各マルチプレクサは、制御回路１０７から
のビット制御信号により、ビット０〜ビット７の８ビッ
トデータとビット０〜ビット１５の１６ビットデータと
を選択する。トランスミッションゲート３０００ｃは、
制御信号Ｗが“１”のときに開かれ、レジスタＡのビッ
ト０〜ビット７またはレジスタＡのビット０〜ビット１
５のデータをレジスタＥのビット２４〜ビット３１また
はビット１６〜ビット３１に格納する。トランスミッシ
ョンゲート３０００ｄは、制御信号Ｂが“１”のときに
開かれ、レジスタＢのビット０〜ビット７のデータをレ
ジスタＥのビット２４〜ビット３１に格納する。トラン
スミッションゲート３０００ｅは、制御信号Ｗが“１”
のときに開かれ、レジスタＣのビット０〜ビット７また
はレジスタＣのビット０〜ビット１５のデータをレジス
タＥのビット８〜ビット１５またはビット０〜ビット１
５に格納する。トランスミッションゲート３０００ｆ
は、制御信号Ｂが“１”のときに開かれ、レジスタＤの
ビット０〜ビット７のデータをレジスタＥのビット０〜
ビット７に格納する。

【０１３７】図３２は、マルチプレクサ３０００ａの具
体的な構成の一例を示す論理回路図である。マルチプレ
クサ３０００ａは、ＣＭＯＳインバータトランスミッシ
ョンゲートを用いて構成したマルチプレクサである。マ
ルチプレクサは，レジスタＡのビット０〜ビット７を入
力とするトランスミッションゲート３０００ａ(１)と、
レジスタＡのビット０〜ビット１５を入力とするトラン
スミッションゲート３０００ａ(２)とを備える。トラン
スミッションゲート３０００ａ(１)のセレクタは制御回
路１０７からのビット制御信号であり、トランスミッシ
ョンゲート３０００ａ(２)のセレクタは制御回路１０７
からのビット制御信号の反転信号である。ビット制御信
号が“０”のとき，トランスミッションゲ−ト３０００
ａ(１)がＯＮ，トランスミッションゲート３０００ａ
(２)がＯＦＦとなり，レジスタＡのビット０〜ビット７
がマルチプレクサの出力となる。制御信号が“１”のと
き，トランスミッションゲ−ト３０００ａ(２)がＯＮ，
トランスミッションゲート３０００ａ(１)がＯＦＦとな
り，レジスタＡのビット０〜ビット１５がマルチプレク
サの出力となる。

【０１３８】マルチプレクサ３０００ｂも同様の構成で
ある。

【０１３９】次に、連結可能なデータ長を８ビット，１
６ビットの場合の２つに分け、第５実施例における連結
処理について説明する。

【０１４０】(１)８ビットデータの連結処理 図３３は、８ビットデータの連結(ＭＲＧ８)命令の処理
手順を示すフローチャートである。８ビットデータ連結
処理は、データ連結命令(ＭＲＧ８)により行なう。 ステップ３３００：制御回路１０７は、ＭＲＧ８命令が
発行されると、ＭＲＧ８命令を取り込む。 ステップ３３０１：制御回路１０７は、ＭＲＧ８命令を
デコードする。 ステップ３３０２：制御回路１０７は、ビット制御信号
としてマルチプレクサ３０００ａに“０”をセットす
る。 ステップ３３０３：制御回路１０７は、ビット制御信号
としてマルチプレクサ３０００ｂに“０”をセットす
る。 ステップ３３０４：制御回路１０７は、制御信号Ｗを
“１”にセットする。 ステップ３３０５：制御回路１０７は、制御信号Ｂを
“１”にセットする。 ステップ３３０６：マルチプレクサ３０００ａは、ビッ
ト制御信号に従い、レジスタＡのビット０〜ビット７を
撰択し、トランスミッションゲート３０００ｃに入力
し、制御信号Ｗに従い、レジスタＡのビット０〜７のデ
ータをレジスタＥのビット２４〜ビット３１に格納す
る。 ステップ３３０７：レジスタＢのビット０〜ビット７の
データは、トランスミッションゲート３０００ｄに入力
され、制御信号Ｂに従い、レジスタＥのビット１６〜ビ
ット２３に格納される。 ステップ３３０８：マルチプレクサ３０００ｂは、ビッ
ト制御信号に従い、レジスタＣのビット０〜ビット７を
撰択し、トランスミッションゲート３０００ｅに入力
し、制御信号Ｗに従い、レジスタＣのビット０〜７のデ
ータをレジスタＥのビット８〜ビット１５に格納する。 ステップ３３０９：レジスタＤのビット０〜ビット７の
データは、トランスミッションゲート３０００ｆに入力
され、制御信号Ｂに従い、レジスタＥのビット０〜ビッ
ト７に格納される。

【０１４１】図３４は、データ連結(ＭＲＧ)命令の処理
サイクルの相互関係すなわちパイプライン処理動作を示
すタイムチャートである。図３３のステップ３３０２か
ら３３０９までの処理は、図３４のＥＸ段で実行され
る。

【０１４２】(２)１６ビットデータの連結処理 図３５は、１６ビットデータの連結(ＭＲＧ１６)命令の
処理手順を示すフローチャートである。１６ビットデー
タ連結処理は、データ連結(ＭＲＧ１６)命令により行な
う。 ステップ３５００：制御回路１０７は、ＭＲＧ１６命令
が発行されると、ＭＲＧ１６命令を取り込む。

【０１４３】ステップ３５０１：制御回路１０７は、Ｍ
ＲＧ１６命令をデコードする。

【０１４４】ステップ３５０２：制御回路１０７は、ビ
ット制御信号としてマルチプレクサ３０００ａに“１”
をセットする。

【０１４５】ステップ３５０３：制御回路１０７は、ビ
ット制御信号としてマルチプレクサ３０００ｂに“１”
をセットする。

【０１４６】ステップ３５０４：制御回路１０７は、制
御信号Ｗを“１”にセットする。

【０１４７】ステップ３５０５：制御回路１０７は、制
御信号Ｂを“０”にセットする。

【０１４８】ステップ３５０６：マルチプレクサ３００
０ａは、ビット制御信号に従い、レジスタＡのビット０
〜ビット１５を撰択し、トランスミッションゲート３０
００ｃに入力し、制御信号Ｗに従い、レジスタＡのビッ
ト０〜１５のデータをレジスタＥのビット１６〜ビット
３１に格納する。 ステップ３５０７：マルチプレクサ３０００ｂは、ビッ
ト制御信号に従い、レジスタＣのビット０〜ビット１５
を撰択し、トランスミッションゲート３０００ｅに入力
し、制御信号Ｗに従い、レジスタＣのビット０〜１５の
データをレジスタＥのビット０〜ビット１５に格納す
る。

【０１４９】図３５のステップ３５０２から３５０７ま
での処理は、図３４のＥＸ段で実行される。

【０１５０】《第６実施例》図３６は、比較処理後の分
岐命令を１６ビット固定長ＲＩＳＣプロセッサに適用し
た本発明による演算処理装置の一実施例の構成を示すブ
ロック図である。図において、図１の第１実施例と同一
機能を有する構成要素のブロックには同一符号を付し、
その説明を省略する。

【０１５１】第６実施例が第１実施例と異なるのは、レ
ジスタファイル３６００と制御回路３６０１である。レ
ジスタファイル３６００は、次に実行するプログラムの
アドレスを格納するプログラムカウンタ(ＰＣ)を含んで
いる。制御回路３６０１は、分岐命令が発行されると、
比較結果によりアドレス加算値を選択し、ＰＣから次に
実行すべきプログラムのアドレスを読み出し、それらを
加算して分岐先のアドレスを算出し、ＰＣに格納する。

【０１５２】図３７は、制御回路３６０１の具体的な構
成の一例を示す図である。制御回路３６０１は、値１を
入力とするトランスミッションゲート３６０１ａと、値
２を入力とするトランスミッションゲート３６０１ｂ
と、“０”を入力とするトランスミッションゲート３６
０１ｃと、値２を入力とするトランスミッションゲート
３６０１ｄと、トランスミッションゲート３６０１ａま
たはトランスミッションゲート３６０１ｂを入力とする
トランスミッションゲート３６０１ｅと、トランスミッ
ションゲート３６０１ｃまたはトランスミッションゲー
ト３６０１ｄを入力とするトランスミッションゲート３
６０１ｆと、比較結果フラグＵ１，Ｕ２，Ｌ１，Ｌ２を
入力とするアンドゲート３６０１ｇと、比較結果フラグ
Ｕ１，Ｕ２，Ｌ１，Ｌ２を入力とする排他的ＮＯＲゲー
ト３６０１ｈとを備える。

【０１５３】図３８は、図３７の各種ゲートの真理値表
である。トランスミッションゲート３６０１ａと３６０
１ｃのセレクタは、アンドゲート３６０１ｇからの出力
信号であり、トランスミッションゲート３６０１ｂと３
６０１ｄのセレクタは、排他的ＮＯＲゲート３６０１ｈ
からの出力信号である。アンドゲート３６０１ｇの出力
信号が“０”のときは、トランスミッションゲ−ト３６
０１ａと３６０１ｃがＯＮ，トランスミッションゲート
３６０１ｂと３６０１ｄがＯＦＦとなり、値１と“０”
が撰択される。排他的ＮＯＲゲート３６０１ｈが“０”
のとき、トランスミッションゲ−ト３６０１ｅがＯＮ，
トランスミッションゲート３６０１ｆがＯＦＦとなり、
値１が出力となる。

【０１５４】図３９は、３分岐(ＢＲ３)命令の処理手順
を示すフローチャートである。３分岐処理は、３分岐
(ＢＲ３)命令により行なう。 ステップ３９００：制御回路１０７は、ＢＲ３命令が発
行されると、ＢＲ３命令を取り込む。

【０１５５】ステップ３９０１：制御回路１０７は、Ｂ
Ｒ３命令をデコードする。 ステップ３９０２：制御回路１０７は、アドレス加算値
を選択する。 ステップ３９０３：制御回路１０７は、レジスタファイ
ル３６００からＰＣを読み出す。

【０１５６】ステップ３９０４：制御回路１０７は、ア
ドレス加算値とレジスタファイル３６００から読み出し
たＰＣとを加算する。 ステップ３９０５：制御回路１０７は、加算結果をレジ
スタファイル３６０００のＰＣに格納する。

【０１５７】なお、以上の第１〜第６実施例は、比較，
加減算，連結，分岐等の処理を単独で行なう例として説
明したが、本発明は、これに限定されない。すなわち、
各処理に対応した手段を併設すれば、比較，加減算，連
結，分岐等の処理のうち少なくとも２つの処理をユーザ
の要求に応じて実行できる演算処理装置が得られる。

【０１５８】《第７実施例》図４０は、本発明による演
算処理装置を並列演算処理付きのマイクロコンピュータ
を適用したグラフィックス装置の一実施例の概略系統構
成を示す図である。第７実施例のグラフィックス装置
は、本発明によるマイクロコンピュータと、フレームメ
モリと、表示用ハードウェアと、ＣＲＴとからなる。こ
のグラフィックス装置は、マイクロコンピュータ内のソ
フトウェアによりフレームメモリに描画し、そのデータ
を表示用ハードウェアに転送し、ＣＲＴにグラフィック
スを表示する。

【０１５９】このグラフィックス装置では、システムの
安全性を保証するために、描画可能な領域を設定し、描
画しようとしているピクセルが描画可能な領域内に入っ
ているか否かを判定する。具体的な判定処理において
は、表示画面における描画可能なＸ方向の最大値Ｘma
x、Ｙ方向の最大値Ｙmax,Ｘ方向の最小値Ｘmin,Ｙ方向
の最小値Ｙminに対応したフレームメモリのアドレス
と、描画しようとしているピクセルの座標Ｘ,Ｙとを比
較する。

【０１６０】図４１は、従来技術のグラフィックス装置
における上記領域判定の処理手順を示すフローチャート
である。(Ｘ１,Ｙ１)と(Ｘ２,Ｙ２)との間を直線で結ぶ
場合には、(Ｘ１,Ｙ１)と(Ｘ２,Ｙ２)の４個の値のいず
れかが領域内であったとき逐次判定付き描画処理を実行
し、(Ｘ１,Ｙ１)と(Ｘ２,Ｙ２)の４個の値のいずれも領
域外であった場合は終了し、(Ｘ１,Ｙ１)と(Ｘ２,Ｙ２)
の４個の値のいずれも領域内であった場合は描画処理を
実行する必要がある。すなわち、１本の直線描画を開始
するには、これらの３個の処理に分岐する必要があり、
そのためには、最大５回の判定と分岐が生ずる。さら
に、逐次判定付き描画では、１ピクセルの領域判定にお
いて、４回の判定と分岐を実行する必要がある。このよ
うにグラフィックス装置においては、最大ピクセル数×
８ステップ＋１０ステップの命令を実行する必要があ
る。例えば、図４０に示したＣＲＴの表示領域がＹ方向
が２４０ピクセル，Ｘ方向が３２０ピクセルであったと
する。ここで、その３０％に描画するとした場合、２３
０４０ピクセルに対して図４１に示した判定処理を実行
する必要があり、領域判定処理のみで１８４３３０ステ
ップを費やす。したがって、判定処理の命令数の増加
は、描画性能を低下させる大きな原因となる。

【０１６１】図４２は、本発明を前記比較処理および分
岐処理に適用し、描画領域判定処理を高速に実行する処
理手順を示すフローチャートである。この場合、１ピク
セルは８ビットデータであるとする。既に述べたよう
に、本発明においては、４回の比較処理を１ステップで
実行する。そのため、その後の１回の判定処理を含め
て、領域判定処理を２ステップで実行できる。すなわ
ち、従来の１／４のステップ数で、領域判定処理を実行
できることになる。

【０１６２】第７実施例によれば、比較処理および分岐
処理の命令数の増加を抑え、描画領域判定処理を高速に
実行できるグラフィックス装置が得られる。

【０１６３】

【発明の効果】以上説明したように、本発明によれば、
８ビット毎または１６ビット毎の演算処理を可能にして
いることから、１命令または２命令で４個のデータの演
算処理を実行できる。その結果、プログラムステップ数
の増加を抑えて、パイプライン処理を乱さずに、比較処
理等の演算処理を実行し、全体としての処理速度を高め
ることができる。

【０１６４】また、扱うデータ長の情報を格納するモー
ドレジスタを設けた場合は、モード設定後に比較処理を
実行すると、８ビット毎または１６ビット毎の演算処理
が可能となり、命令セットのコード量の増加が抑制され
る。

【図面の簡単な説明】

【図１】本発明による比較処理手段を１６ビット固定長
のＲＩＳＣプロセッサに適用した演算処理装置の第１実
施例の構成を示すブロック図である。

【図２】レジスタファイル１００から演算器１０４に出
力されるデータ１１７およびデータ１１８のビットフォ
ーマットの一例を示す図である。

【図３】演算器１０４の構成の一例を示すブロック図で
ある。

【図４】比較器１０４ａの具体的な構成の一例を示す論
理回路図である。

【図５】ゲート１０４ａ(１)〜１０４ａ(５)の真理値表
である。

【図６】比較器１０４ｃの具体的な構成の一例を示す論
理回路図である。

【図７】比較器１０４ｃ(１)〜１０４ｃ(４)の真理値表
である。

【図８】マルチプレクサ１０４ｂの具体的な構成の一例
を示す論理回路図である。

【図９】８ビットデータ比較(ＰＣＭＰ８)命令の処理手
順を示すフローチャートである。

【図１０】比較命令等の処理サイクルの相互関係すなわ
ちパイプライン処理動作を示すタイムチャートである。

【図１１】１６ビットデータ比較(ＰＣＭＰ１６)命令の
処理手順を示すフローチャートである。

【図１２】３２ビットデータ比較(ＰＣＭＰ３２)命令の
処理手順を示すフローチャートである。

【図１３】上記第１実施例におけるＰＣＭＰ８命令，Ｐ
ＣＭＰ１６命令，ＰＣＭＰ３２命令のアドレス空間の割
付を説明する図である。

【図１４】本発明の比較命令ＰＣＭＰ８と従来の比較命
令の処理サイクルの相互関係を対比して示すタイムチャ
ートである。

【図１５】本発明による加減算処理手段を１６ビット固
定長のＲＩＳＣプロセッサに適用した演算処理装置の第
２実施例の構成を示すブロック図である。

【図１６】演算器１４００の構成の一例を示すブロック
図である。

【図１７】マルチプレクサ１４００ｂの具体的な構成の
一例を示す論理回路図である。

【図１８】８ビットデータの加算(ＡＤＤ８)命令の処理
手順を示すフローチャートである。

【図１９】加算／減算命令等の処理サイクルの相互関係
すなわちパイプライン処理動作を示すタイムチャートで
ある。

【図２０】１６ビットデータの加算(ＡＤＤ１６)命令の
処理手順を示すフローチャートである。

【図２１】３２ビットデータ加算(ＡＤＤ３２)命令の処
理手順を示すフローチャートである。

【図２２】上述の第１実施例におけるＡＤＤ８命令，Ａ
ＤＤ１６命令，ＡＤＤ３２命令，ＳＵＢ８命令，ＳＵＢ
１６命令，ＳＵＢ３２命令のアドレス空間の割付を説明
する図である。

【図２３】比較処理における命令セットの増加を抑えた
本発明による演算処理装置の第３実施例の構成を示すブ
ロック図である。

【図２４】モードレジスタ２３００のビットフォーマッ
トの一例を示す図である。

【図２５】８ビットデータの比較(ＦＣＭＰ)命令の処理
手順を示すフローチャートである。

【図２６】上記第３実施例のＦＣＭＰ命令のアドレス空
間の割付を示す図である。

【図２７】加算／減算処理における命令セットの増加を
抑えた本発明による演算処理装置の第４実施例の構成を
示すブロック図である。

【図２８】８ビットデータの加算(ＡＤＤ)命令の処理手
順を示すフローチャートである。

【図２９】上記第４実施例のＡＤＤ命令とＳＵＢ命令の
アドレス空間の割付を示す図である。

【図３０】演算処理における入力データを連結する命令
を１６ビット固定長のＲＩＳＣプロセッサに適用した本
発明による演算処理装置の第５実施例の構成を示すブロ
ック図である。

【図３１】演算器３０００の具体的な構成を示す論理回
路図である。

【図３２】マルチプレクサ３０００ａの具体的な構成の
一例を示す論理回路図である。

【図３３】８ビットデータの連結(ＭＲＧ８)命令の処理
手順を示すフローチャートである。

【図３４】データ連結(ＭＲＧ)命令の処理サイクルの相
互関係すなわちパイプライン処理動作を示すタイムチャ
ートである。

【図３５】１６ビットデータの連結(ＭＲＧ１６)命令の
処理手順を示すフローチャートである。

【図３６】比較処理後の分岐命令を１６ビット固定長Ｒ
ＩＳＣプロセッサに適用した本発明による演算処理装置
の第６実施例の構成を示すブロック図である。

【図３７】制御回路３６０１の具体的な構成の一例を示
す図である。

【図３８】図３７の各種ゲートの真理値表である。

【図３９】３分岐(ＢＲ３)命令の処理手順を示すフロー
チャートである。

【図４０】本発明による演算処理装置を並列演算処理付
きのマイクロコンピュータを適用したグラフィックス装
置の第７実施例の概略系統構成を示す図である。

【図４１】従来技術のグラフィックス装置おける上記領
域判定の処理手順を示すフローチャートである。

【図４２】本発明を前記比較処理および分岐処理に適用
し、描画領域判定処理を高速に実行する処理手順を示す
フローチャートである。

【符号の説明】

１００ レジスタファイル １０１ バスａ １０２ バスｂ １０３ バスｃ １０４ 演算器 １０４ａ，１０４ｃ，１０４ｅ，１０４ｇ 比較器 １０４ｂ，１０４ｄ，１０４ｆ マルチプレクサ １０５ 比較結果フラグ １０６ リードライト回路 １０７ 制御回路 １０８ ＣＰＵ １０９ 外部バス １１０ 不揮発性ＲＡＭ １１１ Ｉ／Ｏ １１２ マイクロコンピュータ １１６ 演算結果情報 １１７ データ １１８ データ １４００ 演算器 １４０１ オーバーフローＯＶフラグ １４０２ 演算結果情報 １４００ａ，１４００ｃ，１４００ｅ，１４００ｇ 全
加算器 １４００ｂ，１４００ｄ，１４００ｆ マルチプレクサ ２３００ モードレジスタ ２７００ モードレジスタ ３０００ 演算器 ３０００ａ，３０００ｂ マルチプレクサ ３６００ レジスタファイル

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 7/50 Ｅ 9/305 9/30 ３７０ 9/34 ３３０

Claims (25)

【特許請求の範囲】
1. 【請求項１】 演算対象のデータおよび演算結果のデー
   タを一時記憶する複数のレジスタからなるレジスタファ
   イルと、前記レジスタファイルの異なるレジスタから演
   算対象のデータを読み出し所定の演算を実行し演算結果
   を出力する演算器と、演算命令に従い少なくとも前記レ
   ジスタファイルおよび前記演算器を制御し前記演算命令
   を実行する制御回路とを含む演算処理装置において、 前記演算器が、前記レジスタファイルの異なるレジスタ
   から演算対象のデータを読み出し、前記制御回路からの
   制御信号に応じて、前記データをｎ(ｎ＝自然数)個に分
   割し、分割されたデータ毎に同時並行的に演算する複数
   の演算器を含み、 前記演算処理装置が、前記演算結果を格納する結果記憶
   手段を備えたことを特徴とする演算処理装置。
2. 【請求項２】 比較対象のデータおよび比較結果のデー
   タを一時記憶する複数のレジスタからなるレジスタファ
   イルと、前記レジスタファイルの異なるレジスタから比
   較対象のデータを読み出し比較演算を実行し比較結果を
   出力する演算器と、比較命令に従い少なくとも前記レジ
   スタファイルおよび前記演算器を制御し前記比較命令を
   実行する制御回路とを含む演算処理装置において、 前記演算器が、前記レジスタファイルの異なるレジスタ
   から比較対象のデータを読み出し、前記制御回路からの
   制御信号に応じて、前記データをｎ(ｎ＝自然数)個に分
   割し、分割されたデータ毎に同時並行的に比較する複数
   の演算器を含み、 前記演算処理装置が、前記比較結果を格納する結果記憶
   手段を備えたことを特徴とする演算処理装置。
3. 【請求項３】 加減算対象のデータおよび加減算結果の
   データを一時記憶する複数のレジスタからなるレジスタ
   ファイルと、前記レジスタファイルの異なるレジスタか
   ら加減算対象のデータを読み出し加減算を実行し加減算
   結果を出力する演算器と、加減算命令に従い少なくとも
   前記レジスタファイルおよび前記演算器を制御し前記加
   減算命令を実行する制御回路とを含む演算処理装置にお
   いて、 前記演算器が、前記レジスタファイルの異なるレジスタ
   から加減算対象のデータを読み出し、前記制御回路から
   の制御信号に応じて、前記データをｎ(ｎ＝自然数)個に
   分割し、分割されたデータ毎に同時並行的に加減算する
   複数の演算器を含み、 前記演算処理装置が、前記加減算結果およびそのオーバ
   ーフロー情報を格納する結果記憶手段を備えたことを特
   徴とする演算処理装置。
4. 【請求項４】 連結対象のデータおよび連結結果のデー
   タを一時記憶する複数のレジスタからなるレジスタファ
   イルと、前記レジスタファイルの異なるレジスタから連
   結対象のデータを読み出し連結演算を実行し連結結果を
   出力する演算器と、連結命令に従い少なくとも前記レジ
   スタファイルおよび前記演算器を制御し前記連結命令を
   実行する制御回路とを含む演算処理装置において、 前記演算器が、前記レジスタファイルの異なるレジスタ
   からｎ(ｎ＝２以上の自然数)個に分割された連結対象の
   データを読み出し、前記制御回路からの制御信号に応じ
   て、前記ｎ(ｎ＝２以上の自然数)個に分割されたデータ
   を同時並行的に連結する複数の演算器を含み、 前記演算処理装置が、前記連結結果を格納する結果記憶
   手段を備えたことを特徴とする演算処理装置。
5. 【請求項５】 演算対象のデータおよび演算結果のデー
   タを一時記憶する複数のレジスタからなるレジスタファ
   イルと、前記レジスタファイルの異なるレジスタから演
   算対象のデータを読み出し所定の演算を実行し演算結果
   を出力する演算器と、演算命令に従い少なくとも前記レ
   ジスタファイルおよび前記演算器を制御し前記演算命令
   を実行する制御回路とを含む演算処理装置において、 前記演算器が、前記レジスタファイルの異なるレジスタ
   から比較対象のデータを読み出し、前記制御回路からの
   制御信号に応じて、前記データをｎ(ｎ＝自然数)個に分
   割し、分割されたデータ毎に同時並行的に比較する複数
   の演算器と、前記レジスタファイルの異なるレジスタか
   ら加減算対象のデータを読み出し、前記制御回路からの
   制御信号に応じて、前記データをｎ(ｎ＝自然数)個に分
   割し、分割されたデータ毎に同時並行的に加減算する複
   数の演算器と、前記レジスタファイルの異なるレジスタ
   からｎ(ｎ＝自然数)個に分割された連結対象のデータを
   読み出し、前記制御回路からの制御信号に応じて、前記
   ｎ(ｎ＝自然数)個に分割されたデータを同時並行的に連
   結する複数の演算器との３種類の演算器のうち少なくと
   も２種類の演算器を含み、 前記演算処理装置が、前記演算の種類に応じて前記比較
   結果，加減算結果およびそのオーバーフロー情報，連結
   結果を格納する結果記憶手段を備えたことを特徴とする
   演算処理装置。
6. 【請求項６】 演算対象のデータおよび演算結果のデー
   タを一時記憶する複数のレジスタからなるレジスタファ
   イルと、前記レジスタファイルの異なるレジスタから演
   算対象のデータを読み出し所定の演算を実行し演算結果
   を出力する演算器と、演算命令に従い少なくとも前記レ
   ジスタファイルおよび前記演算器を制御し前記演算命令
   を実行する制御回路とを含む演算処理装置において、 前記演算処理装置が、前記データの分割モードを設定す
   るモードレジスタを備え、 前記演算器が、前記レジスタファイルの異なるレジスタ
   から演算対象のデータを読み出し、前記モードレジスタ
   に設定された分割モードに基づく前記制御回路からの制
   御信号に応じて、前記データをｎ(ｎ＝自然数)個に分割
   し、分割されたデータ毎に同時並行的に演算する複数の
   演算器を含み、 前記演算処理装置が、前記演算結果を格納する結果記憶
   手段を備えたことを特徴とする演算処理装置。
7. 【請求項７】 比較対象のデータおよび比較結果のデー
   タを一時記憶する複数のレジスタからなるレジスタファ
   イルと、前記レジスタファイルの異なるレジスタから比
   較対象のデータを読み出し比較演算を実行し比較結果を
   出力する演算器と、比較命令に従い少なくとも前記レジ
   スタファイルおよび前記演算器を制御し前記比較命令を
   実行する制御回路とを含む演算処理装置において、 前記演算処理装置が、前記データの分割モードを設定す
   るモードレジスタを備え、 前記演算器が、前記レジスタファイルの異なるレジスタ
   から比較対象のデータを読み出し、前記モードレジスタ
   に設定された分割モードに基づく前記制御回路からの制
   御信号に応じて、前記データをｎ(ｎ＝自然数)個に分割
   し、分割されたデータ毎に同時並行的に比較する複数の
   演算器を含み、 前記演算処理装置が、前記比較結果を格納する結果記憶
   手段を備えたことを特徴とする演算処理装置。
8. 【請求項８】 加減算対象のデータおよび加減算結果の
   データを一時記憶する複数のレジスタからなるレジスタ
   ファイルと、前記レジスタファイルの異なるレジスタか
   ら加減算対象のデータを読み出し加減算を実行し加減算
   結果を出力する演算器と、加減算命令に従い少なくとも
   前記レジスタファイルおよび前記演算器を制御し前記加
   減算命令を実行する制御回路とを含む演算処理装置にお
   いて、 前記演算処理装置が、前記データの分割モードを設定す
   るモードレジスタを備え、 前記演算器が、前記レジスタファイルの異なるレジスタ
   から加減算対象のデータを読み出し、前記モードレジス
   タに設定された分割モードに基づく前記制御回路からの
   制御信号に応じて、前記データをｎ(ｎ＝自然数)個に分
   割し、分割されたデータ毎に同時並行的に加減算する複
   数の演算器を含み、 前記演算処理装置が、前記加減算結果およびそのオーバ
   ーフロー情報を格納する結果記憶手段を備えたことを特
   徴とする演算処理装置。
9. 【請求項９】 連結対象のデータおよび連結結果のデー
   タを一時記憶する複数のレジスタからなるレジスタファ
   イルと、前記レジスタファイルの異なるレジスタから連
   結対象のデータを読み出し連結演算を実行し連結結果を
   出力する演算器と、連結命令に従い少なくとも前記レジ
   スタファイルおよび前記演算器を制御し前記連結命令を
   実行する制御回路とを含む演算処理装置において、 前記演算処理装置が、前記データの分割モードを設定す
   るモードレジスタを備え、 前記演算器が、前記レジスタファイルの異なるレジスタ
   からｎ(ｎ＝２以上の自然数)個に分割された連結対象の
   データを読み出し、前記モードレジスタに設定された分
   割モードに基づく前記制御回路からの制御信号に応じ
   て、前記ｎ(ｎ＝２以上の自然数)個に分割されたデータ
   を同時並行的に連結する複数の演算器を含み、 前記演算処理装置が、前記連結結果を格納する結果記憶
   手段を備えたことを特徴とする演算処理装置。
10. 【請求項１０】 演算対象のデータおよび演算結果のデ
    ータを一時記憶する複数のレジスタからなるレジスタフ
    ァイルと、前記レジスタファイルの異なるレジスタから
    演算対象のデータを読み出し所定の演算を実行し演算結
    果を出力する演算器と、演算命令に従い少なくとも前記
    レジスタファイルおよび前記演算器を制御し前記演算命
    令を実行する制御回路とを含む演算処理装置において、 前記演算処理装置が、前記データの分割モードを設定す
    るモードレジスタを備え、 前記演算器が、前記レジスタファイルの異なるレジスタ
    から比較対象のデータを読み出し、前記モードレジスタ
    に設定された分割モードに基づく前記制御回路からの制
    御信号に応じて、前記データをｎ(ｎ＝自然数)個に分割
    し、分割されたデータ毎に同時並行的に比較する複数の
    演算器と、前記レジスタファイルの異なるレジスタから
    加減算対象のデータを読み出し、前記モードレジスタに
    設定された分割モードに基づく前記制御回路からの制御
    信号に応じて、前記データをｎ(ｎ＝自然数)個に分割
    し、分割されたデータ毎に同時並行的に加減算する複数
    の演算器と、前記レジスタファイルの異なるレジスタか
    らｎ(ｎ＝自然数)個に分割された連結対象のデータを読
    み出し、前記モードレジスタに設定された分割モードに
    基づく前記制御回路からの制御信号に応じて、前記ｎ
    (ｎ＝自然数)個に分割されたデータを同時並行的に連結
    する複数の演算器との３種類の演算器のうち少なくとも
    ２種類の演算器を含み、 前記演算処理装置が、前記演算の種類に応じて前記比較
    結果，加減算結果およびそのオーバーフロー情報，連結
    結果を格納する結果記憶手段を備えたことを特徴とする
    演算処理装置。
11. 【請求項１１】 請求項１ないし１０のいずれか一項に
    記載の演算処理装置において、 前記演算器が、前記制御回路からの制御信号または所定
    信号に応じて、前記各分割されたデータの演算結果を隣
    合う前記分割されたデータに反映させるか否かを選択す
    るマルチプレクサを前記各分割されたデータの演算を実
    行する演算器間に備えたことを特徴とする演算処理装
    置。
12. 【請求項１２】 請求項１ないし１１のいずれか一項に
    記載の演算処理装置において、 前記レジスタファイルが、次に実行すべきプログラムの
    アドレスを格納するプログラムカウンタを含み、 前記制御回路が、分岐命令の発行に応じて、前記演算結
    果によりアドレス加算値を選択し、前記プログラムカウ
    ンタから次に実行すべきプログラムのアドレスを読み出
    し、分岐先のアドレスを算出する手段を含むことを特徴
    とする演算処理装置。
13. 【請求項１３】 請求項２，５，７，１０，１１，１２
    のいずれかに記載の演算処理装置と、表示すべき図形を
    記憶するフレームメモリと、前記フレームメモリに描画
    された図形を表示する表示装置とからなり、 演算処理装置が、描画しようとしているピクセルが描画
    可能な領域にあるか否かを座標の比較により判定する演
    算器を含むことを特徴とするグラフィックス装置。
14. 【請求項１４】 複数のレジスタからなり演算対象のデ
    ータおよび演算結果のデータを一時記憶するレジスタフ
    ァイルの異なる前記レジスタから演算対象のデータを読
    み出し、演算命令に従い所定の演算を実行し演算結果を
    出力する演算処理方法において、 前記演算命令に基づく制御信号に応じて、読み出した前
    記データをｎ(ｎ＝自然数)個に分割し、 分割されたデータ毎に同時並行的に演算し、 前記演算結果を格納することを特徴とする演算処理方
    法。
15. 【請求項１５】 複数のレジスタからなり比較対象のデ
    ータおよび比較結果のデータを一時記憶するレジスタフ
    ァイルの異なる前記レジスタから演算対象のデータを読
    み出し、比較命令に従い所定の比較を実行し比較結果を
    出力する演算処理方法において、 前記比較命令に基づく制御信号に応じて、読み出した前
    記データをｎ(ｎ＝自然数)個に分割し、 分割されたデータ毎に同時並行的に比較し、 前記比較結果を格納することを特徴とする演算処理方
    法。
16. 【請求項１６】 複数のレジスタからなり加減算対象の
    データおよび加減算結果のデータを一時記憶するレジス
    タファイルの異なる前記レジスタから加減算対象のデー
    タを読み出し、加減算命令に従い所定の加減算を実行し
    加減算結果を出力する演算処理方法において、 前記加減算命令に基づく制御信号に応じて、読み出した
    前記データをｎ(ｎ＝自然数)個に分割し、 分割されたデータ毎に同時並行的に加減算し、 前記加減算結果およびそのオーバーフロー情報を格納す
    ることを特徴とする演算処理方法。
17. 【請求項１７】 複数のレジスタからなり連結対象のデ
    ータおよび連結結果のデータを一時記憶するるレジスタ
    ファイルの異なるレジスタから連結対象のデータを読み
    出し、連結命令に従い連結演算を実行し連結結果を出力
    する演算処理方法において、 前記連結命令に基づく制御信号に応じて、前記レジスタ
    ファイルの異なるレジスタからｎ(ｎ＝２以上の自然数)
    個に分割された連結対象のデータを読み出し、読み出し
    た前記分割データを同時並行的に連結し、 前記連結結果を格納することを特徴とする演算処理方
    法。
18. 【請求項１８】 複数のレジスタからなり演算対象のデ
    ータおよび演算結果のデータを一時記憶するレジスタフ
    ァイルの異なる前記レジスタから演算対象のデータを読
    み出し、演算命令に従い所定の演算を実行し演算結果を
    出力する演算処理方法において、 比較命令に基づく制御信号に応じて、読み出した前記デ
    ータをｎ(ｎ＝自然数)個に分割し、分割されたデータ毎
    に同時並行的に比較する手順と、加減算命令に基づく制
    御信号に応じて、読み出した前記データをｎ(ｎ＝自然
    数)個に分割し、分割されたデータ毎に同時並行的に加
    減算し、前記加減算結果およびそのオーバーフロー情報
    を得る手順と、連結命令に基づく制御信号に応じて、前
    記レジスタファイルの異なるレジスタからｎ(ｎ＝２以
    上の自然数)個に分割された連結対象のデータを読み出
    し、読み出した前記分割データを同時並行的に連結する
    との３種類の演算手順のうち少なくとも２種類の演算手
    順を含み、 前記演算の種類に応じて前記比較結果，加減算結果のオ
    ーバーフロー情報，連結結果を格納することを特徴とす
    る演算処理方法。
19. 【請求項１９】 複数のレジスタからなり演算対象のデ
    ータおよび演算結果のデータを一時記憶するレジスタフ
    ァイルの異なる前記レジスタから演算対象のデータを読
    み出し、演算命令に従い所定の演算を実行し演算結果を
    出力する演算処理方法において、 モードレジスタに設定された分割モードに基づく制御信
    号に応じて、読み出した前記データをｎ(ｎ＝自然数)個
    に分割し、 分割されたデータ毎に同時並行的に演算し、 前記演算結果を格納することを特徴とする演算処理方
    法。
20. 【請求項２０】 複数のレジスタからなり比較対象のデ
    ータおよび比較結果のデータを一時記憶するレジスタフ
    ァイルの異なる前記レジスタから演算対象のデータを読
    み出し、比較命令に従い所定の比較を実行し比較結果を
    出力する演算処理方法において、 モードレジスタに設定された分割モードに基づく制御信
    号に応じて、読み出した前記データをｎ(ｎ＝自然数)個
    に分割し、 分割されたデータ毎に同時並行的に比較し、 前記比較結果を格納することを特徴とする演算処理方
    法。
21. 【請求項２１】 複数のレジスタからなり加減算対象の
    データおよび加減算結果のデータを一時記憶するレジス
    タファイルの異なる前記レジスタから加減算対象のデー
    タを読み出し、加減算命令に従い所定の加減算を実行し
    加減算結果を出力する演算処理方法において、 モードレジスタに設定された分割モードに基づく制御信
    号に応じて、読み出した前記データをｎ(ｎ＝自然数)個
    に分割し、 分割されたデータ毎に同時並行的に加減算し、 前記加減算結果およびそのオーバーフロー情報を格納す
    ることを特徴とする演算処理方法。
22. 【請求項２２】 複数のレジスタからなり連結対象のデ
    ータおよび連結結果のデータを一時記憶するるレジスタ
    ファイルの異なるレジスタから連結対象のデータを読み
    出し、連結命令に従い連結演算を実行し連結結果を出力
    する演算処理方法において、 モードレジスタに設定された分割モードに基づく制御信
    号に応じて、前記レジスタファイルの異なるレジスタか
    らｎ(ｎ＝２以上の自然数)個に分割された連結対象のデ
    ータを読み出し、読み出した前記分割データを同時並行
    的に連結し、前記連結結果を格納することを特徴とする
    演算処理方法。
23. 【請求項２３】 複数のレジスタからなり演算対象のデ
    ータおよび演算結果のデータを一時記憶するレジスタフ
    ァイルの異なる前記レジスタから演算対象のデータを読
    み出し、演算命令に従い所定の演算を実行し演算結果を
    出力する演算処理方法において、 モードレジスタに設定された分割モードに基づく制御信
    号に応じて、読み出した前記データをｎ(ｎ＝自然数)個
    に分割し、分割されたデータ毎に同時並行的に比較する
    手順と、モードレジスタに設定された分割モードに基づ
    く制御信号に応じて、読み出した前記データをｎ(ｎ＝
    自然数)個に分割し、分割されたデータ毎に同時並行的
    に加減算し、前記加減算結果およびそのオーバーフロー
    情報を得る手順と、モードレジスタに設定された分割モ
    ードに基づく制御信号に応じて、前記レジスタファイル
    の異なるレジスタからｎ(ｎ＝２以上の自然数)個に分割
    された連結対象のデータを読み出し、読み出した前記分
    割データを同時並行的に連結するとの３種類の演算手順
    のうち少なくとも２種類の演算手順を含み、前記演算の
    種類に応じて前記比較結果，加減算結果のオーバーフロ
    ー情報，連結結果を格納することを特徴とする演算処理
    方法。
24. 【請求項２４】 前記レジスタファイルが次に実行すべ
    きプログラムのアドレスを格納するプログラムカウンタ
    を含み、請求項１４ないし２３のいずれか一項に記載の
    演算処理方法において、 分岐命令の発行に応じて、前記演算結果によりアドレス
    加算値を選択し、前記プログラムカウンタから次に実行
    すべきプログラムのアドレスを読み出し、分岐先のアド
    レスを算出することを特徴とする演算処理方法。
25. 【請求項２５】 請求項１５，１８，２０，２３のいず
    れか一項に記載の比較処理手順により、描画しようとし
    ているピクセルの座標と描画可能な領域の座標とを比較
    し、描画の可否を判定することを特徴とするグラフィッ
    クス演算処理方法。