JPS63276126A - 命令デコ−ド回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置の演算を実行するための命令デコ
ード回路に係わり、特に演算実行部に例えばモードレジ
スタを設けてこのレジスタに格納されたデータにより、
例えばインストラクションレジスフに記憶された命令語
の演算語長を決めるようにした命令デコード回路に関す
る。

〔従来の技術〕

ストアトプロ°グラム方式の情報処理装置、例えばミニ
コンビ二一夕では、主記憶装置から命令語を取り出して
デコードすなわち解読し、その後、演算実行部で論理演
算を行っている。すなわち取り出された命令語は一時、
第１の記憶手段（以下インストラクションレジスタと称
する。）に記憶させて、この命令語の一部を命令デコー
ダ回路に人力させてデコードを行うことによりミニコン
ピユータは演算を実行している。ミニコンピユータが加
算または乗算などの演算の実行をするための演算実行部
には第２の記憶手段（以下モードレジスタと称する。）
が設けられている。このモードレジスタに格納されたデ
ータにより演算語長が単精度（４バイト）であるか、あ
るいは複精度（８バイト）であるかを決められていない
場合はこの演算語長を仮定してデコードされている。

このとき、演算実行部に演算を実行するときに必要な実
行アドレスがデコードされる。この演算実行部では演算
語長に応じて加算または乗算などの演算を実行するが、
仮定された演算語長が演算を行う場合に用いる演算語長
と異なるときは、この実行アドレスを基にして演算語長
を補正しなければならない。例えば、演算語長を単精度
から複精度に補正する場合には演算語長が単精度である
ときの実行アドレスが無効になってしまう。

〔発明が解決しようとする問題点〕

ところが、このような命令デコード回路では、演算実行
部に設けられたモードレジスタに記憶されたデータによ
り演算語長を決定することができない。そこで、演算語
長を仮定して命令の解読を行っていた。この場合には、
仮定された演算語長を補正するとき、補正前の実行アド
レスが無効になるので、再度このアドレスをデコードし
なければならない。このため演算を実行するときに余分
の処理時間、いわゆるオーバーヘッドが増加するという
問題があった。

そこで、本発明はこのオーバーヘッドを軽減するために
演算語長を補正しム＜でもすむように命令語をデコード
する前に演算語長を決定することにある。

〔問題点を解決するための手段〕

本発明では、（ｉ）情報処理装置の演算を実行するため
に用いられる命令デコード回路で、デコードするための
命令語を一時記憶するインストラクションレジスタ等の
第１の記憶手段と、演算語長を指定するための情報を記
憶するモードレジスタ等の第２の記憶手段と、（ｉｉ　
）第１の記憶手段が出力する信号の一部を指定すること
により第２の記憶手段から出力される信号を選択するマ
ルチプレクサ回路と、（ｉｉｉ　）第１の記憶手段が出
力する一部の信号およびこのマルチプレクサ回路から選
択された信号に基づいて命令語の解読を行うデコーダと
を命令デコード回路に具備させる。

ここで、モードレジスタはこのレジスタに格納されたデ
ータにより演算語、長を決定することができるが、特に
このレジスタから演算語長が決定されていない命令が読
み出された場合には、マルチプレクサ回路から選択され
た信°号により演算語長を決定することも可能である。

このように本発明ではモードレジスタが記憶する情報を
選択するためのマルチプレクサ回路を設けることにより
、演算語長を決定してからデコードを行うことができる
。このため、演算語長を補正する必要がないので演算実
行部に演算を実行させるための実行アドレスを再度デコ
ードしなくてもすむ。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図は本発明の一実施例におけるミニコンピユータの
命令デコード回路の構成を表わしたものである。この図
で示すようにミニコンピユータの命令デコード回路は主
記憶装置１１、インストラクションレジスタ１２、マル
チプレクサ回路１３、デコーダ１４および演算実行部１
５から構成されている。特に、インストラクションレジ
スタ１２とデコーダ１４との間にマルチプレクサ回路１
３が設けられ、演算実行１１１５はモードレジスタ１６
を有している。

ミニコンピユータの主記憶装置１１からデコードするた
めに命令語１７はフェッチ（命令取り出し）される。フ
ェッチされた命令語１７は一時記憶させるためにインス
トラクションレジスタ１２に入力される。ここで記憶さ
れた命令語１７はインストラクションレジスタ１２の出
力信号の一部１８をデコーダ１４に人力させる。

インストラクションレジスタ１２の出力信号の残りの一
部１９をマルチプレクサ回路１３へ入力することにより
、この回路１３が動作を行うことができる。演算実行部
１５が有するモードレジスタ１６から出力された複数の
信号２１は被選択信号としてマルチプレクサ回路１３に
入力される。

モードレジスタ１６が記憶するデータにより演算語長が
単精度であるか、あるいは複精度であるかが決められて
いる場合は、出力信号１９の指定によりマルチプレクサ
回路１３で信号２１のいずれかが選択される。マルチプ
レクサ回ｖ４１３から選択された信号２２はデコーダ１
４に人力される。

デコーダ１４は信号１・８および信号２２に基づいてイ
ンストラクションレジスタ１２に記憶された命令語１７
をデコードする。デコードされた命令語１７はデコード
情報信号群２３として演算実行部１５に人力されて、命
令語１７の命令の演算を実行するために用いられる。

特にモードレジスタ１６から演算語長が決められていな
い命令を読み出す場合でも、命令語１７の一部に相当す
る信号１９のうち、いずれかの信号がモードレジスタ１
６で演算語長を決定するという指定を行うフィールドに
存在する。このため、マルチプレクサ回路１３でこのフ
ィールドが存在する信号１９を選択した信号２２により
演算語長を決定することができる。ここで、デコーダ１
４は信号１８右よび演算語長を決定することができる信
号２２に基づいてインストラクションレジスタ１２に記
憶された命令語１７を完全にデコードすることが可能に
なる。

以上説明した実施例では、ミニコンピユータを用いたが
これに限るものではなく、本発明は他のコンピュータに
も適用できることはもちろんである。

〔発明の効果〕

このように、本発明によればインストラクションレジス
タとデコーダとの間にマルチプレクサ回路を設けること
により、演算語長を決定してからデコードを行うことが
できる。これにより、演算語長の補正を行う必要がな（
なるので、この補正を行うのに要する時間いわゆるオー
バーヘッドが軽減できる。このため演算実行部の高速処
理が可能となるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデコーダ回路のブロッ
ク図を表わす。 １２・・・・・・インストラクションレジスタ（第１の
記憶手段）、 １３・・・・・・マルチプレクサ回路、１４・・・・・
・デコーダ、 １６・・・・・・モードレジスタ（第２の記憶手段）、
１８・・・・・・第１の記憶手段が出力する信号の一部
、１９・・・・・・第１の記憶手段が出力する残りの一
部の信号、 ２２・・・・・・ マルチプレクサ回路から選択された信号。 出　願　人　　　　　日本電気株式会社代　理　人　　
　　　弁理士　山内　梅雄第１図

Claims (1)

1. 【特許請求の範囲】 １、情報処理装置の演算を実行するために用いられる命
   令デコード回路で、デコードするための命令語を一時記
   憶する第１の記憶手段と、 演算語長を指定するための情報を記憶する第２の記憶手
   段と、 前記第１の記憶手段が出力する信号の一部を指定するこ
   とにより第２の記憶手段から出力される信号を選択する
   マルチプレクサ回路と、 前記第１の記憶手段が出力する残りの一部の信号および
   このマルチプレクサ回路から選択された信号に基づいて
   前記命令語の解読を行うデコーダとを具備することを特
   徴とした命令デコード回路。 ２、第１の記憶手段はレジスタであることを特徴とする
   特許請求の範囲第１項記載の命令デコード回路。 ３、第２の記憶手段はレジスタであり、このレジスタに
   格納されたデータにより演算語長が決定されることを特
   徴とする特許請求の範囲第１項記載の命令デコード回路
   。 ４、第２の記憶手段から演算語長が決定されていない命
   令が読み出された場合は、マルチプレクサ回路から選択
   された信号により演算語長が決定されることを特徴とす
   る特許請求の範囲第１項記載の命令デコード回路。