JPS62219128A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データ処理装置において、１つの命令コードに任意の数
のオペランド組を付加した命令形式を採用し、同一動作
を任意数のオペランド組に対して繰り返し実行するよう
にしたものである。

〔産業上の利用分野〕

本発明は電子計算機、電子交換機などのデータ処理装置
に関し、プログラム容量の削減、命令実行速度の向上を
はかった、新しい命令形式を従案するものである。

〔従来技術〕

従来の命令形式は一般に、処理動作種別を示す命令コー
ド部と、その命令種別に応じて１つないし３つのオペラ
ンド部とよりなるものであった。

オペランドが複数、例ば２つのオペランドＡ、　　Ｂを
用いる場合は、オペランドＡとオペランドＢとを演算し
てオペランドＡにその結果を格納する、またはオペラン
ドＡの内容をそのまま又は何らかの処理をしてオペラン
ドＢへ格納する、というものであった。又、３つのオペ
ランドＡ、Ｂ、Ｃを用いる場合は、オペランドＡとオペ
ランドＢとを演算してその結果をオペランドＣへ格納す
るというものであった。

いずれの場合にも命令コードで指定された処理は、１つ
の命令についてはそれらオペランドの組に対して１回行
われるのみであった。

又、ムーブ系の命令では各オペランドの指定に先頭番地
とバイト数とを指定することにより、連続する領域につ
いて同一の処理動作を繰り返し実行させることも知られ
ている。しかしこの場合は連続した領域に限られ、とび
とびのアドレスや任意の複数アドレスのオペランドにつ
いて同一処理動作を繰り返し実行させることはできず、
個々のオペランドについてそれぞれ命令を用意する必要
があった。

〔発明の解決すべき問題点〕

一方、近年のデータ処理装置ではプログラムが大型化・
複雑化し、記憶装置の容量も増大の一途を辿っており、
アドレスのビット数も増加することになる。また豊富な
機能を備え゛るために命令の種類も増加する傾向にあり
、命令コード部のビット数も増力旧頃向にある。更にオ
ペランドとして指定される汎用レジスタの個数、従って
レジスタ指定部のビット数も増大傾向にあり、結局１つ
の命令のビット数が増大する傾向にあり、プログラムの
長大化に拍車をかけることとなる。

所で、プログラムの中で同一の命令コードであうでオペ
ランドのみが異なる、命令が連続的に使用される場合が
しばしばある。特にメモリからレジスタへのロード系の
命令やその逆のストア系の命令に゛そのような場合が多
い。このような場合でも従来の命令形式では、各オペラ
ンド組毎に１つの命令を用意する必要があったため、プ
ログラムの容量が増大するのみでなく、実行に際しても
同一の命令デコードを繰り返し行なうため効率が悪いと
言う問題があった。

〔問題点を解決する手段〕

本発明では、上記の問題点を解決するために、同じ命令
コードであってオペランドのみが異な不命令を複数連続
使用する代わりに、１つの命令コードに複数のオペラン
ドを並記する命令形式を導入した。

（作用〕 こうすることにより、命令コード部の重複が無くなる分
、メモリ容量が節約でき、また実行時にも第２オペラン
ド以降についての命令デコード時間が短縮されて処理速
度の向上につながる。

〔実施例〕

第１図は本発明の一実施例における命令形式を示し、ロ
ード／ストア系の命令ではメモリ・アドレスとレジスタ
との２つのオペランドが、１つのオペランド化を形成す
る。

図中、１は命令コード部（ＯＰ）　、２はオペランド化
の個数を示すオペランド組数指定部（Ｘ）、３．３・・
・は各オペランド化であり、３１はレジスタ指定部（Ｒ
）、３２はメモリアドレス指定部（Ａ　Ｄ）である。尚
、各メモリアドレス指定部の中の構成は従来どおり、ペ
ースレジスタ指定部とインデクスレジスタ指定部′とデ
ィスプレースメント部とより構成するものでよい。

又、各オペランド化におけるオペランド構成、即ちオペ
ランドの数、各オペランドがレジスタなのかメモリアド
レスなのか等は、命令コードによって定まるので、各オ
ペランド化の区切りを検出することができ、またオペラ
ンド組数指定部の値に基づけば、命令の区切りも検出で
きる。

第２図は本発明の一実施例ブロック図であり、４は命令
バッファレジスタ、４１は命令デコーダ（ＤＥＣ）　、
４２は命令バッファ制御部、４３は命令先取り制御部、
４４はオペランド組抽出部、５は汎用レジスタ群、６は
演算ユニット（Ｅユニット）、７はメモリ制御ユニット
　（秀ユニット）、８は主記憶装置である。

命令バッファレジスタ４にはＳユニット７にあるキャッ
シュメモリから、命令先取り制御部４３の制御により命
令が先取りされる。命令バッファ制御部４２は命令デコ
ーダ４１からの信号に基づいて、命令の区切りを検出し
て命令バッファレジスタ間のシフトを制御し、命令長に
よらず命令コード部が必ず所定の位置に（即ち命令デコ
ーダ４１のある位置に）セットされるよう制御する。

又、オペランド組抽出部４４は命令デコーダ４１からの
信号に基づき、命令バッファ制御部４２と連携しつつ順
次オペランド組を抽出し、そのオペランド形式に応じて
汎用レジスタ群５及び／又はＳユニット７のキャッシュ
メモリをアクセスさせる。

命令デコーダ４１にはオペランド組数指定部Ｘの値を、
１組のオペランドについて実行する毎に減算して、その
命令の全てのオペランド組についての実行が終了したこ
とを検出する手段を含む。

命令デコーダ４１はマイクロプログラムで実現してもよ
いことはいうまでもない。

マイクロプログラムで実現するにせよハードウェアで実
現するにせよ、本発明の場合には一部命令コードをデコ
ードした後は、オペランド組の抽出と実行のみ制御すれ
ばよいので、逐一命令コードをデコードする従来例に比
べて、第２オペランド組以降の処理速度を早くすること
ができる。

Ｃ発明の効果〕 以上の如く、本発明によれば任意のオペランドについて
同一の処理を連続実行する場合に、命令の記述量が少な
くて済み、メモリの有効利用が可能となるばかりでなく
、処理速度の向上も期待される。

尚、本発明は機械語命令の形式の改良であり、高級言語
で書かれたソースプログラムをコンパイルする際に、同
一命令の連続する箇所があったら本発明の命令形式に圧
縮するようにするのが一般的な使用態様と考えられる。

【図面の簡単な説明】

第１図は本発明による命令形式の一実施例を示す図、第
２図は本発明の一実施例ブロック図である。第２図にお
いて、４は命令バッファレジスタ、４１は命令デコーダ
（ＤＥＣ）　、４２は命令バッファ制御部、４３は命令
先取り制御部、４４はオペランド組抽出部、５は汎用レ
ジスタ群、６は演算ユニット（Ｅユニット）、７はメモ
リ制御ユニット（Ｓユニット）、８は主記憶装置である
。 １　　２　　　オペランド組 ）　ン 本発明の一実施例　命令形式を示す閲 第１図

Claims (1)

1. 【特許請求の範囲】 処理動作種別を示す命令コード部と、該処理動作を施す
   べき１または複数のオペランドよりなるオペランド組の
   組数を示すオペランド組数指定部と、該オペランド組数
   指定部で示された組数のオペランド部とよりなる命令を
   用い、 上記命令コード部及び上記オペランド組数指定部にもと
   づいて命令の区切りを検出する手段（４１、４２）と、
   該区切りに至るまで、上記オペランド組数指定部で指定
   された組数の各オペランド組に対して、上記命令コード
   部で指定された処理動作を繰り返し実行する手段（４１
   、４４）とを備えたことを特徴とするデータ処理装置。