JPS60179844A - 命令再読出し制御方式 - Google Patents
命令再読出し制御方式Info
- Publication number
- JPS60179844A JPS60179844A JP3580384A JP3580384A JPS60179844A JP S60179844 A JPS60179844 A JP S60179844A JP 3580384 A JP3580384 A JP 3580384A JP 3580384 A JP3580384 A JP 3580384A JP S60179844 A JPS60179844 A JP S60179844A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ）発明の技術分野
本発明は命令再読出し制御方式、特にパイプライン制御
を行うデータ処理装置において、次の命令の開始アドレ
ス計算を、先行読出し用アドレス計算とは別の回路によ
り常時行い、後続命令の再読出しを必要とする命令につ
いて、命令再読出しを早く開始できるようにした命令再
読出し制御方式に関するものである。
を行うデータ処理装置において、次の命令の開始アドレ
ス計算を、先行読出し用アドレス計算とは別の回路によ
り常時行い、後続命令の再読出しを必要とする命令につ
いて、命令再読出しを早く開始できるようにした命令再
読出し制御方式に関するものである。
（Ｂ）従来技術と問題点
パイプライン制御により命令を実行するデータ処理装置
においては、いわゆるロードＰＳＷ（ＬＰＳＷ）命令や
主記憶キー設定（Ｓ Ｓ Ｋ）命令等のＣＰＵの状態を
変更する命令を実行したときには、先取りしていた後続
命令をすべて捨てて、あらためて命令をフェッチする必
要がある。この動作は、「命令再読出し」と呼ばれる。
においては、いわゆるロードＰＳＷ（ＬＰＳＷ）命令や
主記憶キー設定（Ｓ Ｓ Ｋ）命令等のＣＰＵの状態を
変更する命令を実行したときには、先取りしていた後続
命令をすべて捨てて、あらためて命令をフェッチする必
要がある。この動作は、「命令再読出し」と呼ばれる。
この命令再読出し動作は、プログラム特にオペレーティ
ング・システム（Ｏ３）中でしばしば引き起こされるの
で、この動作を高速に行い、ロスを少なくすることが、
処理装置の性能上、極めて重要である。
ング・システム（Ｏ３）中でしばしば引き起こされるの
で、この動作を高速に行い、ロスを少なくすることが、
処理装置の性能上、極めて重要である。
第１図および第２図は従来方式による問題点を説明する
ための図を示す。
ための図を示す。
第１図は、命令フェッチに３ステージ、命令実行に６ス
テージかかるパイプライン構成の計算機における従来の
命令再読出しの例を示している。
テージかかるパイプライン構成の計算機における従来の
命令再読出しの例を示している。
命令のフェッチ制御は、例えば命令をフェッチするアド
レスを決定するｌステージと、命令アドレスを実アドレ
スに変換するＩＴステージと、命令をバッファから読み
出すＩＢステージとからなり、実行制御は、命令フェッ
チ後に、命令をデコードするＤステージと、オペランド
・アドレスを計算するΔステージと、オペランド・アド
レスを実アドレスに変換するＴステ７ジと、記憶制御部
が管理するバッファから読み出しを行うＢステージと、
演算処理するＥステージと、結果をチｚ７りして書き込
むＷステージの各制御ステージからなう。
レスを決定するｌステージと、命令アドレスを実アドレ
スに変換するＩＴステージと、命令をバッファから読み
出すＩＢステージとからなり、実行制御は、命令フェッ
チ後に、命令をデコードするＤステージと、オペランド
・アドレスを計算するΔステージと、オペランド・アド
レスを実アドレスに変換するＴステ７ジと、記憶制御部
が管理するバッファから読み出しを行うＢステージと、
演算処理するＥステージと、結果をチｚ７りして書き込
むＷステージの各制御ステージからなう。
これらの各ステージは、一般に独立であって、先行制御
が可能であり、高速な計算機では、パイプライン処理が
行われている。以下、上記制御ステージをもつ場合を例
にして説明するが、本発明は、これに限られるわけでは
ない。
が可能であり、高速な計算機では、パイプライン処理が
行われている。以下、上記制御ステージをもつ場合を例
にして説明するが、本発明は、これに限られるわけでは
ない。
命令再読出しを起こす命令は、通常マルチフローであり
、ＤステージないしＷステージが複数組でもって１命令
を構成する。そして、第１図図示の如く、命令再読出し
が決定されるフローｆｌの後にも、数フローｆ２〜ｆ４
あるのが普通である。従来の方式では、途中のフローｆ
１で検出された命令再読出し情報をもとにして、命令の
最終フローｆ４の最終Ｗステージの後、命令を再読出し
するアドレスを算出して、命令再読出しを行っている。
、ＤステージないしＷステージが複数組でもって１命令
を構成する。そして、第１図図示の如く、命令再読出し
が決定されるフローｆｌの後にも、数フローｆ２〜ｆ４
あるのが普通である。従来の方式では、途中のフローｆ
１で検出された命令再読出し情報をもとにして、命令の
最終フローｆ４の最終Ｗステージの後、命令を再読出し
するアドレスを算出して、命令再読出しを行っている。
即ち、命令を再読出しするアドレスを算出する従来の回
路は、例えば第２図図示の如くになっている。第２図に
おいて、１は命令アドレスレジスタ、２は半語カウンタ
、３はＰＦＫレジスタ、４は命令の実効アドレスを生成
する加算器、５は命令実効アドレスレジスタ、６はバッ
ファ、７は命令語レジスタを表す。
路は、例えば第２図図示の如くになっている。第２図に
おいて、１は命令アドレスレジスタ、２は半語カウンタ
、３はＰＦＫレジスタ、４は命令の実効アドレスを生成
する加算器、５は命令実効アドレスレジスタ、６はバッ
ファ、７は命令語レジスタを表す。
従来の回路では、命令アドレスレジスタ１は、ｐｓｗの
命令アドレス部（ＰＳＷＩ ＡＲ）を兼用し、ＰＳＷの
一部と同じレジスタになっている。
命令アドレス部（ＰＳＷＩ ＡＲ）を兼用し、ＰＳＷの
一部と同じレジスタになっている。
通常の命令フェッチ時には、命令アドレスレジスタ１と
ＰＦＫレジスク３の内容（通常の場合８）とを加え合わ
せることにより、フェッチすべき命令アドレスをめる。
ＰＦＫレジスク３の内容（通常の場合８）とを加え合わ
せることにより、フェッチすべき命令アドレスをめる。
命令再読出しの時に後続命令の）′ドレスをめる際や、
割り込みが起こり、実行中であった命令アドレス（ＯＬ
ＤＰＳＷ）が必要であるときには、フェッチアドレスと
半語カウンタ２の内容である命令アドレスとの変位を、
命令アドレスレジスタ１から減じることにより、そのア
ドレスをめるようにされる。
割り込みが起こり、実行中であった命令アドレス（ＯＬ
ＤＰＳＷ）が必要であるときには、フェッチアドレスと
半語カウンタ２の内容である命令アドレスとの変位を、
命令アドレスレジスタ１から減じることにより、そのア
ドレスをめるようにされる。
このような方式の場合、後続命令のフェッチは、前の命
令が終了してからでないと、実行できない。
令が終了してからでないと、実行できない。
即ち命令アドレスレジスタ１をＰＳＷの一部に兼用して
いるため、命令実行の途中で命令アドレスレジスタ１を
変えることができないからである。。
いるため、命令実行の途中で命令アドレスレジスタ１を
変えることができないからである。。
従って、命令再読出しのためのアドレスは、命令の最終
フローの終了後でないと作成されず、命令を再読出しし
て、後続命令の実行を開始するまでに、多くのロスが生
じるという問題があった。また、例えば分岐命令では、
命令アドレスレジスタ１を変えてしまうことがあるが、
分岐命令の前の命令で割込みなどが発生すると、０ＬＤ
ＰＳＷ情報として、その命令のアドレスが必要となる。
フローの終了後でないと作成されず、命令を再読出しし
て、後続命令の実行を開始するまでに、多くのロスが生
じるという問題があった。また、例えば分岐命令では、
命令アドレスレジスタ１を変えてしまうことがあるが、
分岐命令の前の命令で割込みなどが発生すると、０ＬＤ
ＰＳＷ情報として、その命令のアドレスが必要となる。
従って、命令アドレスレジスタ１を変える命令は、前の
命令を終了するまで実行できないという問題もある。
命令を終了するまで実行できないという問題もある。
（Ｃ）発明の目的と構成
本発明は上記問題点の解決を図り、ｐｓｗの命令アドレ
ス部である現在実行中のアドレスを示す命令アドレスレ
ジスタと先行読出し用の命令アドレスレジスタとを分離
し、命令の実行途中でも後者の命令アドレスレジスタを
変更可能にし、命令再読出し時の命令フェッチを早いタ
イミングで開始できるようにすることを目的としている
。また、前の命令で割込みが起こっても、ＰＳＷＩＡＲ
によって０ＬＤＰＳＷを得ることができるようにし、命
令アドレスレジスタ１を書きかえてしまう命令について
も、パイプラインに入れることを可能にして、処理を高
速化することを目的としている。
ス部である現在実行中のアドレスを示す命令アドレスレ
ジスタと先行読出し用の命令アドレスレジスタとを分離
し、命令の実行途中でも後者の命令アドレスレジスタを
変更可能にし、命令再読出し時の命令フェッチを早いタ
イミングで開始できるようにすることを目的としている
。また、前の命令で割込みが起こっても、ＰＳＷＩＡＲ
によって０ＬＤＰＳＷを得ることができるようにし、命
令アドレスレジスタ１を書きかえてしまう命令について
も、パイプラインに入れることを可能にして、処理を高
速化することを目的としている。
そのため、本発明の命令再読出し制御方式は、パイプラ
インにより命令を実行制御する情報処理装置におりる命
令再読出し制御方式において、命令を先行読出しするア
ドレスが格納される第１の命令アドレスレジスタと、現
在実行中である命令の命令アドレスを示す第２の命令ア
ドレスレジスタと、命令の長さを示す命令長レジスタと
、上記第２の命令アドレスレジスタの内容と上記命令長
レジスタの内容とを加算し次に位置する命令のアｌζレ
スを演算する加算器とを備え、命令再りａｔ出しの事象
検出時に上記加算器の出力を上記第１の命令アドレスレ
ジスタにセットし、命令再読出しを実行するよう構成し
たことを特徴としている。以下、図面を参照しつつ、実
施例に従って説明する。
インにより命令を実行制御する情報処理装置におりる命
令再読出し制御方式において、命令を先行読出しするア
ドレスが格納される第１の命令アドレスレジスタと、現
在実行中である命令の命令アドレスを示す第２の命令ア
ドレスレジスタと、命令の長さを示す命令長レジスタと
、上記第２の命令アドレスレジスタの内容と上記命令長
レジスタの内容とを加算し次に位置する命令のアｌζレ
スを演算する加算器とを備え、命令再りａｔ出しの事象
検出時に上記加算器の出力を上記第１の命令アドレスレ
ジスタにセットし、命令再読出しを実行するよう構成し
たことを特徴としている。以下、図面を参照しつつ、実
施例に従って説明する。
（Ｄ）発明の実施例
第３図は本発明による制御概要を説明するためのタイム
チャート、第４図は本発明の一実施例要部構成、第５図
は本発明を用いた命令処理回路の例を示す。
チャート、第４図は本発明の一実施例要部構成、第５図
は本発明を用いた命令処理回路の例を示す。
本発明の場合、各フローの終り（“各命令の終り”では
ない）毎に命令再読出し用のアドレスを作成する。そし
て、第３図図示の如く、命令再読出しが決定されたフロ
ー１１の最後で作成されたアドレスをもとにして、命令
再読出しが開始される。
ない）毎に命令再読出し用のアドレスを作成する。そし
て、第３図図示の如く、命令再読出しが決定されたフロ
ー１１の最後で作成されたアドレスをもとにして、命令
再読出しが開始される。
このように最終フローｆ４の終了を待たずに途中のフロ
ーから命令再読出しを行うことによって、従来例におけ
る時間的なロスを減少させることができる。
ーから命令再読出しを行うことによって、従来例におけ
る時間的なロスを減少させることができる。
そのため、命令再読出し用のアドレスを作成する回路は
、例えば第４図図示の如くになっている。
、例えば第４図図示の如くになっている。
第４図中、符号３ないし７は第２図に対応し、１０は実
行中の命令アドレスを保持する命令アドレスレジスタ、
１１は実行中の命令の命令長を保持する命令長レジスタ
、１２は次の命令アドレスを演算する加算器、１３は先
行読出し用の命令アドレスレジスタを表す。
行中の命令アドレスを保持する命令アドレスレジスタ、
１１は実行中の命令の命令長を保持する命令長レジスタ
、１２は次の命令アドレスを演算する加算器、１３は先
行読出し用の命令アドレスレジスタを表す。
命令アドレスレジスタ１０は、ＰＳＷの命令アドレス部
（ＰＳＷＩＡＲ）と兼用されており、現在実行中である
命令の先頭アドレスを保持する。
（ＰＳＷＩＡＲ）と兼用されており、現在実行中である
命令の先頭アドレスを保持する。
また、命令長レジスタ１１は、実行中である命令の命令
長を保持する。加算器１２は、これら２つのレジスタの
内容を、毎サイクル加算し、命令再読出しが必要になっ
たときの命令再読出しすべき命令アドレス、即ち次の命
令アドレスを演算する。
長を保持する。加算器１２は、これら２つのレジスタの
内容を、毎サイクル加算し、命令再読出しが必要になっ
たときの命令再読出しすべき命令アドレス、即ち次の命
令アドレスを演算する。
この命令アドレスレジスタ１０とは別に、命令アドレス
レジスタ１３が設けられ、これは、例えば８ハイド単位
に命令を先行読出しするためのアドレスを保持する。
レジスタ１３が設けられ、これは、例えば８ハイド単位
に命令を先行読出しするためのアドレスを保持する。
ＰＦＫレジスタ３は、初期値“０”であって、その後に
は“８°の値を保持する。加算器４は、命令アドレスレ
ジスタ１３の値とＰＦＫレジスタ３の値とを加算し、実
効アドレスをレジスタ５にセントする。このアドレスに
よって、ハ・ノファ６が検索され、命令がフェッチされ
て、命令語レジスタ７に読み出されることになる。以降
は、命令アドレスに“８゛加算されて、順次フエ・ノチ
が行われる。なお、命令アドレスレジスタ１３や命令語
レジスタ７等が、命令分岐時のために、複数個設けられ
る構成をとってもよい。
は“８°の値を保持する。加算器４は、命令アドレスレ
ジスタ１３の値とＰＦＫレジスタ３の値とを加算し、実
効アドレスをレジスタ５にセントする。このアドレスに
よって、ハ・ノファ６が検索され、命令がフェッチされ
て、命令語レジスタ７に読み出されることになる。以降
は、命令アドレスに“８゛加算されて、順次フエ・ノチ
が行われる。なお、命令アドレスレジスタ１３や命令語
レジスタ７等が、命令分岐時のために、複数個設けられ
る構成をとってもよい。
命令再読出しが必要となったとき、命令の途中であって
も、それを検出したフローの最後に、命令アドレスレジ
スタ１０と命令長レジスタ１１とを加算した値を、命令
アドレスレジスタ１３にセントするよう制御する。 こ
れによって、直ちに命令再読出しが開始され、前命令の
最終フロー終了を待つことなく、命令を再読出しするこ
とが可能になる。
も、それを検出したフローの最後に、命令アドレスレジ
スタ１０と命令長レジスタ１１とを加算した値を、命令
アドレスレジスタ１３にセントするよう制御する。 こ
れによって、直ちに命令再読出しが開始され、前命令の
最終フロー終了を待つことなく、命令を再読出しするこ
とが可能になる。
第５図は本発明を用いた命令処理回路の例を示しており
、図中の符号３〜７．１０〜１３は第４図に対応し、１
４は命令ポインタであって、現在実行している命令が命
令アドレスレジスタ１３の示すアドレスから何ハーフ・
ワード（Ｉ（ａｌｆ Ｗｏｒｄ）目かを示すポインタ、
１５は先取りした命令のアドレスを計算する加算器、１
６ないし１８はそれぞれ各ステージに対応する命令アド
レスレジスタ、２０はデコードした命令の命令長レジス
タ、２１ないし２４はそれぞれ各ステージに対応する命
令長レジスタ、２５は選択したステージに対応する命令
アドレスレジスタ１６〜１８の１つと、命令長レジスタ
２１〜２３の対応するものとを加算する加算器、３０は
ディスプレイスメント・レジスタ、３１はベース・レジ
スタ、３２はインデックス・レジスタ、３３はオペラン
ド・アドレス生成回路、３４および３５はオペランド・
アドレス・レジスタ、３６はオペランド語レジスタ、３
７は実行回路、３８は結果レジスタを表す。
、図中の符号３〜７．１０〜１３は第４図に対応し、１
４は命令ポインタであって、現在実行している命令が命
令アドレスレジスタ１３の示すアドレスから何ハーフ・
ワード（Ｉ（ａｌｆ Ｗｏｒｄ）目かを示すポインタ、
１５は先取りした命令のアドレスを計算する加算器、１
６ないし１８はそれぞれ各ステージに対応する命令アド
レスレジスタ、２０はデコードした命令の命令長レジス
タ、２１ないし２４はそれぞれ各ステージに対応する命
令長レジスタ、２５は選択したステージに対応する命令
アドレスレジスタ１６〜１８の１つと、命令長レジスタ
２１〜２３の対応するものとを加算する加算器、３０は
ディスプレイスメント・レジスタ、３１はベース・レジ
スタ、３２はインデックス・レジスタ、３３はオペラン
ド・アドレス生成回路、３４および３５はオペランド・
アドレス・レジスタ、３６はオペランド語レジスタ、３
７は実行回路、３８は結果レジスタを表す。
最初、命令アドレスレジスタ１０のＰＳＷ命令アドレス
部に、実行すべき命令アドレスが格納されると、命令ア
ドレスレジスタ１３にも同じアドレスが供給される。そ
して前述したように、加算器４によって計算されたアド
レスに従って、８ハイド単位で、順次命令がフェッチさ
れる。命令ポインタ１４は、実行される各命令が、８バ
イト単位でフェッチされた命令のどこに位置するかにつ
いての相対ポインタを保持する。加算器１５の出力は、
パイプラインで流れる命令のアドレスであり、各ステー
ジ毎に設けられた複数段のシフトレジスタで構成される
命令アドレスレジスタ１６〜１８に、順次送り出される
。一方、これに対応して、命令長を保持する命令長レジ
スタ２０の内容が、複数段に設けられた命令長レジスタ
２１〜２４に送り出される。
部に、実行すべき命令アドレスが格納されると、命令ア
ドレスレジスタ１３にも同じアドレスが供給される。そ
して前述したように、加算器４によって計算されたアド
レスに従って、８ハイド単位で、順次命令がフェッチさ
れる。命令ポインタ１４は、実行される各命令が、８バ
イト単位でフェッチされた命令のどこに位置するかにつ
いての相対ポインタを保持する。加算器１５の出力は、
パイプラインで流れる命令のアドレスであり、各ステー
ジ毎に設けられた複数段のシフトレジスタで構成される
命令アドレスレジスタ１６〜１８に、順次送り出される
。一方、これに対応して、命令長を保持する命令長レジ
スタ２０の内容が、複数段に設けられた命令長レジスタ
２１〜２４に送り出される。
オペランド・アドレス生成回路３３は、レジスタ３０〜
３２等の内容から、オペランドの実効アドレスを計算し
、オペランド・アドレス・レジスタ３４にセントする。
３２等の内容から、オペランドの実効アドレスを計算し
、オペランド・アドレス・レジスタ３４にセントする。
これによって、バッファ６がアクセスされて、オペラン
ド語が用意され、演算ユニット部である実行回路３７に
よって、演算が行われる。その結果は、結果レジスタ３
８に書き込まれる。
ド語が用意され、演算ユニット部である実行回路３７に
よって、演算が行われる。その結果は、結果レジスタ３
８に書き込まれる。
本発明の場合、第４図によって説明したように、ＰＳＷ
と兼用する命令アドレスレジスタ１０と命令長レジスタ
１１とに基づいて、加算器１２が次の命令アドレスを計
算するので、命令再読出しのシーケンスが早く開始され
るようになっている。
と兼用する命令アドレスレジスタ１０と命令長レジスタ
１１とに基づいて、加算器１２が次の命令アドレスを計
算するので、命令再読出しのシーケンスが早く開始され
るようになっている。
さらに本実施例では、各ステージに対応して命令アドレ
スを保持する命令アドレスレジスタ１６〜１８の内容と
、各命令長レジスタ２１〜２３の内容とを加算する加算
器２５が設けられており、この出力が、先取り命令アド
レスレジスタ１３に導かれるようになっているため、Ａ
ステージ、ＴステージまたはＢステージからの命令再読
出しも、可能になっている。
スを保持する命令アドレスレジスタ１６〜１８の内容と
、各命令長レジスタ２１〜２３の内容とを加算する加算
器２５が設けられており、この出力が、先取り命令アド
レスレジスタ１３に導かれるようになっているため、Ａ
ステージ、ＴステージまたはＢステージからの命令再読
出しも、可能になっている。
（Ｅ）発明の詳細
な説明した如く本発明によれば、早いタイミングで命令
再読出しのアドレスを作成し、最終フローの終了を待つ
ことなく、早期に命令再塾出しを開始できるので、処理
性能が向上する。
再読出しのアドレスを作成し、最終フローの終了を待つ
ことなく、早期に命令再塾出しを開始できるので、処理
性能が向上する。
第１図および第２図は従来方式による問題点を説明する
ための図、第３図は本発明による制御概要を説明するた
めのタイムチャー１−１第４図は本発明の一実施例要部
構成、第５図は本発明を用いた命令処理回路の例を示す
。 図中、１は命令アドレスレジスタ、２は半語カウンタ、
３ばＰＦＫレジスク、４は命令の実効アドレスを生成す
る加算器、５は命令実効アドレスレジスタ、６はバッフ
ァ、７は命令語レジスタ、１０は命令アドレスレジスタ
、１１は命令長レジスタ、１２は加算器、１３は先行読
出し用の命令アドレスレジスタを表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛ぐ外１名） 第 ３（２］ 窮 ４ 図
ための図、第３図は本発明による制御概要を説明するた
めのタイムチャー１−１第４図は本発明の一実施例要部
構成、第５図は本発明を用いた命令処理回路の例を示す
。 図中、１は命令アドレスレジスタ、２は半語カウンタ、
３ばＰＦＫレジスク、４は命令の実効アドレスを生成す
る加算器、５は命令実効アドレスレジスタ、６はバッフ
ァ、７は命令語レジスタ、１０は命令アドレスレジスタ
、１１は命令長レジスタ、１２は加算器、１３は先行読
出し用の命令アドレスレジスタを表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛ぐ外１名） 第 ３（２］ 窮 ４ 図
Claims (1)
- パイプラインにより命令を実行制御する情報処理装置に
おける命令再読出し制御方式において、命令を先行読出
しするアドレスが格納される第１の命令アドレスレジス
タと、現在実行中である命令の命令アドレスを示す第２
の命令アドレスレジスタと、命令の長さを示す命令長レ
ジスタと、上記第２の命令アドレスレジスタの内容と上
記命令長レジスタの内容とを加算し次に位置する命令の
アドレスを演算する加算器とを備え、命令再読出しの事
象検出時に上記加算器の出力を上記第１の命令アドレス
レジスタにセソドし、命令再読出しを実行するよう構成
したことを特徴とする命令再読出し制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3580384A JPS60179844A (ja) | 1984-02-27 | 1984-02-27 | 命令再読出し制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3580384A JPS60179844A (ja) | 1984-02-27 | 1984-02-27 | 命令再読出し制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60179844A true JPS60179844A (ja) | 1985-09-13 |
| JPH0235330B2 JPH0235330B2 (ja) | 1990-08-09 |
Family
ID=12452077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3580384A Granted JPS60179844A (ja) | 1984-02-27 | 1984-02-27 | 命令再読出し制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60179844A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142742A (ja) * | 1983-12-29 | 1985-07-27 | Hitachi Ltd | デ−タ処理装置 |
| JPS638492A (ja) * | 1986-06-27 | 1988-01-14 | 花王株式会社 | 衣料用液体洗剤組成物 |
-
1984
- 1984-02-27 JP JP3580384A patent/JPS60179844A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142742A (ja) * | 1983-12-29 | 1985-07-27 | Hitachi Ltd | デ−タ処理装置 |
| JPS638492A (ja) * | 1986-06-27 | 1988-01-14 | 花王株式会社 | 衣料用液体洗剤組成物 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235330B2 (ja) | 1990-08-09 |
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