JPS586972B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS586972B2 JPS586972B2 JP54170987A JP17098779A JPS586972B2 JP S586972 B2 JPS586972 B2 JP S586972B2 JP 54170987 A JP54170987 A JP 54170987A JP 17098779 A JP17098779 A JP 17098779A JP S586972 B2 JPS586972 B2 JP S586972B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- branch
- buffer register
- pointer
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は情報処理装置に関し、特に、１つまたは複数の
命令バツファレジスタと、該命令バツファレジスタのど
の位置から命令を取り出すべきかを指示するポインタを
有し、該ポインタで指示された位置から命令を順次取り
出して処理を行なう情報処理装置に関する。
命令バツファレジスタと、該命令バツファレジスタのど
の位置から命令を取り出すべきかを指示するポインタを
有し、該ポインタで指示された位置から命令を順次取り
出して処理を行なう情報処理装置に関する。
第１図に代表的な分岐命令の形式を示す。
図中、ＯＰは、命令の動作コードを示し、マスクフィー
ルドＭ１は分岐条件を示す。
ルドＭ１は分岐条件を示す。
分岐アドレスは、（Ｘ２）＋（Ｂ２）＋Ｄ２の和によっ
て求められる。
て求められる。
（ ）は、レジスタの内容を示す。
第２図ａは、パイプライン制御方式における従来の分岐
命令の動作を示し、第２図ａのＤ，Ｒ，Ａ，Ｂ１、Ｂ２
，Ｅ１，Ｅ２，ＣＫ，Ｗは、それぞれパイプラインの各
ステートを示しており、２サイクル毎に異なった命令が
パイプラインに入る事が出来、そして複数の命令を平行
処理出来るようにされている。
命令の動作を示し、第２図ａのＤ，Ｒ，Ａ，Ｂ１、Ｂ２
，Ｅ１，Ｅ２，ＣＫ，Ｗは、それぞれパイプラインの各
ステートを示しており、２サイクル毎に異なった命令が
パイプラインに入る事が出来、そして複数の命令を平行
処理出来るようにされている。
Ｄは、命令の解読（デコード）を行なうステート、Ｒは
オペランドアドレスを求めるためのインデックス（Ｘ２
）、ベース（Ｂ２）の各レジスタ読み出しステート、Ａ
は読み出されたレジスタの内容から（Ｘ２）＋（Ｂ２）
＋Ｄ２の論理演算を行ない、記憶装置にアクセスするた
めのアドレスを求めるステート、Ｂ１，Ｂ２は、求めら
れたアドレスを使って記憶装置にアクセスするステート
である。
オペランドアドレスを求めるためのインデックス（Ｘ２
）、ベース（Ｂ２）の各レジスタ読み出しステート、Ａ
は読み出されたレジスタの内容から（Ｘ２）＋（Ｂ２）
＋Ｄ２の論理演算を行ない、記憶装置にアクセスするた
めのアドレスを求めるステート、Ｂ１，Ｂ２は、求めら
れたアドレスを使って記憶装置にアクセスするステート
である。
ただし、分岐命令の場合のＢ２ステートは、分岐決定を
行なうステートでもある。
行なうステートでもある。
Ｅ１，Ｅ２は、求められたオペランドデータを使って演
算を行なうステート、ＣＫはデータのチェックを行なう
ステート、Ｗは、各種レジスタに書き込みを行なうステ
ートである。
算を行なうステート、ＣＫはデータのチェックを行なう
ステート、Ｗは、各種レジスタに書き込みを行なうステ
ートである。
従来は、分岐先命令の取り出しを、分岐命令のＤ，Ｒ，
Ａ，Ｂ１，Ｂ２のステートの中で行ない、分岐先命令を
命令バッファに取り込むのがＥ１ステートであるため、
第２図ａに示すように分岐命令の性能は、５サイクルで
あった。
Ａ，Ｂ１，Ｂ２のステートの中で行ない、分岐先命令を
命令バッファに取り込むのがＥ１ステートであるため、
第２図ａに示すように分岐命令の性能は、５サイクルで
あった。
本発明は分岐命令の性能を高めるため、命令バツファの
中の命令先頭位置を示す指標を各々の命令バツファに対
応して持ち、現在の命令位置から数命令後の命令を解読
して、分岐命令であった場合、分岐先命令を先取りする
ことにより、分岐命令な高速に処理することを目的とす
る。
中の命令先頭位置を示す指標を各々の命令バツファに対
応して持ち、現在の命令位置から数命令後の命令を解読
して、分岐命令であった場合、分岐先命令を先取りする
ことにより、分岐命令な高速に処理することを目的とす
る。
そして、そのため本発明は１つまたは複数の命令バツフ
ァレジスタと、該命令バツファレジスタのどの位置から
命令を取り出すべきかを指示するポインタを有し、該ポ
インタで指示された位置から命令を順次取り出して処理
を行なう情報処理装置において、上記各命令バンファレ
ジスタ内の命令の先頭位置を示す命令バツファレジスタ
内命令位置フラグと、後続命令の先頭位置を示す後続命
令位置フラグをもうけ、命令語を記憶部より読出すごと
に少なくとも該読出された命令語の一部のビットのデコ
ード結果と、当該時点の後続命令位置フラグの値と、す
でにセットされている命令バツファレジスタ内命令位置
フラグの状況によって新たな命令語中の命令先頭位置を
検出し、対応する命令バツファレジスタの命令バツファ
レジスタ内命令位置フラグをセットするとともに、上記
ポインタと上記命令バツファレジスタ内命令位置フラグ
の値によって上記ポインタが指示する現取り出し中の命
令の次命令または数命令後の命令を先行取り出ししてデ
コードし、該先行取り出しした命令が分岐命令の場合は
さらにその分岐先アドレスを計算し、分岐先アドレスか
ら命令を先行読出しするようにしたことを特徴とする。
ァレジスタと、該命令バツファレジスタのどの位置から
命令を取り出すべきかを指示するポインタを有し、該ポ
インタで指示された位置から命令を順次取り出して処理
を行なう情報処理装置において、上記各命令バンファレ
ジスタ内の命令の先頭位置を示す命令バツファレジスタ
内命令位置フラグと、後続命令の先頭位置を示す後続命
令位置フラグをもうけ、命令語を記憶部より読出すごと
に少なくとも該読出された命令語の一部のビットのデコ
ード結果と、当該時点の後続命令位置フラグの値と、す
でにセットされている命令バツファレジスタ内命令位置
フラグの状況によって新たな命令語中の命令先頭位置を
検出し、対応する命令バツファレジスタの命令バツファ
レジスタ内命令位置フラグをセットするとともに、上記
ポインタと上記命令バツファレジスタ内命令位置フラグ
の値によって上記ポインタが指示する現取り出し中の命
令の次命令または数命令後の命令を先行取り出ししてデ
コードし、該先行取り出しした命令が分岐命令の場合は
さらにその分岐先アドレスを計算し、分岐先アドレスか
ら命令を先行読出しするようにしたことを特徴とする。
以下、本発明を図面により説明する。
第２図ｂは本発明における分岐命令の動作を示す図であ
り、図中、分岐先命令の先取りシーケンスにおけるＤＰ
ステートは分岐先命令の先取りのための分岐命令解読ス
テート、ＲＰステートは分岐先命令のアドレスを求める
ためのインデックス、ベースレジスタの読み出しステー
ト、ｉはアドレス発生ステート、Ｂ１，Ｂ２は、記憶装
置からの読み出しステートである。
り、図中、分岐先命令の先取りシーケンスにおけるＤＰ
ステートは分岐先命令の先取りのための分岐命令解読ス
テート、ＲＰステートは分岐先命令のアドレスを求める
ためのインデックス、ベースレジスタの読み出しステー
ト、ｉはアドレス発生ステート、Ｂ１，Ｂ２は、記憶装
置からの読み出しステートである。
第２図ｂに示すように、現在の命令位置が命令０であり
、命令０から数命令後の命令が、分岐命令であった場合
、命令０の１サイクル後に、分岐命令の先取りのために
ＤＰステートを始める。
、命令０から数命令後の命令が、分岐命令であった場合
、命令０の１サイクル後に、分岐命令の先取りのために
ＤＰステートを始める。
ＤＰステートで解読された分岐命令が、分岐しない分岐
命令（例えばマスクフィールドＭ１がオール零）である
場合には、ＲＰステートには進まない。
命令（例えばマスクフィールドＭ１がオール零）である
場合には、ＲＰステートには進まない。
それ以外の場合、ＲＰ，ｉ，Ｂ１，Ｂ２と進め分岐先命
令を先取りしておく。
令を先取りしておく。
この場合、前後の命令、命令０〜３には、何等影響を及
ぼさない。
ぼさない。
第３図により後述するように、４つの命令バツファレジ
スタＩＷＲ，ＩＷＲＣ，ＩＢＲ１，ＩＢＲ０がもうけら
れており、この先取り動作以前に取り込んでおいた第３
図の命令バンファレジスタＩＷＲの内容は、ＩＷＲＣに
退避させておく。
スタＩＷＲ，ＩＷＲＣ，ＩＢＲ１，ＩＢＲ０がもうけら
れており、この先取り動作以前に取り込んでおいた第３
図の命令バンファレジスタＩＷＲの内容は、ＩＷＲＣに
退避させておく。
続いて先取りした分岐先命令をＩＷＲに取り込む。
従がって分岐命令に後続する命令は、ＩＷＲＣ，ＩＢＲ
Ｉ，ＩＢＲ０に入っており、先取りした分岐先命令は、
ＩＷＲに入っている事になる。
Ｉ，ＩＢＲ０に入っており、先取りした分岐先命令は、
ＩＷＲに入っている事になる。
分岐命令を実行する時、先取りした分岐先命令が有効で
あれば、分岐命令の後続命令３の１サイクル後に分岐先
命令を始める。
あれば、分岐命令の後続命令３の１サイクル後に分岐先
命令を始める。
そして分岐命令のＢ２ステートで処理装置内の分岐条件
とＭ１フィールドを比較し、分岐するか否かを決定する
。
とＭ１フィールドを比較し、分岐するか否かを決定する
。
従がって分岐を判断するＢ２ステートまでは、１サイク
ル毎に命令を実行することになる。
ル毎に命令を実行することになる。
Ｂ２ステートで分岐判断が決定すれば、分岐判断に従が
って分岐先の命令または命令３のいずれかをキャンセル
し、以後残った片方の命令を続行する。
って分岐先の命令または命令３のいずれかをキャンセル
し、以後残った片方の命令を続行する。
分岐命令が無条件分岐であれば、分岐命令の２サイクル
後に、分岐先命令を開始する。
後に、分岐先命令を開始する。
先取りした分岐先命令が無効であれば、第２図ａの動作
と同じになる。
と同じになる。
以上述べた分岐先命令の先取り動作を行なうことによっ
て従来５サイクルかかつていた分岐命令が３サイクル又
は２サイクルに短縮出来る。
て従来５サイクルかかつていた分岐命令が３サイクル又
は２サイクルに短縮出来る。
さらに、先取りした分岐先命令が、有効である場合には
、分岐命令の分岐先アドレス発生ステート（第２図ｂの
Ａステート）において分岐命令により示される分岐先ア
ドレス（Ｘ２）＋（Ｂ２）＋Ｄ２にさらに先取りされた
分岐命令長Ｌを加えて次の命令取り出しを行なう。
、分岐命令の分岐先アドレス発生ステート（第２図ｂの
Ａステート）において分岐命令により示される分岐先ア
ドレス（Ｘ２）＋（Ｂ２）＋Ｄ２にさらに先取りされた
分岐命令長Ｌを加えて次の命令取り出しを行なう。
実際にはＲステートでＤ２＋ＬをやっておいてＡステー
トで（Ｘ２及び（Ｂ２）と加算する。
トで（Ｘ２及び（Ｂ２）と加算する。
このことは、分岐後の命令が命令バツファに大量に入っ
ていることになり、命令処理を間断なく行なう事が出来
る。
ていることになり、命令処理を間断なく行なう事が出来
る。
次に、第３図は第２図ｂに示すタイムチャートを実行す
るための本発明による実施例の命令バツファ部のブロッ
ク図であり、図中、１〜４は各々８バイト長の命令バツ
ファレジスタ、５〜８は４つの命令バツファレジスタ内
の命令位置を示すフラグ（ＩＰＦ）で１命令バツファレ
ジスタに対して４つのフラグを持つものである。
るための本発明による実施例の命令バツファ部のブロッ
ク図であり、図中、１〜４は各々８バイト長の命令バツ
ファレジスタ、５〜８は４つの命令バツファレジスタ内
の命令位置を示すフラグ（ＩＰＦ）で１命令バツファレ
ジスタに対して４つのフラグを持つものである。
フラグ５が命令バツファレジスタＩＷＲ１に、フラグ６
が命令バツファレジスタＩＷＲＣ２に、フラグ７が命令
バツファレジスタＩＢＲ１に、フラグ８が命令バツファ
レジスタＩＢＲ０にそれぞれ対応する。
が命令バツファレジスタＩＷＲＣ２に、フラグ７が命令
バツファレジスタＩＢＲ１に、フラグ８が命令バツファ
レジスタＩＢＲ０にそれぞれ対応する。
９は次に記憶装置から読出してくる８バイトに対して命
令の先頭位置を予想するフラグ（ＮＥＸＴＩＰＦ）であ
る。
令の先頭位置を予想するフラグ（ＮＥＸＴＩＰＦ）であ
る。
１０〜１２は４つの命令バツファレジスタのどの位置か
ら命令を取り出すかを指示するポインタ（ＮＳＩＰ）で
あり、このポインタは１つの命令をパイプラインに入れ
るたびに、さらに次の命令を選択するために移行してい
く。
ら命令を取り出すかを指示するポインタ（ＮＳＩＰ）で
あり、このポインタは１つの命令をパイプラインに入れ
るたびに、さらに次の命令を選択するために移行してい
く。
１３は後続命令先頭位置検出回路、１４は命令位置検出
回路、１５は命令選択発生回路、１６はセレクタ、１８
は命令レジスタ、１７はレコーダである。
回路、１５は命令選択発生回路、１６はセレクタ、１８
は命令レジスタ、１７はレコーダである。
まず記憶装置からＩＷＲ１に入力された８バイトのデー
タを２バイト単位に区切り、各２バイトの先頭の２ビッ
トとＮＥＸＴ ＩＰＦ９の値とを命令位置検出回路１４
に入力し命令の位置を検出し、ＩＰＦ５のｉｐ１２〜ｉ
ｐ１５にセットする。
タを２バイト単位に区切り、各２バイトの先頭の２ビッ
トとＮＥＸＴ ＩＰＦ９の値とを命令位置検出回路１４
に入力し命令の位置を検出し、ＩＰＦ５のｉｐ１２〜ｉ
ｐ１５にセットする。
この場合、ＮＥＸＴ ＩＰＦ９は最初Ｎ１２のポインタ
がセントされている。
がセントされている。
２バイト単位で区切ったのは、命令の最小長が２バイト
であるためであり、各２バイトの先頭の２ビットを識別
するのは各命令中の先頭位置にあるＯＰコードの最初の
２ビットにより命令長が識別されるためである。
であるためであり、各２バイトの先頭の２ビットを識別
するのは各命令中の先頭位置にあるＯＰコードの最初の
２ビットにより命令長が識別されるためである。
このようにして、例えば、ＩＷＲ１に２バイト長２の命
令が４個入力されれば、ｉｐ１２〜ｉｐ１５はすべて“
１“となり、ＩＷＲ１に４バイト長の命令が２個入力さ
れればｉｐ１２とｉｐ１４が“１“となり、ＩＷＲ１に
２バイト長の命令が１個と６バイト長の命令が１個入力
されればｉｐ１２とｉｐ１３ が“１“となる。
令が４個入力されれば、ｉｐ１２〜ｉｐ１５はすべて“
１“となり、ＩＷＲ１に４バイト長の命令が２個入力さ
れればｉｐ１２とｉｐ１４が“１“となり、ＩＷＲ１に
２バイト長の命令が１個と６バイト長の命令が１個入力
されればｉｐ１２とｉｐ１３ が“１“となる。
ＮＥＸＴ ＩＰＦ９は次にＩＷＲ１に読出してくる命令
の先頭位置を示すものであり、ＩＰＦ５内のｉｐ１２〜
ｉｐ１５と現在のＩＷＲ１の上記各２ビットによって作
成される。
の先頭位置を示すものであり、ＩＰＦ５内のｉｐ１２〜
ｉｐ１５と現在のＩＷＲ１の上記各２ビットによって作
成される。
例えば、ＩＰＦ５内のｉｐ１４が“１“、ｉｐ１５が“
０”で、かつ、ｉｐ１４に対応するＩＷＲ１内の２ビッ
トが当該命令が６バイト長であることを示しているとき
、後続命令先頭位置検出回路１３の制御により、ＮＥＸ
Ｔ ＩＰＦ９においてはＮ１３が“１”にセットされる
。
０”で、かつ、ｉｐ１４に対応するＩＷＲ１内の２ビッ
トが当該命令が６バイト長であることを示しているとき
、後続命令先頭位置検出回路１３の制御により、ＮＥＸ
Ｔ ＩＰＦ９においてはＮ１３が“１”にセットされる
。
つまり、この例ではＩＷＲ１に、ｉｐ１４に対応する位
置から４バイト分の命令が入力されているが、残りの２
バイトは次の記憶装置からの読出しでｉｐ１２に対応す
る位置にセットされるとともに、その次の命令はｉｐ１
３対応する位置から始まることを示している。
置から４バイト分の命令が入力されているが、残りの２
バイトは次の記憶装置からの読出しでｉｐ１２に対応す
る位置にセットされるとともに、その次の命令はｉｐ１
３対応する位置から始まることを示している。
ＩＰＦＳ内のｉｐ１２〜ｉｐ１５は、ＩＷＲ１の内容が
ＩＷＲＣ２およびＩＢＲ１，ＩＢＲ０とシフトするのに
同期して、ＩＰＦ６、ＩＰＦ７、ＩＰＦ８へシフトして
いく。
ＩＷＲＣ２およびＩＢＲ１，ＩＢＲ０とシフトするのに
同期して、ＩＰＦ６、ＩＰＦ７、ＩＰＦ８へシフトして
いく。
したがって、ＩＰＦ５〜８は４つの命令バツファレジス
タ内のそれぞれの命令位置を示していることになる。
タ内のそれぞれの命令位置を示していることになる。
通常、命令を実行する場合には、実行すべき命令はＮＳ
ＩＰ１０〜１２に示される命令バツファレジスタＩＷＲ
，ＩＷＲＣ，ＩＢＲ１，ＩＢＲ０のいずれかの位置から
セレクタ１６を通して選択される。
ＩＰ１０〜１２に示される命令バツファレジスタＩＷＲ
，ＩＷＲＣ，ＩＢＲ１，ＩＢＲ０のいずれかの位置から
セレクタ１６を通して選択される。
セレクタ１６はＮＳＩＰ１０〜１２を入力とする命令選
択発生回路１５により制御される。
択発生回路１５により制御される。
この選択動作は２サイクル毎に行なわれ、選択された命
令は順次パイプラインに入れられ、第２図ｂ図示のＤス
テートより処理が開始される。
令は順次パイプラインに入れられ、第２図ｂ図示のＤス
テートより処理が開始される。
一方、分岐先命令を先取りする場合においてはＮＳＩＰ
１０〜１２とともにＩＰＦ５〜８の内容を命令選択発生
回路１５に入力し、セレクタ１６を通して命令バツファ
から命令を選択し、デコーダ１７に入力し、分岐可能な
命令かどうかを解析する。
１０〜１２とともにＩＰＦ５〜８の内容を命令選択発生
回路１５に入力し、セレクタ１６を通して命令バツファ
から命令を選択し、デコーダ１７に入力し、分岐可能な
命令かどうかを解析する。
そして、分岐可能な命令であった場合、２サイクルの間
隙をぬって、第２図ｂ図示のＤＰステートより命令デコ
ードを始め、分岐先アドレスを計算して、記憶装置に対
して命令取り出しを行なう。
隙をぬって、第２図ｂ図示のＤＰステートより命令デコ
ードを始め、分岐先アドレスを計算して、記憶装置に対
して命令取り出しを行なう。
これらの動作を行なうことにより分岐先命令の先取りを
高速に行なうことが可能となる。
高速に行なうことが可能となる。
次に、第４図は、本発明による実施例の命令バツファ部
と実効アドレス計算部のブロック図であり、命令を命令
バツファに取込んでから実行アドレスを求めるまでを図
示したものである。
と実効アドレス計算部のブロック図であり、命令を命令
バツファに取込んでから実行アドレスを求めるまでを図
示したものである。
第４図においては、第３図において図示した各種ポイン
タ、フラグ等を省略している。
タ、フラグ等を省略している。
第４図において、第３図と同一番号のものは同一物、２
０はパイプライン、２１はデコーダ、２２は汎用レジス
タ、２３はインデックスレジスタ（ＸＲ）、２４はベー
スレジスタ（ＢＲ）、２５はディスプレースメントレジ
スタ（ＤＲ）、２６はアドレス計算加算器、２７は実効
アドレスレジスタである。
０はパイプライン、２１はデコーダ、２２は汎用レジス
タ、２３はインデックスレジスタ（ＸＲ）、２４はベー
スレジスタ（ＢＲ）、２５はディスプレースメントレジ
スタ（ＤＲ）、２６はアドレス計算加算器、２７は実効
アドレスレジスタである。
第１図に示す命令のＯＰ部は命令レジスタ１８内のＡＯ
に入り、以下同様に、Ｍ１はＡ１に、Ｘ２はＡ２に、Ｂ
２はＡ３に、Ｄ２はＡ４に入る。
に入り、以下同様に、Ｍ１はＡ１に、Ｘ２はＡ２に、Ｂ
２はＡ３に、Ｄ２はＡ４に入る。
Ｘ２，Ｂ２で示されるレジスタを各々汎用レジスタ２２
から読み出し、それぞれＸＲ２３、ＢＲ２４に入力し、
またＤ２は直接Ａ４からＤＲ２５に入力し、アドレス計
算加算器２６により加算することにより、実効アドレス
が得られる。
から読み出し、それぞれＸＲ２３、ＢＲ２４に入力し、
またＤ２は直接Ａ４からＤＲ２５に入力し、アドレス計
算加算器２６により加算することにより、実効アドレス
が得られる。
アドレス計算加算器２６から出力された実効アドレスは
記憶装置へ送られ、命令の先行読出しが行なわれる。
記憶装置へ送られ、命令の先行読出しが行なわれる。
上記したように、本発明によれば、命令バツファ内の現
在の命令位置から数命令後の命令を解読して分岐命令で
あった場合には、分岐先命令を先取りするようにしたの
で、従来方式と比較して分岐命令を高速に処理すること
ができ、情報処理装置の性能向上を計ることができる。
在の命令位置から数命令後の命令を解読して分岐命令で
あった場合には、分岐先命令を先取りするようにしたの
で、従来方式と比較して分岐命令を高速に処理すること
ができ、情報処理装置の性能向上を計ることができる。
第１図は分岐命令の形式を示す図、第２図ａは従来の分
岐命令の動作を示す図、第２図ｂは本発明における分岐
命令の動作を示す図、第３図は本発明による実施例の命
令バツファ部のブロック図、第４図は本発明による実施
例の命令バツファ部と実効アドレス計算部のブロック図
である。 第３図において、１〜４は命令バツファレジスタ、５〜
８は命令バツファレジスタ内の命令位置を示すフラグ、
９は次に読出してくる命令の先頭位置を予想するフラグ
、１０〜１２は命令バツファレジスタのどの位置から命
令を取り出すかを指示するポインタ、１３は後読命令先
頭位置検出回路、１４は命令位置検出回路、１５は命令
選択発生回路、１６はセレクタ、１８は命令レジスタ、
１７はデコーダである。
岐命令の動作を示す図、第２図ｂは本発明における分岐
命令の動作を示す図、第３図は本発明による実施例の命
令バツファ部のブロック図、第４図は本発明による実施
例の命令バツファ部と実効アドレス計算部のブロック図
である。 第３図において、１〜４は命令バツファレジスタ、５〜
８は命令バツファレジスタ内の命令位置を示すフラグ、
９は次に読出してくる命令の先頭位置を予想するフラグ
、１０〜１２は命令バツファレジスタのどの位置から命
令を取り出すかを指示するポインタ、１３は後読命令先
頭位置検出回路、１４は命令位置検出回路、１５は命令
選択発生回路、１６はセレクタ、１８は命令レジスタ、
１７はデコーダである。
Claims (1)
- 【特許請求の範囲】 １ １つまたは複数の命令バツファレジスタと、該命令
バツファレジスタのどの位置から命令を取り出すべきか
を指示するポインタを有し、該ポインタで指示された位
置から命令を順次取り出して処理を行なう情報処理装置
において、上記各命令バツファレジスタ内の命令の先頭
位置を示す命令バツファレジスタ内命令位置フラグと、
後続命令の先頭位置を示す後続命令位置フラグをもうけ
、命令語を記憶部より読出すごとに少なくとも該読され
た命令語の一部のビットのデコード結果と、当該時点の
後続命令位置フラグの値と、すでにセットされている命
令バツファレジスタ内命令位置、フラグの状況によって
新たな命令語中の命令先頭位置を検出し、対応する命令
バツファレジスタの命令バツファレジスタ内命令位置フ
ラグをセットするとともに、上記ポインタと上記命令バ
ツファレジスタ内命令位置フラグの値によって上記ポイ
ンタが指示する現取り出し中の命令の次命令または数命
令後の命令を先行取り出ししてデコードし、該先行取り
出しした命令が分岐命令の場合はさらにその分岐先アド
レスを計算し、分岐先アドレスから命令を先行読出しす
るようにしたことを特徴とする情報処理装置。 ２ 通常、２サイクルにつき１命令または１サブ命令を
処理するよう構成された情報処理装置において、通常命
令が上記ポインタにしたがって取り出されるサイクルの
間隙のサイクルで、現取り出し中の命令の次命令または
数命令後の命令を上記ポインタと上記命令バツファレジ
スタ内命令位置フラグの値によって求めて取り出し、通
常パスの命令とは１サイクルずれて同一の命令選択、デ
コードおよびアドレス計算のためのハードウエアを共用
しつつ、分岐先命令の先取りを行なうことを特徴とする
特許請求の範囲第１項記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54170987A JPS586972B2 (ja) | 1979-12-28 | 1979-12-28 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54170987A JPS586972B2 (ja) | 1979-12-28 | 1979-12-28 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5694444A JPS5694444A (en) | 1981-07-30 |
| JPS586972B2 true JPS586972B2 (ja) | 1983-02-07 |
Family
ID=15915018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54170987A Expired JPS586972B2 (ja) | 1979-12-28 | 1979-12-28 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586972B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235525A (ja) * | 1988-07-25 | 1990-02-06 | Fujitsu Ltd | 命令フェッチ制御方法 |
| JPH07239780A (ja) * | 1994-01-06 | 1995-09-12 | Motohiro Kurisu | １クロック可変長命令実行処理型命令読み込み電子計 算機 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979744A (ja) * | 1972-12-08 | 1974-08-01 | ||
| JPS49123545A (ja) * | 1973-03-30 | 1974-11-26 | ||
| JPS5145946A (ja) * | 1974-10-17 | 1976-04-19 | Fujitsu Ltd | Deetashorishisutemu |
| JPS51138355A (en) * | 1975-05-26 | 1976-11-29 | Hitachi Ltd | Processing apparatus with a high speed branching feature |
-
1979
- 1979-12-28 JP JP54170987A patent/JPS586972B2/ja not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979744A (ja) * | 1972-12-08 | 1974-08-01 | ||
| JPS49123545A (ja) * | 1973-03-30 | 1974-11-26 | ||
| JPS5145946A (ja) * | 1974-10-17 | 1976-04-19 | Fujitsu Ltd | Deetashorishisutemu |
| JPS51138355A (en) * | 1975-05-26 | 1976-11-29 | Hitachi Ltd | Processing apparatus with a high speed branching feature |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5694444A (en) | 1981-07-30 |
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