JP3182438B2 - データプロセッサ - Google Patents
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- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
- G06F9/3806—Instruction prefetching for branches, e.g. hedging, branch folding using address prediction, e.g. return stack, branch history buffer
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- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4482—Procedural
- G06F9/4484—Executing subprograms
- G06F9/4486—Formation of subprogram jump address
Description
【０００１】
【産業上の利用分野】本発明は分岐命令を実行する機能
と命令をプリフェッチする機能を共に有するデータプロ
セッサに関わり、特に分岐履歴情報に対して命令プリフ
ェッチ機能を連動させることにより、高速に分岐処理を
実行するデータプロセッサに関する。
と命令をプリフェッチする機能を共に有するデータプロ
セッサに関わり、特に分岐履歴情報に対して命令プリフ
ェッチ機能を連動させることにより、高速に分岐処理を
実行するデータプロセッサに関する。
【０００２】
【従来の技術】従来、分岐処理の高速化のために、分岐
の履歴情報として分岐命令のアドレスと分岐先命令のア
ドレスをバッファに格納しておき、命令プリフェッチ時
にプリフェッチアドレスを入力として履歴情報を検索
し、先行的に分岐するデータ装置について、特開平１−
２４０９３１号公報に記載がある。
の履歴情報として分岐命令のアドレスと分岐先命令のア
ドレスをバッファに格納しておき、命令プリフェッチ時
にプリフェッチアドレスを入力として履歴情報を検索
し、先行的に分岐するデータ装置について、特開平１−
２４０９３１号公報に記載がある。
【０００３】また従来、同じく分岐処理の高速化のため
に、分岐の履歴情報として分岐命令に先行する命令のア
ドレスと分岐先命令のアドレスをバッファに格納してお
き、命令解読時に命令アドレスを入力として履歴情報を
検索し、無条件分岐命令の実行処理を削除することで高
速に分岐するデータプロセッサについて、特開平２−１
６６５２０号公報に記載がある。
に、分岐の履歴情報として分岐命令に先行する命令のア
ドレスと分岐先命令のアドレスをバッファに格納してお
き、命令解読時に命令アドレスを入力として履歴情報を
検索し、無条件分岐命令の実行処理を削除することで高
速に分岐するデータプロセッサについて、特開平２−１
６６５２０号公報に記載がある。
【０００４】
【発明が解決しようとする課題】上記従来技術のいずれ
も、主に無条件分岐命令の分岐処理を高速化するもので
あるが、無条件分岐命令の一つであるサブルーチンから
のリターン命令（ｒｔｓ命令）の分岐処理には対応でき
ないことが本願発明者等の検討により明らかとされた。
これは以下のような理由による。
も、主に無条件分岐命令の分岐処理を高速化するもので
あるが、無条件分岐命令の一つであるサブルーチンから
のリターン命令（ｒｔｓ命令）の分岐処理には対応でき
ないことが本願発明者等の検討により明らかとされた。
これは以下のような理由による。
【０００５】上記従来技術はいずれも、分岐命令の各々
は常に分岐先アドレスが不変であるという仮定に立っ
て、分岐の履歴情報が次の分岐処理にも役に立つと考え
ている。しかしながら、サブルーチンからのリターン命
令の場合にはその仮定が成り立たない。なぜならば、リ
ターン命令はサブルーチンからコール元のルーチンへの
リターンに用いられる命令であるため、コール元が異な
れば当然、リターン先のアドレスも異なるものとなるか
らである。
は常に分岐先アドレスが不変であるという仮定に立っ
て、分岐の履歴情報が次の分岐処理にも役に立つと考え
ている。しかしながら、サブルーチンからのリターン命
令の場合にはその仮定が成り立たない。なぜならば、リ
ターン命令はサブルーチンからコール元のルーチンへの
リターンに用いられる命令であるため、コール元が異な
れば当然、リターン先のアドレスも異なるものとなるか
らである。
【０００６】サブルーチンのコールとリターンの処理
は、基本的には次のように行う。
は、基本的には次のように行う。
【０００７】まず、コール元のルーチンではサブルーチ
ンコール命令を実行する。サブルーチンコール命令（ｂ
ｓｒ命令）は、まずリターン先アドレスを計算し、スタ
ックと呼ばれるメモリ上のＬＩＦＯキュー（ソフトウェ
アで作成する）に、リターンアドレスをストアする。そ
して、そのサブルーチンコール命令（ｂｓｒ命令）によ
って、サブルーチンへと分岐する。続いてサブルーチン
での処理を実行し、最後にリターン命令を実行する。リ
ターン命令はまずスタックからリターンアドレスを読み
出し、続いてそのリターンアドレスへと分岐することで
コール元のルーチンにリターンする。
ンコール命令を実行する。サブルーチンコール命令（ｂ
ｓｒ命令）は、まずリターン先アドレスを計算し、スタ
ックと呼ばれるメモリ上のＬＩＦＯキュー（ソフトウェ
アで作成する）に、リターンアドレスをストアする。そ
して、そのサブルーチンコール命令（ｂｓｒ命令）によ
って、サブルーチンへと分岐する。続いてサブルーチン
での処理を実行し、最後にリターン命令を実行する。リ
ターン命令はまずスタックからリターンアドレスを読み
出し、続いてそのリターンアドレスへと分岐することで
コール元のルーチンにリターンする。
【０００８】このように、リターンアドレスはサブルー
チンコール命令（ｂｓｒ命令）のアドレスによって定ま
るものであって、一つのサブルーチンをコールするサブ
ルーチンコール命令（ｂｓｒ命令）が複数ある場合に
は、リターン命令（ｒｔｓ命令）に対応したリターンア
ドレスは一意には定まらない。
チンコール命令（ｂｓｒ命令）のアドレスによって定ま
るものであって、一つのサブルーチンをコールするサブ
ルーチンコール命令（ｂｓｒ命令）が複数ある場合に
は、リターン命令（ｒｔｓ命令）に対応したリターンア
ドレスは一意には定まらない。
【０００９】従って、本発明の目的とするところは、高
速に分岐処理を実行することが可能であるとともに、無
条件分岐命令の一つであるリターン命令の分岐処理に対
応することの可能なデータプロセッサを提供することに
ある。
速に分岐処理を実行することが可能であるとともに、無
条件分岐命令の一つであるリターン命令の分岐処理に対
応することの可能なデータプロセッサを提供することに
ある。
【００１０】
【課題を解決するための手段】上記目的を解決するため
には、次の二つの手段が採用される。
には、次の二つの手段が採用される。
【００１１】（１）第１のバッファに、データプロセッ
サが一度実行した分岐命令のアドレス、分岐先アドレ
ス、分岐命令の種類を示す分岐履歴情報を格納する。
サが一度実行した分岐命令のアドレス、分岐先アドレ
ス、分岐命令の種類を示す分岐履歴情報を格納する。
【００１２】（２）第２のバッファにサブルーチンから
のリターンアドレスを格納する。
のリターンアドレスを格納する。
【００１３】
【作用】第１のバッファには、データプロセッサが一度
実行した分岐命令のアドレス、分岐先アドレス、分岐命
令の種類を示す分岐履歴情報が格納されている。従っ
て、同一の分岐命令をデータプロセッサが実行するに際
して、第１のバッファから分岐先アドレスが高速に読み
出され、次命令プリフェッチアドレスが生成されること
ができる。
実行した分岐命令のアドレス、分岐先アドレス、分岐命
令の種類を示す分岐履歴情報が格納されている。従っ
て、同一の分岐命令をデータプロセッサが実行するに際
して、第１のバッファから分岐先アドレスが高速に読み
出され、次命令プリフェッチアドレスが生成されること
ができる。
【００１４】一方、リターンアドレスを格納する第２の
バッファは、サブルーチンコール命令（ｂｓｒ命令）を
実行する際に書き込みを行い、リターン命令（ｒｔｓ命
令）がプリフェッチされたときに読み出しを行うＬＩＦ
Ｏ（ラストイン・ファーストアウト）キューである。
尚、リターン命令（ｒｔｓ命令）を実行するまで、第２
のバッファのポインタの更新は行わない。言い替える
と、第２のバッファはメモリ上にあるスタックの一部
（リターンアドレス）のコピーを格納するキャッシュメ
モリである。
バッファは、サブルーチンコール命令（ｂｓｒ命令）を
実行する際に書き込みを行い、リターン命令（ｒｔｓ命
令）がプリフェッチされたときに読み出しを行うＬＩＦ
Ｏ（ラストイン・ファーストアウト）キューである。
尚、リターン命令（ｒｔｓ命令）を実行するまで、第２
のバッファのポインタの更新は行わない。言い替える
と、第２のバッファはメモリ上にあるスタックの一部
（リターンアドレス）のコピーを格納するキャッシュメ
モリである。
【００１５】リターン命令がプリフェッチされたことの
検出は、分岐履歴情報を格納する第１のバッファを用い
て行う。すなわち、リターン命令（ｒｔｓ命令）もまた
他の分岐命令（ｂｒａ命令、ｂｓｒ命令）と同様に、分
岐履歴情報をこの第１のバッファに登録する。但し、リ
ターン命令の場合はその検出にのみ第１のバッファを使
用し、分岐先アドレスのフィールドは使用しない。代り
に、上記のリターンアドレスを格納する第２のバッファ
から、分岐先アドレスを得る。
検出は、分岐履歴情報を格納する第１のバッファを用い
て行う。すなわち、リターン命令（ｒｔｓ命令）もまた
他の分岐命令（ｂｒａ命令、ｂｓｒ命令）と同様に、分
岐履歴情報をこの第１のバッファに登録する。但し、リ
ターン命令の場合はその検出にのみ第１のバッファを使
用し、分岐先アドレスのフィールドは使用しない。代り
に、上記のリターンアドレスを格納する第２のバッファ
から、分岐先アドレスを得る。
【００１６】リターン命令を他の分岐命令と共に、同一
の分岐履歴情報を格納する第１のバッファに登録するた
め、分岐先アドレスとしていずれのバッファのそれを用
いるかを判断するための情報が必要になる。この問題を
解決するため、分岐履歴情報を格納する第１のバッファ
内に、分岐命令の種類を示す情報（分岐命令タイプ）を
格納している。
の分岐履歴情報を格納する第１のバッファに登録するた
め、分岐先アドレスとしていずれのバッファのそれを用
いるかを判断するための情報が必要になる。この問題を
解決するため、分岐履歴情報を格納する第１のバッファ
内に、分岐命令の種類を示す情報（分岐命令タイプ）を
格納している。
【００１７】また別の解決方法として、単純に第１と第
２のバッファのいずれの分岐先アドレスを使用するかを
示す情報（選択候補が二つの場合には１ビット）を格納
してもいい。
２のバッファのいずれの分岐先アドレスを使用するかを
示す情報（選択候補が二つの場合には１ビット）を格納
してもいい。
【００１８】また第１と第２のいずれのバッファの分岐
先アドレスを用いるかを示す情報は、必ずしも分岐命令
履歴情報を格納する第１バッファ内に持つ必要はない。
データプロセッサの制御回路内に、同等の情報を格納す
ることでも、同じ効果を期待できる。
先アドレスを用いるかを示す情報は、必ずしも分岐命令
履歴情報を格納する第１バッファ内に持つ必要はない。
データプロセッサの制御回路内に、同等の情報を格納す
ることでも、同じ効果を期待できる。
【００１９】また分岐履歴情報の検索に、プリフェッチ
アドレスではなく命令アドレスを使用することも可能で
ある。但しこの方法では、以下の実施例に示すほどの分
岐高速化の効果は期待できない。
アドレスではなく命令アドレスを使用することも可能で
ある。但しこの方法では、以下の実施例に示すほどの分
岐高速化の効果は期待できない。
【００２０】また分岐履歴情報の検索に特開平２−１６
６５２０号公報のように、分岐命令に先行する命令のア
ドレスを使用することも可能である。マイクロプロセッ
サのアーキテクチャによっては、一命令以上の先行を有
する場合もある。
６５２０号公報のように、分岐命令に先行する命令のア
ドレスを使用することも可能である。マイクロプロセッ
サのアーキテクチャによっては、一命令以上の先行を有
する場合もある。
【００２１】
【実施例】図１は本発明の一実施例であるマイクロプロ
セッサのブロック図である。本発明は命令プリフェッチ
時の分岐処理を高速化する手法であるため、ここでは命
令プリフェッチ部を中心に説明する。
セッサのブロック図である。本発明は命令プリフェッチ
時の分岐処理を高速化する手法であるため、ここでは命
令プリフェッチ部を中心に説明する。
【００２２】１．マイクロプロセッサの内部構造 図１を用いてマイクロプロセッサの内部構造を説明す
る。図１のマイクロプロセッサの各構成要素の機能は次
のとおりである。
る。図１のマイクロプロセッサの各構成要素の機能は次
のとおりである。
【００２３】ＰＡＧ １０１ プリフェッチアドレス発
生器（加算器）。 ＢＷ １０２ 分岐命令用バッファ。分岐先アドレス
を保持する。 ＲＢ １０３ リターンバッファ。リターンアドレス
を保持する。 ＩＣ １０４ 命令キャッシュ。 ＰＦＱ １１１ プリフェッチキュー。 ＰＣＱ １２１ 命令アドレスキュー。ＰＡＧで生成し
た命令アドレスを保持する。 ＩＤ １１３ 命令デコーダ。 ＲＦ １１４ レジスタファイル。 ＡＬＵ １１７ 整数論理演算器。 ＯＣ １１９ オペランドキャッシュ。 上記構成要素のうち、ＰＡＧ、ＢＷ、ＲＢ、ＩＣ、ＰＦ
Ｑ、ＰＣＱが命令プリフェッチ部に含まれる。以下順に
各構成要素を説明する。
生器（加算器）。 ＢＷ １０２ 分岐命令用バッファ。分岐先アドレス
を保持する。 ＲＢ １０３ リターンバッファ。リターンアドレス
を保持する。 ＩＣ １０４ 命令キャッシュ。 ＰＦＱ １１１ プリフェッチキュー。 ＰＣＱ １２１ 命令アドレスキュー。ＰＡＧで生成し
た命令アドレスを保持する。 ＩＤ １１３ 命令デコーダ。 ＲＦ １１４ レジスタファイル。 ＡＬＵ １１７ 整数論理演算器。 ＯＣ １１９ オペランドキャッシュ。 上記構成要素のうち、ＰＡＧ、ＢＷ、ＲＢ、ＩＣ、ＰＦ
Ｑ、ＰＣＱが命令プリフェッチ部に含まれる。以下順に
各構成要素を説明する。
【００２４】２９ビット加算器であるＰＡＧ１０１は、
プリフェッチアドレスを生成する。プログラムを逐次実
行する場合、すなわち分岐時以外には、一回プリフェッ
チする毎にプリフェッチアドレスに固定値を加算して次
のプリフェッチアドレスを生成する。加算する固定値は
一度にプリフェッチする命令のバイト幅と等しく、外部
メモリとＩＣ（命令キャッシュ）間のデ−タ線幅が８バ
イトの場合、加算値は８である。加算器への入力の一方
は信号線１１０であり、これにはプリフェッチアドレス
の値が出力されている。今一方の値は固定値であり、本
実施例では値８（ＬＳＢへのキャリー１ビットで値８を
表現できる）である。これらの加算結果は信号線１０５
に出力される。
プリフェッチアドレスを生成する。プログラムを逐次実
行する場合、すなわち分岐時以外には、一回プリフェッ
チする毎にプリフェッチアドレスに固定値を加算して次
のプリフェッチアドレスを生成する。加算する固定値は
一度にプリフェッチする命令のバイト幅と等しく、外部
メモリとＩＣ（命令キャッシュ）間のデ−タ線幅が８バ
イトの場合、加算値は８である。加算器への入力の一方
は信号線１１０であり、これにはプリフェッチアドレス
の値が出力されている。今一方の値は固定値であり、本
実施例では値８（ＬＳＢへのキャリー１ビットで値８を
表現できる）である。これらの加算結果は信号線１０５
に出力される。
【００２５】分岐命令用バッファＢＷ１０２は、分岐命
令の履歴すなわち分岐命令のアドレスと分岐先アドレ
ス、さらに分岐命令タイプを一組にして履歴情報として
記憶しておく。命令プリフェッチ時にはプリフェッチア
ドレスと履歴情報中の分岐命令アドレスを比較し、一致
した場合には分岐先アドレスと分岐命令タイプを出力す
る。
令の履歴すなわち分岐命令のアドレスと分岐先アドレ
ス、さらに分岐命令タイプを一組にして履歴情報として
記憶しておく。命令プリフェッチ時にはプリフェッチア
ドレスと履歴情報中の分岐命令アドレスを比較し、一致
した場合には分岐先アドレスと分岐命令タイプを出力す
る。
【００２６】リターンバッファＲＢ１０３は、分岐命令
の一つであるリターン命令用にリターンアドレスを保持
するＬＩＦＯ（ラストイン・ファーストアウト）キュー
である。
の一つであるリターン命令用にリターンアドレスを保持
するＬＩＦＯ（ラストイン・ファーストアウト）キュー
である。
【００２７】命令キャッシュＩＣ１０４は、信号線１１
０を通してプリフェッチアドレス（２９ビット）を入力
し、対応する命令（６４ビット）をキャッシュから読み
出し、信号線１０８に出力する。入力したアドレスに対
応する命令がキャッシュＩＣ１０４内にない場合には、
外部メモリアクセスを起動し、信号線１２０（６４ビッ
ト）を通して命令が外部メモリから読み出されたキャッ
シュＩＣ１０４に書き込まれる。
０を通してプリフェッチアドレス（２９ビット）を入力
し、対応する命令（６４ビット）をキャッシュから読み
出し、信号線１０８に出力する。入力したアドレスに対
応する命令がキャッシュＩＣ１０４内にない場合には、
外部メモリアクセスを起動し、信号線１２０（６４ビッ
ト）を通して命令が外部メモリから読み出されたキャッ
シュＩＣ１０４に書き込まれる。
【００２８】プリフェツチキューＰＦＱ１１１はプリフ
ェッチした命令を保持するＦＩＦＯ（ファーストイン・
ファーストアウト）キューの機能と、命令を整列する機
能（本実施例では６４ビットから１６ビットに整列す
る）を持つ。入力は信号線１０８（６４ビット幅）、出
力は信号線１１２（１６ビット幅）である。
ェッチした命令を保持するＦＩＦＯ（ファーストイン・
ファーストアウト）キューの機能と、命令を整列する機
能（本実施例では６４ビットから１６ビットに整列す
る）を持つ。入力は信号線１０８（６４ビット幅）、出
力は信号線１１２（１６ビット幅）である。
【００２９】命令アドレスキューＰＣＱ１２１は、ＰＡ
Ｇ１０１で生成したプリフェッチアドレスを保持するＦ
ＩＦＯキューである。入力は３入力セレクタ１０９の出
力信号１１０（２９ビット）であり、出力は信号線１２
２（２９ビット）である。
Ｇ１０１で生成したプリフェッチアドレスを保持するＦ
ＩＦＯキューである。入力は３入力セレクタ１０９の出
力信号１１０（２９ビット）であり、出力は信号線１２
２（２９ビット）である。
【００３０】命令デコーダＩＤ１１３には、ＰＦＱ１１
１から信号線１１２（１６ビット）を通して命令が入力
される。入力される各命令の長さは１６ビット単位で整
列された状態であり、命令のデコード結果は制御線を通
して各構成要素に接続される。ただし図１では制御信号
線を省略してある。
１から信号線１１２（１６ビット）を通して命令が入力
される。入力される各命令の長さは１６ビット単位で整
列された状態であり、命令のデコード結果は制御線を通
して各構成要素に接続される。ただし図１では制御信号
線を省略してある。
【００３１】レジスタファイルＲＦ１１４は、本実施例
では３２ビット幅のレジスタ１６本から構成され、入力
ポートを一つ、出力ポートを二つ持っている。かつこれ
らの三つのポートは同時に動作可能である。各ポートの
ビット幅は３２ビットであり、それぞれ信号線１２１、
１１５、１１６に接続されている。
では３２ビット幅のレジスタ１６本から構成され、入力
ポートを一つ、出力ポートを二つ持っている。かつこれ
らの三つのポートは同時に動作可能である。各ポートの
ビット幅は３２ビットであり、それぞれ信号線１２１、
１１５、１１６に接続されている。
【００３２】３２ビット幅の整数論理演算器ＡＬＵ１１
７の入力はレジスタファイルから出力された信号線１１
５、１１６であり、演算結果を信号線１１８に出力す
る。本実施例ではデータの演算とアドレスの計算を共に
ＡＬＵ１１７で処理する。そのため、信号線１１８には
データまたはアドレスの何れかが出力される。
７の入力はレジスタファイルから出力された信号線１１
５、１１６であり、演算結果を信号線１１８に出力す
る。本実施例ではデータの演算とアドレスの計算を共に
ＡＬＵ１１７で処理する。そのため、信号線１１８には
データまたはアドレスの何れかが出力される。
【００３３】オペランドキャッシュＯＣ１１９は、オペ
ランドをフェッチする場合には、信号線１１８にアドレ
スを入力としてアクセスされ、結果として得られたデー
タを信号線１２１に出力してレジスタファイル１１４に
値を転送する。オペランドストアの場合には、まず最初
のサイクルでストアアドレスをＡＬＵ１１７からＯＣ１
１９に信号線１１８を用いて転送し、そのアドレスはＯ
Ｃ１１９内に保持する。続く次のサイクルでは信号線１
１８を用いてストアデータを転送し、ＯＣ１１９及び外
部メモリへのオペランドストア処理を行う。また、オペ
ランドフェッチの際にアクセスしたデータがオペランド
キャッシュ１１９内に無い場合には、外部メモリアクセ
スを起動し、外部メモリからＯＣ１１９に信号線１２０
を通してオペランドの転送を行う。
ランドをフェッチする場合には、信号線１１８にアドレ
スを入力としてアクセスされ、結果として得られたデー
タを信号線１２１に出力してレジスタファイル１１４に
値を転送する。オペランドストアの場合には、まず最初
のサイクルでストアアドレスをＡＬＵ１１７からＯＣ１
１９に信号線１１８を用いて転送し、そのアドレスはＯ
Ｃ１１９内に保持する。続く次のサイクルでは信号線１
１８を用いてストアデータを転送し、ＯＣ１１９及び外
部メモリへのオペランドストア処理を行う。また、オペ
ランドフェッチの際にアクセスしたデータがオペランド
キャッシュ１１９内に無い場合には、外部メモリアクセ
スを起動し、外部メモリからＯＣ１１９に信号線１２０
を通してオペランドの転送を行う。
【００３４】２．パイプライン処理の流れ 図２から図６を用いて、図１の本実施例のマイクロプロ
セッサのパイプライン処理の流れを説明する。
セッサのパイプライン処理の流れを説明する。
【００３５】２．１ 分岐の無い時のパイプラインの流
れ 図２は分岐が無い時ときのパイプラインの処理の流れを
示している。横軸は時間であり、ｔ０、ｔ１、・・・の
それぞれが１サイクルである。縦軸にはパイプラインの
各ステージの処理をとっている。
れ 図２は分岐が無い時ときのパイプラインの処理の流れを
示している。横軸は時間であり、ｔ０、ｔ１、・・・の
それぞれが１サイクルである。縦軸にはパイプラインの
各ステージの処理をとっている。
【００３６】ステージｉは命令プリフェッチステージで
あり、図１のＰＡＧ１０１、ＢＷ１０２、ＲＢ１０３、
ＩＣ１０４、ＰＦＱ１１１、ＰＣＱ１２１の処理が含ま
れる。例えば図２において、時刻ｔ０では命令１のプリ
フェッチが行われ、ＰＦＱ１１１から信号線１１２を通
して命令１が次の処理ステージ（命令デコード）に転送
される。尚、図２中の命令読み出しはすべて命令キャッ
シュＩＣ１０４から行われると仮定している。
あり、図１のＰＡＧ１０１、ＢＷ１０２、ＲＢ１０３、
ＩＣ１０４、ＰＦＱ１１１、ＰＣＱ１２１の処理が含ま
れる。例えば図２において、時刻ｔ０では命令１のプリ
フェッチが行われ、ＰＦＱ１１１から信号線１１２を通
して命令１が次の処理ステージ（命令デコード）に転送
される。尚、図２中の命令読み出しはすべて命令キャッ
シュＩＣ１０４から行われると仮定している。
【００３７】ステージｄは命令デコードステージであ
り、図１のＩＤ１１３、ＲＦ１１４の処理が含まれる。
図２の時刻ｔ１において命令１は命令デコーダＩＤ１１
３でデコードされ、続いてデコード結果に基づいてレジ
スタファイルＲＦ１１４からの読み出しを行う。読み出
されたデータは信号線１１５、１１６に出力される。
り、図１のＩＤ１１３、ＲＦ１１４の処理が含まれる。
図２の時刻ｔ１において命令１は命令デコーダＩＤ１１
３でデコードされ、続いてデコード結果に基づいてレジ
スタファイルＲＦ１１４からの読み出しを行う。読み出
されたデータは信号線１１５、１１６に出力される。
【００３８】ステージｅは演算及びアドレス計算ステー
ジであり、図１のＡＬＵ１１７の処理が含まれる。図２
の時刻ｔ２において命令１は命令デコーダＩＤ１１３か
らの制御に基づいて、ＡＬＵ１１７を用いて演算を実行
する。入力は信号線１１５、１１６であり、結果を信号
線１１８に出力する。
ジであり、図１のＡＬＵ１１７の処理が含まれる。図２
の時刻ｔ２において命令１は命令デコーダＩＤ１１３か
らの制御に基づいて、ＡＬＵ１１７を用いて演算を実行
する。入力は信号線１１５、１１６であり、結果を信号
線１１８に出力する。
【００３９】ステージａはオペランドアクセスステージ
であり、図１のＯＣ１１９の処理が含まれる。図２の時
刻ｔ３において命令１は命令デコーダ１１３からの制御
に基づいて、オペランドアクセス処理を実行する。実行
する処理は次の３種類である。
であり、図１のＯＣ１１９の処理が含まれる。図２の時
刻ｔ３において命令１は命令デコーダ１１３からの制御
に基づいて、オペランドアクセス処理を実行する。実行
する処理は次の３種類である。
【００４０】（１）オペランドフェッチ（ＯＣ１１９内
にフェッチすべきデータが無い場合には、外部メモリか
らＯＣ１１９へデータを転送後、再度ＯＣ１１９からフ
ェッチ処理を実行する。） （２）オペランドストア（ＯＣ１１９と外部メモリの両
方にデータをストアする。） （３）データ転送（ＡＬＵ１１７の演算結果をＲＦ１１
４にストアする場合の処理。） いずれも入力は信号線１１８であり、上記処理（１）と
（３）における出力は信号線１２１に行う。また、外部
メモリとのデータの入出力には信号線１２０を用いる。
外部メモリへのアドレス出力線は図１では省略してい
る。
にフェッチすべきデータが無い場合には、外部メモリか
らＯＣ１１９へデータを転送後、再度ＯＣ１１９からフ
ェッチ処理を実行する。） （２）オペランドストア（ＯＣ１１９と外部メモリの両
方にデータをストアする。） （３）データ転送（ＡＬＵ１１７の演算結果をＲＦ１１
４にストアする場合の処理。） いずれも入力は信号線１１８であり、上記処理（１）と
（３）における出力は信号線１２１に行う。また、外部
メモリとのデータの入出力には信号線１２０を用いる。
外部メモリへのアドレス出力線は図１では省略してい
る。
【００４１】ステージｓはレジスタストアステージであ
り、図１のＲＦ１１４の処理が含まれる。図２の時刻ｔ
４において命令１は命令デコーダ１１３からの制御に基
づいて、レジスタストアを実行する。入力は信号線１２
１である。
り、図１のＲＦ１１４の処理が含まれる。図２の時刻ｔ
４において命令１は命令デコーダ１１３からの制御に基
づいて、レジスタストアを実行する。入力は信号線１２
１である。
【００４２】２．２ 分岐時のパイプラインの流れ 図３は無条件分岐命令ｂｒａの実行時のパイプラインの
流れを示している。実行している命令の種類が無条件分
岐命令であることは、この命令の処理が命令デコードス
テージｄを終了した時点すなわち時刻ｔ０で判る。但し
分岐先アドレスはアドレス計算ステージｅが終了する時
点すなわち時刻ｔ１で明らかになる。そのため、分岐先
アドレスの命令１１、１２の命令プリフェッチは時刻ｔ
２で行われる。そしてその結果として、１回の分岐あた
り２サイクルのオーバーヘッド（パイプライン処理のあ
き時間）が生じる。
流れを示している。実行している命令の種類が無条件分
岐命令であることは、この命令の処理が命令デコードス
テージｄを終了した時点すなわち時刻ｔ０で判る。但し
分岐先アドレスはアドレス計算ステージｅが終了する時
点すなわち時刻ｔ１で明らかになる。そのため、分岐先
アドレスの命令１１、１２の命令プリフェッチは時刻ｔ
２で行われる。そしてその結果として、１回の分岐あた
り２サイクルのオーバーヘッド（パイプライン処理のあ
き時間）が生じる。
【００４３】図４は、図１の分岐命令用バッファＢＷ１
０２を用いてｂｒａ命令の分岐処理を高速化した場合の
パイプラインの流れを示している。図３と比べて、オー
バーヘッドが０サイクルになっている。これは時刻ｔ０
のｉステージにおいて、ｂｒａ命令がプリフェッチされ
た事をＢＷ１０２の履歴情報を用いて検出し、時刻ｔ１
では既に分岐先命令である命令１１をプリフェッチでき
ている結果である。またｂｒａ命令自体の処理は分岐処
理以外何も無いので、ｉステージにおいてｂｒａ命令そ
のものが削除され、ｄステージにはｂｒａ命令は転送さ
れていない。
０２を用いてｂｒａ命令の分岐処理を高速化した場合の
パイプラインの流れを示している。図３と比べて、オー
バーヘッドが０サイクルになっている。これは時刻ｔ０
のｉステージにおいて、ｂｒａ命令がプリフェッチされ
た事をＢＷ１０２の履歴情報を用いて検出し、時刻ｔ１
では既に分岐先命令である命令１１をプリフェッチでき
ている結果である。またｂｒａ命令自体の処理は分岐処
理以外何も無いので、ｉステージにおいてｂｒａ命令そ
のものが削除され、ｄステージにはｂｒａ命令は転送さ
れていない。
【００４４】図５は図４と同様に、図１の分岐命令バッ
ファＢＷ１０２を用いて分岐処理を高速化した例であ
る。但し分岐命令は、サブルーチンコール命令ｂｓｒで
ある。サブルーチンコールのためのｂｓｒ命令は無条件
分岐のためのｂｒａ命令と異なり、分岐以外にも実行す
べき処理があるため、ｂｒａ命令のように削除する訳に
は行かない。そのため分岐には２サイクルの実行時間を
必要とする。分岐によるオーバーヘッドは図４の場合と
同じく０サイクルである。
ファＢＷ１０２を用いて分岐処理を高速化した例であ
る。但し分岐命令は、サブルーチンコール命令ｂｓｒで
ある。サブルーチンコールのためのｂｓｒ命令は無条件
分岐のためのｂｒａ命令と異なり、分岐以外にも実行す
べき処理があるため、ｂｒａ命令のように削除する訳に
は行かない。そのため分岐には２サイクルの実行時間を
必要とする。分岐によるオーバーヘッドは図４の場合と
同じく０サイクルである。
【００４５】図６はやはり図４と同様に、分岐命令バッ
ファＢＷ１０２を用いて分岐処理を高速化した例であ
る。但し分岐命令はリターン命令ｒｔｓである。ｒｔｓ
命令はｂｓｒ命令と同じ理由で、削除することはできな
い。そのため分岐には１サイクルを要する。但し分岐命
令バッファＢＷ１０２の効果によってオーバーヘッドは
０サイクルである。
ファＢＷ１０２を用いて分岐処理を高速化した例であ
る。但し分岐命令はリターン命令ｒｔｓである。ｒｔｓ
命令はｂｓｒ命令と同じ理由で、削除することはできな
い。そのため分岐には１サイクルを要する。但し分岐命
令バッファＢＷ１０２の効果によってオーバーヘッドは
０サイクルである。
【００４６】以上説明したように、無条件分岐命令ｂｒ
ａとサブルーチンコール命令ｂｓｒの処理には分岐命令
用バッファＢＷ１０２を用い、リターンバッファＲＢ１
０３は用いない。しかし、リターン命令ｒｔｓの処理に
はＢＷ１０２とＲＢ１０３の両方を用いる。動作フロー
を説明する前に、次にＢＷとＲＢの構造を説明する。 ３． ＢＷとＲＢの構造と動作 ３．１ ＢＷの構造と動作 図７は、図１の分岐命令バッファＢＷ１０２をより詳細
に説明する構成図である。分岐命令バッファＢＷはアド
レスデコーダ２０１、アドレスタグ部ＢＷＡ２０２、デ
ータ部ＢＷＤ２０３、及び一致比較器ＣＭＰ２０９で構
成されている。ここにアドレスデコーダ２０１は５ビッ
トデコーダであり、デコードの結果としてＢＷＡ２０２
とＢＷＤ２０３の３２個のエントリの一つを指定するポ
インタを得る。ＢＷＡ２０２とＢＷＤ２０３とは、いず
れもＲＡＭメモリを用いて構成されているが、連想メモ
リを用いて構成することも可能である。エントリすなわ
ちワード数は共に３２であり、ビット幅はそれぞれ３
２、３３ビットである。
ａとサブルーチンコール命令ｂｓｒの処理には分岐命令
用バッファＢＷ１０２を用い、リターンバッファＲＢ１
０３は用いない。しかし、リターン命令ｒｔｓの処理に
はＢＷ１０２とＲＢ１０３の両方を用いる。動作フロー
を説明する前に、次にＢＷとＲＢの構造を説明する。 ３． ＢＷとＲＢの構造と動作 ３．１ ＢＷの構造と動作 図７は、図１の分岐命令バッファＢＷ１０２をより詳細
に説明する構成図である。分岐命令バッファＢＷはアド
レスデコーダ２０１、アドレスタグ部ＢＷＡ２０２、デ
ータ部ＢＷＤ２０３、及び一致比較器ＣＭＰ２０９で構
成されている。ここにアドレスデコーダ２０１は５ビッ
トデコーダであり、デコードの結果としてＢＷＡ２０２
とＢＷＤ２０３の３２個のエントリの一つを指定するポ
インタを得る。ＢＷＡ２０２とＢＷＤ２０３とは、いず
れもＲＡＭメモリを用いて構成されているが、連想メモ
リを用いて構成することも可能である。エントリすなわ
ちワード数は共に３２であり、ビット幅はそれぞれ３
２、３３ビットである。
【００４７】３２ビットの内訳は、ＢＷＡ２０２が分岐
命令アドレス３１ビット（入力線１２２、出力線２０
６、２１３）、バリッドビット１ビット（入力線２０
４、出力線２０７）である。またＢＷＤ２０３では分岐
先アドレス３１ビット（入力線１１８、出力線１０
６）、分岐命令タイプ２ビット（入力線２０５、出力線
２０８）である。分岐命令タイプは、前述の無条件分岐
命令ｂｒａ、サブルーチンコール命令ｂｓｒ、リターン
命令ｒｔｓの命令の種別を区別する情報である。ＣＭＰ
２０９は２４ビット幅の一致比較器であり、一致比較結
果を示す信号２１０（一致時には値１、不一致時には値
０となる）はＡＮＤ回路２１１でバリッド信号２０７と
論理積が取られ、ＡＮＤ回路２１１の出力はヒット信号
２１２となって命令プリフェッチ部内のＢＷ制御回路へ
と出力される。
命令アドレス３１ビット（入力線１２２、出力線２０
６、２１３）、バリッドビット１ビット（入力線２０
４、出力線２０７）である。またＢＷＤ２０３では分岐
先アドレス３１ビット（入力線１１８、出力線１０
６）、分岐命令タイプ２ビット（入力線２０５、出力線
２０８）である。分岐命令タイプは、前述の無条件分岐
命令ｂｒａ、サブルーチンコール命令ｂｓｒ、リターン
命令ｒｔｓの命令の種別を区別する情報である。ＣＭＰ
２０９は２４ビット幅の一致比較器であり、一致比較結
果を示す信号２１０（一致時には値１、不一致時には値
０となる）はＡＮＤ回路２１１でバリッド信号２０７と
論理積が取られ、ＡＮＤ回路２１１の出力はヒット信号
２１２となって命令プリフェッチ部内のＢＷ制御回路へ
と出力される。
【００４８】分岐命令バッファ１０２ＢＷの書き込み動
作は、次の通りである。
作は、次の通りである。
【００４９】まず２９ビットのプリフェッチアドレス信
号線１１０の下位５ビットが、アドレスデコーダ２０１
に入力される。続いて、アドレスデコーダ２０１でアド
レスデコードが行われ、３２個のエントリのうちの一つ
が選択される。この時、ＢＷＡ２０２とＢＷＤ２０３に
入力されている信号線１２２、２０４、１１８、２０５
の値が、選択されたエントリに同時に書き込まれる。分
岐命令アドレス１２２は図１の命令アドレスキューＰＣ
Ｑ１２１からの出力信号線、バリッドビット２０４は命
令プリフェッチ部の制御回路からの出力、分岐先アドレ
ス１１８は図１のＡＬＵ１１７からの出力信号線（アド
レス計算の結果）、分岐命令タイプは命令デコーダＩＤ
１１３の出力情報を命令プリフェッチ部の制御回路でタ
イミング調整した信号である。
号線１１０の下位５ビットが、アドレスデコーダ２０１
に入力される。続いて、アドレスデコーダ２０１でアド
レスデコードが行われ、３２個のエントリのうちの一つ
が選択される。この時、ＢＷＡ２０２とＢＷＤ２０３に
入力されている信号線１２２、２０４、１１８、２０５
の値が、選択されたエントリに同時に書き込まれる。分
岐命令アドレス１２２は図１の命令アドレスキューＰＣ
Ｑ１２１からの出力信号線、バリッドビット２０４は命
令プリフェッチ部の制御回路からの出力、分岐先アドレ
ス１１８は図１のＡＬＵ１１７からの出力信号線（アド
レス計算の結果）、分岐命令タイプは命令デコーダＩＤ
１１３の出力情報を命令プリフェッチ部の制御回路でタ
イミング調整した信号である。
【００５０】分岐命令バッファＢＷの読み出し動作は、
次の通りである。
次の通りである。
【００５１】書き込み動作と同様に、２９ビットのプリ
フェッチアドレス信号線１１０の下位５ビットがアドレ
スデコーダ２０１に、残りの２４ビットが一致比較器Ｃ
ＭＰ２０９に入力される。続いてアドレスデコーダ２０
１でアドレスデコードが行われ、３２個のエントリのう
ちの一つが選択される。ＢＷＡとＢＷＤの選択されたエ
ントリのデータが読み出され、信号線２０６、２１３、
２０７、１０６、２０８にそれぞれ出力される。
フェッチアドレス信号線１１０の下位５ビットがアドレ
スデコーダ２０１に、残りの２４ビットが一致比較器Ｃ
ＭＰ２０９に入力される。続いてアドレスデコーダ２０
１でアドレスデコードが行われ、３２個のエントリのう
ちの一つが選択される。ＢＷＡとＢＷＤの選択されたエ
ントリのデータが読み出され、信号線２０６、２１３、
２０７、１０６、２０８にそれぞれ出力される。
【００５２】信号線２０６に出力された分岐命令アドレ
スは、選択されたエントリに登録されている分岐命令の
アドレスの上位２４ビットである。エントリの選択には
アドレスの下位５ビットのみを用いているので、登録さ
れている分岐命令のアドレスとプリフェッチ中の命令に
含まれる分岐命令のアドレスが同一であるかどうかを調
べるために、ＣＭＰ２０９を用いてアドレスの上位２４
ビットの一致比較を行う。
スは、選択されたエントリに登録されている分岐命令の
アドレスの上位２４ビットである。エントリの選択には
アドレスの下位５ビットのみを用いているので、登録さ
れている分岐命令のアドレスとプリフェッチ中の命令に
含まれる分岐命令のアドレスが同一であるかどうかを調
べるために、ＣＭＰ２０９を用いてアドレスの上位２４
ビットの一致比較を行う。
【００５３】この２４ビットに続くアドレスの下位７ビ
ットが、信号線２１３に出力される。信号線２１３の上
位５ビットは、プリフェッチアドレス１１０の５ビット
と一致している。それ故に、この５ビットをＢＷＡから
削除することもまた可能である。信号線２１３の下位２
ビットはプリフェッチされた命令列８バイト中での分岐
命令（２バイト長）の位置を示しており、プリフェッチ
キューＰＦＱ１２１の制御情報として使用される。
ットが、信号線２１３に出力される。信号線２１３の上
位５ビットは、プリフェッチアドレス１１０の５ビット
と一致している。それ故に、この５ビットをＢＷＡから
削除することもまた可能である。信号線２１３の下位２
ビットはプリフェッチされた命令列８バイト中での分岐
命令（２バイト長）の位置を示しており、プリフェッチ
キューＰＦＱ１２１の制御情報として使用される。
【００５４】また、バリッドビット２０７は読み出され
たエントリの情報が有効であるか否かを示している。こ
のバリッドビット２０７は読み出されたエントリの情報
が有効な時は”１”となり、無効な時は”０”となる。
そこでバリッド信号２０７と一致比較結果の信号２１０
の論理積をとることで、ＢＷＡ２０２とＢＷＤ２０３と
から読み出したデータがプリフェッチアドレス１１０に
対応した有効な情報であるか否かを示すヒット信号２１
２を生成できる。
たエントリの情報が有効であるか否かを示している。こ
のバリッドビット２０７は読み出されたエントリの情報
が有効な時は”１”となり、無効な時は”０”となる。
そこでバリッド信号２０７と一致比較結果の信号２１０
の論理積をとることで、ＢＷＡ２０２とＢＷＤ２０３と
から読み出したデータがプリフェッチアドレス１１０に
対応した有効な情報であるか否かを示すヒット信号２１
２を生成できる。
【００５５】ＢＷＤ２０３から読み出された分岐先アド
レス１０６は、命令プリフェッチ部内での分岐処理に用
いられる。すなわち、図１においてＢＷ１０２から出力
された分岐先アドレス１０６はセレクタ１０９、信号線
１１０を通して、プリフェッチアドレスとして命令キャ
ッシュＩＣ１０４、分岐命令用バッファＢＷ１０２、プ
リフェッチアドレス発生器ＰＡＧ１０１に入力される。
レス１０６は、命令プリフェッチ部内での分岐処理に用
いられる。すなわち、図１においてＢＷ１０２から出力
された分岐先アドレス１０６はセレクタ１０９、信号線
１１０を通して、プリフェッチアドレスとして命令キャ
ッシュＩＣ１０４、分岐命令用バッファＢＷ１０２、プ
リフェッチアドレス発生器ＰＡＧ１０１に入力される。
【００５６】また、分岐命令タイプ２０８は、読み出さ
れたエントリの分岐命令が無条件分岐命令ｂｒａ、サブ
ルーチンコール命令ｂｓｒ、リターン命令ｒｔｓのいず
れであるかを示している。命令プリフェッチ部内の制御
回路はこの情報を受けて、図４から図６に示した処理の
いずれかを実行する。
れたエントリの分岐命令が無条件分岐命令ｂｒａ、サブ
ルーチンコール命令ｂｓｒ、リターン命令ｒｔｓのいず
れであるかを示している。命令プリフェッチ部内の制御
回路はこの情報を受けて、図４から図６に示した処理の
いずれかを実行する。
【００５７】３．２ リターンバッファＲＢの構造と動
作 図８は、図１のリターンバッファＲＢ１０３の構成をよ
り詳細に示している。ＲＢは、デコーダ３０２とＲＡＭ
メモリＲＢＤ３０３とで構成される。デコーダ３０２は
４ビットデコーダであり、４ビット幅のポインタ３０１
を入力として、ＲＢＤ３０３の１６エントリのうちの一
つを選択する。ＲＢＤ３０３は１６エントリ、ビット幅
３２ビットのＲＡＭである。３２ビットの内訳は、リタ
ーンアドレス３１ビット（入力線１１８、出力線１０
７）、バリッドビット１ビット（入力線３０４、出力線
３０５）である。ＲＢ３０３では読み出されたバリッド
ビットがそのままヒット信号となる。
作 図８は、図１のリターンバッファＲＢ１０３の構成をよ
り詳細に示している。ＲＢは、デコーダ３０２とＲＡＭ
メモリＲＢＤ３０３とで構成される。デコーダ３０２は
４ビットデコーダであり、４ビット幅のポインタ３０１
を入力として、ＲＢＤ３０３の１６エントリのうちの一
つを選択する。ＲＢＤ３０３は１６エントリ、ビット幅
３２ビットのＲＡＭである。３２ビットの内訳は、リタ
ーンアドレス３１ビット（入力線１１８、出力線１０
７）、バリッドビット１ビット（入力線３０４、出力線
３０５）である。ＲＢ３０３では読み出されたバリッド
ビットがそのままヒット信号となる。
【００５８】リターンバッファＲＢ１０３への書き込み
動作は、次の通りである。
動作は、次の通りである。
【００５９】４ビットのポインタ３０１は、命令プリフ
ェッチ部の制御回路から与えられる。ポインタ３０１は
デコーダ３０２でデコードされ、ＲＢＤ３０３のエント
リの一つを選択する。この時、ＲＢＤ３０３に入力され
ているリターンアドレス１１８とバリッド信号３０４の
値とが選択されたエントリに書き込まれる。バリッド信
号３０４は命令プリフェッチ部の制御回路から与えられ
る。ＲＢ１０３への書き込みは、サブルーチンコール命
令（例えばｂｓｒ命令）の実行時に起動される。そして
その際、ポインタを一つ進める。
ェッチ部の制御回路から与えられる。ポインタ３０１は
デコーダ３０２でデコードされ、ＲＢＤ３０３のエント
リの一つを選択する。この時、ＲＢＤ３０３に入力され
ているリターンアドレス１１８とバリッド信号３０４の
値とが選択されたエントリに書き込まれる。バリッド信
号３０４は命令プリフェッチ部の制御回路から与えられ
る。ＲＢ１０３への書き込みは、サブルーチンコール命
令（例えばｂｓｒ命令）の実行時に起動される。そして
その際、ポインタを一つ進める。
【００６０】リターンバッファＲＢ１０３からの読み出
し動作は、次の通りである。
し動作は、次の通りである。
【００６１】書き込み時と同じく、４ビットのポインタ
３０１は命令プリフェッチ部の制御回路から与えられ
る。ポインタ３０１はデコーダ３０２でデコードされ、
ＲＢＤ３０３のエントリの一つを選択する。選択された
エントリのデータは、信号線１０７と信号線３０５に同
時に出力される。ＢＷ１０２で読み出された分岐命令の
タイプがリターン命令ｒｔｓでありかつリターンバッフ
ァＲＢ１０３から読み出されたヒット（バリッド）信号
が値１であった場合、リターンアドレス１０７を次のプ
リフェッチアドレスとして、図１のセレクタ１０９、信
号線１１０を通して命令キャッシュＩＣ１０４、分岐命
令用バッファＢＷ１０２、プリフェッチアドレス発生器
ＰＡＧ１０１に転送する。リターンバッファＲＢ１０３
のポインタは、サブルーチンリターン命令（例えばｒｔ
ｓ命令）の実行時に一つ戻す。
３０１は命令プリフェッチ部の制御回路から与えられ
る。ポインタ３０１はデコーダ３０２でデコードされ、
ＲＢＤ３０３のエントリの一つを選択する。選択された
エントリのデータは、信号線１０７と信号線３０５に同
時に出力される。ＢＷ１０２で読み出された分岐命令の
タイプがリターン命令ｒｔｓでありかつリターンバッフ
ァＲＢ１０３から読み出されたヒット（バリッド）信号
が値１であった場合、リターンアドレス１０７を次のプ
リフェッチアドレスとして、図１のセレクタ１０９、信
号線１１０を通して命令キャッシュＩＣ１０４、分岐命
令用バッファＢＷ１０２、プリフェッチアドレス発生器
ＰＡＧ１０１に転送する。リターンバッファＲＢ１０３
のポインタは、サブルーチンリターン命令（例えばｒｔ
ｓ命令）の実行時に一つ戻す。
【００６２】サブルーチンリターン命令ｒｔｓが無条件
分岐命令ｂｒａ、サブルーチンコール命令ｂｓｒと異な
り、分岐先アドレスを分岐命令用バッファＢＷ１０２内
に保持できない理由は次のとおりである。
分岐命令ｂｒａ、サブルーチンコール命令ｂｓｒと異な
り、分岐先アドレスを分岐命令用バッファＢＷ１０２内
に保持できない理由は次のとおりである。
【００６３】リターン命令ｒｔｓは、サブルーチンから
のリターンのために使用される。すなわち、サブルーチ
ンの最後の命令として、サブルーチンをコールしたルー
チンのコール命令の次の命令に分岐する。一方、リター
ンアドレスはコール時にスタックに退避され、リターン
時にはスタックから回復される。そのため、どのルーチ
ンからコールされるかによって、同じサブルーチンリタ
ーン命令ｒｔｓであっても、リターン先アドレスが異な
る。
のリターンのために使用される。すなわち、サブルーチ
ンの最後の命令として、サブルーチンをコールしたルー
チンのコール命令の次の命令に分岐する。一方、リター
ンアドレスはコール時にスタックに退避され、リターン
時にはスタックから回復される。そのため、どのルーチ
ンからコールされるかによって、同じサブルーチンリタ
ーン命令ｒｔｓであっても、リターン先アドレスが異な
る。
【００６４】これに対して分岐命令バッファＢＷ１０２
では、分岐命令のアドレスと分岐先アドレスを一組にし
た履歴情報を保持する。前述のようにサブルーチンリタ
ーン命令ｒｔｓの場合には分岐命令アドレスと分岐先ア
ドレスの関係が一意ではないから、サブルーチンリター
ン命令ｒｔｓの分岐先リターンアドレスを分岐命令用バ
ッフアＢＷ１０２内に保持することはできない。そこ
で、スタックのリターンアドレスのコピーを保持するバ
ッファであるＲＢ１０３を設け、このバッファＲＢ１０
３からリターンアドレスを得ることでこの問題を解決し
ている。
では、分岐命令のアドレスと分岐先アドレスを一組にし
た履歴情報を保持する。前述のようにサブルーチンリタ
ーン命令ｒｔｓの場合には分岐命令アドレスと分岐先ア
ドレスの関係が一意ではないから、サブルーチンリター
ン命令ｒｔｓの分岐先リターンアドレスを分岐命令用バ
ッフアＢＷ１０２内に保持することはできない。そこ
で、スタックのリターンアドレスのコピーを保持するバ
ッファであるＲＢ１０３を設け、このバッファＲＢ１０
３からリターンアドレスを得ることでこの問題を解決し
ている。
【００６５】４． 動作フロー 図９、図１０は上記に説明した本実施例によるデータプ
ロセッサの命令プリフェッチ部の制御基本フローであ
る。分岐、リセット、例外発生時の状態遷移は省略し
た。以下、図９、図１０を用いて制御フローを説明す
る。
ロセッサの命令プリフェッチ部の制御基本フローであ
る。分岐、リセット、例外発生時の状態遷移は省略し
た。以下、図９、図１０を用いて制御フローを説明す
る。
【００６６】ステップ９００はプリフェッチキューＰＦ
Ｑ１１１のあきを待っている状態である。ＰＦＱ１１１
はＦＩＦＯキューであるので、データが満杯になった場
合には、命令デコーダＩＤ１１３へのデータ転送によっ
て空きができるまで、次のデータ書き込みができなくな
る。そのためステップ９０１の判定動作（ＰＦＱが満杯
か否か）によって、再び待ち状態ステップ９００に遷移
するか、それともステップ９０２に遷移するかが決定さ
れる。
Ｑ１１１のあきを待っている状態である。ＰＦＱ１１１
はＦＩＦＯキューであるので、データが満杯になった場
合には、命令デコーダＩＤ１１３へのデータ転送によっ
て空きができるまで、次のデータ書き込みができなくな
る。そのためステップ９０１の判定動作（ＰＦＱが満杯
か否か）によって、再び待ち状態ステップ９００に遷移
するか、それともステップ９０２に遷移するかが決定さ
れる。
【００６７】ステップ９０２は、命令キャッシュＩＣ１
０４、分岐命令バッファＢＷ１０２及びリターンバッフ
ァＲＢ１０３の読み出しを行う状態である。それらの読
み出しの結果をステップ９０３から９０６で判定し、次
の動作状態を９０７から９１０のどれか一つに決定す
る。
０４、分岐命令バッファＢＷ１０２及びリターンバッフ
ァＲＢ１０３の読み出しを行う状態である。それらの読
み出しの結果をステップ９０３から９０６で判定し、次
の動作状態を９０７から９１０のどれか一つに決定す
る。
【００６８】ステップ９０３は命令キャッシュＩＣ１０
４の読み出しが成功（ヒット信号の値が１）したか否か
を判定し、成功した場合にはステップ９０４へ、失敗し
た場合にはステップ９１０に遷移する。
４の読み出しが成功（ヒット信号の値が１）したか否か
を判定し、成功した場合にはステップ９０４へ、失敗し
た場合にはステップ９１０に遷移する。
【００６９】ステップ９０４は分岐命令バッファＢＷ１
０２の読み出しが成功したか否か、すなわち図７のヒッ
ト信号２１２の値が１であるか否かを判定する。読み出
しが成功した場合にはステップ９０５へ、失敗した場合
にはステップ９０９へ遷移する。
０２の読み出しが成功したか否か、すなわち図７のヒッ
ト信号２１２の値が１であるか否かを判定する。読み出
しが成功した場合にはステップ９０５へ、失敗した場合
にはステップ９０９へ遷移する。
【００７０】ステップ９０５は分岐命令バッファＢＷ１
０２から読み出された分岐命令タイプ情報（図７の信号
２０８）がリターン命令ｒｔｓを指示するものか否かを
判定する。リターン命令ｒｔｓの場合にはステップ９０
６へ、そうでない場合にはステップ９０７へ遷移する。
０２から読み出された分岐命令タイプ情報（図７の信号
２０８）がリターン命令ｒｔｓを指示するものか否かを
判定する。リターン命令ｒｔｓの場合にはステップ９０
６へ、そうでない場合にはステップ９０７へ遷移する。
【００７１】ステップ９０６はリターンバッファＲＢ１
０３の読み出しが成功したか否か、すなわち図８のヒッ
ト信号３０５の値が１であるか否かを判定する。成功し
た場合にはステップ９０８へ、失敗した場合にはステッ
プ９０９へ遷移する。
０３の読み出しが成功したか否か、すなわち図８のヒッ
ト信号３０５の値が１であるか否かを判定する。成功し
た場合にはステップ９０８へ、失敗した場合にはステッ
プ９０９へ遷移する。
【００７２】ステップ９０７は分岐命令バッファＢＷ１
０２にヒットし、かつその分岐命令が無条件分岐命令ｂ
ｒａまたはサブルーチンコール命令ｂｓｒである場合に
遷移する状態であり、次のサイクルのプリフェッチアド
レスとしてＢＷ１０２から出力された分岐先アドレス信
号１０６を用いる。具体的には、図１のセレクタ１０９
により信号１０６を選択し、その値を信号１１０に出力
する。
０２にヒットし、かつその分岐命令が無条件分岐命令ｂ
ｒａまたはサブルーチンコール命令ｂｓｒである場合に
遷移する状態であり、次のサイクルのプリフェッチアド
レスとしてＢＷ１０２から出力された分岐先アドレス信
号１０６を用いる。具体的には、図１のセレクタ１０９
により信号１０６を選択し、その値を信号１１０に出力
する。
【００７３】ステップ９０８は分岐命令バッファＢＷ１
０２とリターンバッファＲＢ１０３の両方にヒットし、
かつその分岐命令がリターン命令ｒｔｓである場合に遷
移する状態であり、次のサイクルのプリフェッチアドレ
スとしてＲＢ１０３から出力されたリターンアドレス信
号１０７を用いる。具体的には、図１のセレクタ１０９
により信号１０７を選択し、その値を信号１１０に出力
する。
０２とリターンバッファＲＢ１０３の両方にヒットし、
かつその分岐命令がリターン命令ｒｔｓである場合に遷
移する状態であり、次のサイクルのプリフェッチアドレ
スとしてＲＢ１０３から出力されたリターンアドレス信
号１０７を用いる。具体的には、図１のセレクタ１０９
により信号１０７を選択し、その値を信号１１０に出力
する。
【００７４】ステップ９０９は命令キャッシュＩＣには
ヒットしたが、ステップ９０７、ステップ９０８のいず
れへの遷移条件も満たさない場合に遷移する状態であ
る。次のサイクルのプリフェッチアドレスとしては図１
のＰＡＧ１０１から出力された信号１０５の値を用い
る。具体的には、図１のセレクタ１０９により信号１０
５を選択し、その値を信号１１０に出力する。
ヒットしたが、ステップ９０７、ステップ９０８のいず
れへの遷移条件も満たさない場合に遷移する状態であ
る。次のサイクルのプリフェッチアドレスとしては図１
のＰＡＧ１０１から出力された信号１０５の値を用い
る。具体的には、図１のセレクタ１０９により信号１０
５を選択し、その値を信号１１０に出力する。
【００７５】ステップ９１０は命令キャッシュＩＣ１０
４の読み出しが失敗した場合に遷移する状態であり、外
部メモリアクセスが起動される。アクセスに用いるアド
レスは命令キャッシュの読み出しに用いたプリフェッチ
アドレス（信号１１０）である。このアドレス信号線は
図１中では省略している。外部メモリからの命令転送が
終了すると、状態は再びステップ９０２へと遷移する。
４の読み出しが失敗した場合に遷移する状態であり、外
部メモリアクセスが起動される。アクセスに用いるアド
レスは命令キャッシュの読み出しに用いたプリフェッチ
アドレス（信号１１０）である。このアドレス信号線は
図１中では省略している。外部メモリからの命令転送が
終了すると、状態は再びステップ９０２へと遷移する。
【００７６】ステップ９０７、９０８、９０９の次状態
は、ステップ９１１である。
は、ステップ９１１である。
【００７７】ステップ９１１では、ＢＷ１０２、ＲＢ１
０３への書き込み動作を起動するか否かを決定する。そ
の判定は基本的には、無条件分岐命令ｂｒａ、サブルー
チンコール命令ｂｓｒ、リターン命令ｒｔｓのいずれか
の命令が命令デコーダ１１３でデコードされたという、
デコード情報を基に起動する。但しこれら３つの分岐命
令ごとに起動条件は若干異なる。
０３への書き込み動作を起動するか否かを決定する。そ
の判定は基本的には、無条件分岐命令ｂｒａ、サブルー
チンコール命令ｂｓｒ、リターン命令ｒｔｓのいずれか
の命令が命令デコーダ１１３でデコードされたという、
デコード情報を基に起動する。但しこれら３つの分岐命
令ごとに起動条件は若干異なる。
【００７８】（１）無条件分岐命令ｂｒａ ｂｒａ命令がデコードされた場合にはＢＷ１０２、ＲＢ
１０３が使用可能状態にある時には常に、ＢＷ１０２へ
の書き込みを起動する。ｂｒａ命令がＢＷ１０２を用い
た分岐を生じる場合、ｂｒａ命令は命令プリフェッチ部
内で削除され、命令デコード部へは転送されない。逆
に、ｂｒａ命令がデコードされた場合には、そのｂｒａ
命令はＢＷ１０２を用いた分岐処理を実行していない。
１０３が使用可能状態にある時には常に、ＢＷ１０２へ
の書き込みを起動する。ｂｒａ命令がＢＷ１０２を用い
た分岐を生じる場合、ｂｒａ命令は命令プリフェッチ部
内で削除され、命令デコード部へは転送されない。逆
に、ｂｒａ命令がデコードされた場合には、そのｂｒａ
命令はＢＷ１０２を用いた分岐処理を実行していない。
【００７９】（２）サブルーチンコール命令ｂｓｒ、リ
ターンｒｔｓ命令 ｂｓｒ命令またはｒｔｓ命令を、ＢＷ１０２を用いて分
岐処理する場合、命令プリフェッチ部は分岐命令を信号
１１２を通して命令デコード部へ転送すると共に、その
分岐命令がＢＷ１０２を用いて分岐処理済みであること
を示すタグ情報を命令デコード部に送る。命令デコード
部ではこのタグ情報を基に、ＢＷ１０２を用いて分岐済
みの分岐命令について、分岐指示信号と、ｂｓｒ命令ま
たはｒｔｓ命令がデコードされたというデコード情報と
を命令プリフェッチ部に送らないようにする。
ターンｒｔｓ命令 ｂｓｒ命令またはｒｔｓ命令を、ＢＷ１０２を用いて分
岐処理する場合、命令プリフェッチ部は分岐命令を信号
１１２を通して命令デコード部へ転送すると共に、その
分岐命令がＢＷ１０２を用いて分岐処理済みであること
を示すタグ情報を命令デコード部に送る。命令デコード
部ではこのタグ情報を基に、ＢＷ１０２を用いて分岐済
みの分岐命令について、分岐指示信号と、ｂｓｒ命令ま
たはｒｔｓ命令がデコードされたというデコード情報と
を命令プリフェッチ部に送らないようにする。
【００８０】ＢＷ１０２への書き込みを起動する場合に
はステップ９１２へ、起動しない場合にはステップ９０
１へ遷移する。
はステップ９１２へ、起動しない場合にはステップ９０
１へ遷移する。
【００８１】ステップ９１２は分岐指示信号待ち状態で
ある。分岐指示信号がアサ−トされたか否かはステップ
９１３で判定する。ステップ９１２では図１の命令アド
レスキューＰＣＱ１２１を用いて分岐命令のアドレスを
信号線１２２に出力し、さらに図７の信号線２０４、２
０５を生成して、分岐指示信号のアサートを待つ。分岐
指示信号アサート時にはステップ９１４へ遷移する。
ある。分岐指示信号がアサ−トされたか否かはステップ
９１３で判定する。ステップ９１２では図１の命令アド
レスキューＰＣＱ１２１を用いて分岐命令のアドレスを
信号線１２２に出力し、さらに図７の信号線２０４、２
０５を生成して、分岐指示信号のアサートを待つ。分岐
指示信号アサート時にはステップ９１４へ遷移する。
【００８２】ステップ９１４ではＢＷ１０２への登録を
行う。図１の本実施例のマイクロプロセッサでは、分岐
指示信号と分岐先アドレスは同時に生成される。分岐先
アドレスは図１のＡＬＵ１１７で生成され、信号線１１
８を通してＢＷに転送される。ＢＷ１０２では分岐指示
信号のアサートにより、すべての入力データが揃い、図
７のＢＷＡ２０２とＢＷＤ２０３のプリフェッチアドレ
ス１１０で選択されたエントリに同時に書き込みを行
う。本アルゴリズムでは、ステップ９１４でＢＷ１０２
の書き込みとＩＣ１０４の読み出しを同時に行う。その
ため、ＢＷ１０２の書き込み時にはＢＷ１０２の読み出
しを行えない。但しこれは、ＢＷ１０２を２ポートメモ
リとすれば、実現できる。
行う。図１の本実施例のマイクロプロセッサでは、分岐
指示信号と分岐先アドレスは同時に生成される。分岐先
アドレスは図１のＡＬＵ１１７で生成され、信号線１１
８を通してＢＷに転送される。ＢＷ１０２では分岐指示
信号のアサートにより、すべての入力データが揃い、図
７のＢＷＡ２０２とＢＷＤ２０３のプリフェッチアドレ
ス１１０で選択されたエントリに同時に書き込みを行
う。本アルゴリズムでは、ステップ９１４でＢＷ１０２
の書き込みとＩＣ１０４の読み出しを同時に行う。その
ため、ＢＷ１０２の書き込み時にはＢＷ１０２の読み出
しを行えない。但しこれは、ＢＷ１０２を２ポートメモ
リとすれば、実現できる。
【００８３】ステップ９１４でＢＷ１０２への書き込み
が終了した後は、再びステップ９０３に遷移する。
が終了した後は、再びステップ９０３に遷移する。
【００８４】
【発明の効果】以上に示したように、本発明を用いた実
施例においては、図４から図６に示したように分岐処理
特に無条件分岐処理を高速化できる。その特徴は、 １）分岐命令アドレスと分岐先アドレスを組にした分岐
の履歴情報を保持し、その履歴情報をプリフェッチアド
レスを用いて検索するため、早い時点での分岐が可能で
ある。
施例においては、図４から図６に示したように分岐処理
特に無条件分岐処理を高速化できる。その特徴は、 １）分岐命令アドレスと分岐先アドレスを組にした分岐
の履歴情報を保持し、その履歴情報をプリフェッチアド
レスを用いて検索するため、早い時点での分岐が可能で
ある。
【００８５】２）ＢＷ（分岐履歴情報を保持するバッフ
ァ）とＲＢ（リターンアドレスを保持するバッファ）を
連動して動作させることにより、リターン命令の分岐処
理をも高速化できる。
ァ）とＲＢ（リターンアドレスを保持するバッファ）を
連動して動作させることにより、リターン命令の分岐処
理をも高速化できる。
【００８６】３）ＢＷ内に分岐命令のタイプ情報を保持
することにより、上記２）の連動動作が可能になると共
に、分岐命令ごとに極め細かい制御が可能になる。例え
ば、無条件分岐命令ｂｒａの場合には実行処理を削除
し、命令ｂｓｒの場合には削除しないといった処理の制
御にこの情報を使用している。
することにより、上記２）の連動動作が可能になると共
に、分岐命令ごとに極め細かい制御が可能になる。例え
ば、無条件分岐命令ｂｒａの場合には実行処理を削除
し、命令ｂｓｒの場合には削除しないといった処理の制
御にこの情報を使用している。
【図面の簡単な説明】
【図１】本発明の実施例によるマイクロプロセッサの全
体構成を示す図である。
体構成を示す図である。
【図２】分岐が無い時の図１のマイクロプロセッサのパ
イプラインの流れを示す図である。
イプラインの流れを示す図である。
【図３】図１のマイクロプロセッサの分岐命令バッファ
ＢＷ１０２のミス時のパイプラインの流れを示す図であ
る。
ＢＷ１０２のミス時のパイプラインの流れを示す図であ
る。
【図４】図１のマイクロプロセッサの分岐命令バッファ
ＢＷ１０２のヒット時のパイプラインの流れを示す図で
ある。
ＢＷ１０２のヒット時のパイプラインの流れを示す図で
ある。
【図５】図１のマイクロプロセッサの分岐命令バッファ
ＢＷ１０２のヒット時のパイプラインの流れを示す図で
ある。
ＢＷ１０２のヒット時のパイプラインの流れを示す図で
ある。
【図６】図１のマイクロプロセッサの分岐命令バッファ
ＢＷ１０２、リターンバッファＲＢ１０３のヒット時の
パイプラインの流れを示す図である。
ＢＷ１０２、リターンバッファＲＢ１０３のヒット時の
パイプラインの流れを示す図である。
【図７】図１のマイクロプロセッサ中の分岐命令バッフ
ァＢＷ１０２の構成をより詳細に示す図である。
ァＢＷ１０２の構成をより詳細に示す図である。
【図８】図１のマイクロプロセッサ中のリターンバッフ
ァＲＢ１０３の構成をより詳細に示す図である。
ァＲＢ１０３の構成をより詳細に示す図である。
【図９】図１のマイクロプロセッサの命令プリフェッチ
部の制御フローを示す図である。
部の制御フローを示す図である。
【図１０】図１のマイクロプロセッサの命令プリフェッ
チ部の制御フローを示す図である（図９の続き）。
チ部の制御フローを示す図である（図９の続き）。
１００…マイクロプロセッサ、１０１…プリフェッチア
ドレス発生器。２９ビット加算器。１０２…分岐命令用
バッファ。分岐先アドレスを保持する。１０３…リター
ンバッファ。リターンアドレスを保持する。１０４…命
令キャッシュ。２０１…５ビットのアドレスデコ−ダ。
２０２…分岐命令バッファのアドレスタグ部。３２エン
トリ、３２ビット幅。２０３…分岐命令バッファのデ−
タ部。３２エントリ、３３ビット幅。２０９…２４ビッ
ト一致比較器。３０２…４ビットのアドレスデコ−ダ。
３０３…リターンバッファのデ−タ部。１６エントリ、
３２ビット幅。
ドレス発生器。２９ビット加算器。１０２…分岐命令用
バッファ。分岐先アドレスを保持する。１０３…リター
ンバッファ。リターンアドレスを保持する。１０４…命
令キャッシュ。２０１…５ビットのアドレスデコ−ダ。
２０２…分岐命令バッファのアドレスタグ部。３２エン
トリ、３２ビット幅。２０３…分岐命令バッファのデ−
タ部。３２エントリ、３３ビット幅。２０９…２４ビッ
ト一致比較器。３０２…４ビットのアドレスデコ−ダ。
３０３…リターンバッファのデ−タ部。１６エントリ、
３２ビット幅。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 郭和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平２−155038（ＪＰ，Ａ) 特開 平２−255917（ＪＰ，Ａ) 特開 昭61−196332（ＪＰ，Ａ) 特開 平２−121034（ＪＰ，Ａ) 特開 平３−31933（ＪＰ，Ａ) 特開 昭62−151936（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/30 - 9/42
Claims (5)
- 【請求項１】 プリフェッチアドレスを発生するプリフ
ェッチアドレス発生器と、 前記プリフェッチアドレスに従ってメモリから命令をプ
リフェッチするプリフェッチキューと、 前記プリフェッチキューに格納された命令をデコードす
る命令デコーダと、 前記命令デコーダの出力によって制御され、アドレス演
算によってコール命令の分岐先アドレス及びリターン命
令のリターンアドレスを生成可能な演算ユニットと、 前記プリフェッチアドレス発生器で生成されたコール命
令とリターン命令のアドレス、前記演算ユニットで生成
されたコール命令の岐先アドレス、及びコール命令かリ
ターン命令かのタイプを示し前記命令デコーダから出力
される情報を格納するための第1のバッファと、前記演算ユニットで生成された リターンアドレスを格納
するための第２のバッファと、 プリフェッチアドレスを前記第1のバッファに格納され
ている分岐命令のアドレスと比較する比較器と、を含
み、 前記比較器による比較結果が一致したとき前記第１のバ
ッファから読み込んだ対応する前記タイプを示す情報が
コール命令であることを示すなら対応する分岐先アドレ
スを第１のバッファから読み出し、また、前記比較器に
よる比較結果が一致したとき前記第１のバッファから読
み込んだ対応する前記タイプを示す情報がリターン命令
であることを示すならリターンアドレスを第２のバッフ
ァから読み出し、読み出したアドレスに従って次のプリ
フェッチアドレスを生成するものであることを特徴とす
るデータプロセッサ。 - 【請求項２】 前記メモリはキャッシュメモリであり、
それには外部メモリから命令が格納され、その命令は前
記プリフェッチアドレスに従って前記キャッシュメモリ
からプリフェッチキューにプリフェッチされるものであ
ることを特徴とする請求項１記載のデータプロセッサ。 - 【請求項３】 前記プリフェッチキュー、前記命令デコ
ーダ、前記演算ユニット、前記比較器、前記第１のバッ
ファ、前記第２のバッファ、及び前記キャッシュメモリ
は半導体基板に形成されて成るものであることを特徴と
する請求項２記載のデータプロセッサ。 - 【請求項４】 前記プリフェッチキュー、前記命令デコ
ーダ、及び前記演算ユニットはパイプライン処理を行う
ものであることを特徴とする請求項３記載のデータプロ
セッサ。 - 【請求項５】 前記第２のバッファはラストイン・ファ
ーストアウト形式のバッファであることを特徴とする請
求項４記載のデータプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28103091A JP3182438B2 (ja) | 1991-10-28 | 1991-10-28 | データプロセッサ |
| KR1019920018637A KR100259306B1 (ko) | 1991-10-28 | 1992-10-10 | 분기 명령 버퍼를 갖는 데이타 프로세서 |
| US07/965,441 US5454087A (en) | 1991-10-28 | 1992-10-23 | Branching system for return from subroutine using target address in return buffer accessed based on branch type information in BHT |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28103091A JP3182438B2 (ja) | 1991-10-28 | 1991-10-28 | データプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05120013A JPH05120013A (ja) | 1993-05-18 |
| JP3182438B2 true JP3182438B2 (ja) | 2001-07-03 |
Family
ID=17633315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28103091A Expired - Lifetime JP3182438B2 (ja) | 1991-10-28 | 1991-10-28 | データプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5454087A (ja) |
| JP (1) | JP3182438B2 (ja) |
| KR (1) | KR100259306B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623614A (en) * | 1993-09-17 | 1997-04-22 | Advanced Micro Devices, Inc. | Branch prediction cache with multiple entries for returns having multiple callers |
| US5896528A (en) * | 1995-03-03 | 1999-04-20 | Fujitsu Limited | Superscalar processor with multiple register windows and speculative return address generation |
| US5968169A (en) * | 1995-06-07 | 1999-10-19 | Advanced Micro Devices, Inc. | Superscalar microprocessor stack structure for judging validity of predicted subroutine return addresses |
| US5898864A (en) * | 1995-09-25 | 1999-04-27 | International Business Machines Corporation | Method and system for executing a context-altering instruction without performing a context-synchronization operation within high-performance processors |
| US5881278A (en) * | 1995-10-30 | 1999-03-09 | Advanced Micro Devices, Inc. | Return address prediction system which adjusts the contents of return stack storage to enable continued prediction after a mispredicted branch |
| US5864707A (en) | 1995-12-11 | 1999-01-26 | Advanced Micro Devices, Inc. | Superscalar microprocessor configured to predict return addresses from a return stack storage |
| US5835947A (en) * | 1996-05-31 | 1998-11-10 | Sun Microsystems, Inc. | Central processing unit and method for improving instruction cache miss latencies using an instruction buffer which conditionally stores additional addresses |
| KR100496271B1 (ko) * | 1997-06-18 | 2005-09-08 | 삼성에스디아이 주식회사 | 보호수지막용조성물및이를이용한음극선관용형광막의제조방법 |
| US20010029582A1 (en) * | 1999-05-17 | 2001-10-11 | Goodman Daniel Isaac | Method and system for copy protection of data content |
| JP3513038B2 (ja) | 1998-12-10 | 2004-03-31 | 富士通株式会社 | 命令フェッチ制御装置 |
| JP2002342075A (ja) * | 2001-05-11 | 2002-11-29 | Mitsubishi Electric Corp | マイクロプロセッサ |
| US6954849B2 (en) * | 2002-02-21 | 2005-10-11 | Intel Corporation | Method and system to use and maintain a return buffer |
| US8607209B2 (en) | 2004-02-04 | 2013-12-10 | Bluerisc Inc. | Energy-focused compiler-assisted branch prediction |
| JP2006040173A (ja) | 2004-07-29 | 2006-02-09 | Fujitsu Ltd | 分岐予測装置および分岐予測方法 |
| JP2007041837A (ja) * | 2005-08-03 | 2007-02-15 | Nec Electronics Corp | 命令プリフェッチ装置及び命令プリフェッチ方法 |
| US7472264B2 (en) * | 2006-06-30 | 2008-12-30 | Sun Microsystems, Inc. | Predicting a jump target based on a program counter and state information for a process |
| US8635406B2 (en) * | 2012-03-08 | 2014-01-21 | Arm Limited | Data processing apparatus and method for providing target address information for branch instructions |
| US11099849B2 (en) * | 2016-09-01 | 2021-08-24 | Oracle International Corporation | Method for reducing fetch cycles for return-type instructions |
| US11481221B2 (en) * | 2018-05-02 | 2022-10-25 | Micron Technology, Inc. | Separate branch target buffers for different levels of calls |
| GB2577051B (en) * | 2018-09-11 | 2021-03-03 | Advanced Risc Mach Ltd | Branch prediction using branch target buffer |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3382350D1 (de) * | 1982-11-17 | 1991-08-29 | Nec Corp | Anordnung zum vorabholen von befehlen mit vorhersage einer verzweigungszieladresse. |
| US4488227A (en) * | 1982-12-03 | 1984-12-11 | Honeywell Information Systems Inc. | Program counter stacking method and apparatus for nested subroutines and interrupts |
| US4884244A (en) * | 1985-01-28 | 1989-11-28 | Data General Corporation | Method of addressing a computer memory |
| US4991080A (en) * | 1986-03-13 | 1991-02-05 | International Business Machines Corporation | Pipeline processing apparatus for executing instructions in three streams, including branch stream pre-execution processor for pre-executing conditional branch instructions |
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| JPH01240931A (ja) * | 1988-03-23 | 1989-09-26 | Hitachi Ltd | データ処理装置 |
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