JP2002342075A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- 239000000872 buffer Substances 0.000 claims abstract description 79
- 238000000034 method Methods 0.000 claims description 9
- 238000011010 flushing procedure Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 241000761456 Nops Species 0.000 description 2
- 108010020615 nociceptin receptor Proteins 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
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-
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- G06—COMPUTING; CALCULATING OR COUNTING
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Abstract
(57)【要約】
【課題】 簡便な構成で分岐の際の再フェッチを減らす
ことができ、処理速度を向上させるマイクロプロセッサ
を得ること。 【解決手段】 新たな分岐命令（ＢＪＭＰ）を追加し、
この分岐命令（ＢＪＭＰ）によって指定される分岐先の
手前の命令までを当該分岐命令（ＢＪＭＰ）のオペラン
ドとして処理することで処理する命令数を可変とする。
前記オペランドとして処理した命令を含む当該分岐命令
の命令語長をプログラムカウンタ８に出力してプログラ
ムカウンタ８のアドレスを更新させるとともに、この分
岐命令（ＢＪＭＰ）のときはキューバッファ２のフラッ
シュを行わない。
ことができ、処理速度を向上させるマイクロプロセッサ
を得ること。 【解決手段】 新たな分岐命令（ＢＪＭＰ）を追加し、
この分岐命令（ＢＪＭＰ）によって指定される分岐先の
手前の命令までを当該分岐命令（ＢＪＭＰ）のオペラン
ドとして処理することで処理する命令数を可変とする。
前記オペランドとして処理した命令を含む当該分岐命令
の命令語長をプログラムカウンタ８に出力してプログラ
ムカウンタ８のアドレスを更新させるとともに、この分
岐命令（ＢＪＭＰ）のときはキューバッファ２のフラッ
シュを行わない。
Description
【０００１】
【発明の属する技術分野】本発明は、命令プリフェッチ
機能を有するマイクロプロセッサに関し、特にプリフェ
ッチ命令を格納するキューバッファにおける分岐命令実
行の際のフラッシュをなくすようにしたマイクロプロセ
ッサに関するものである。
機能を有するマイクロプロセッサに関し、特にプリフェ
ッチ命令を格納するキューバッファにおける分岐命令実
行の際のフラッシュをなくすようにしたマイクロプロセ
ッサに関するものである。
【０００２】
【従来の技術】マイクロプロセッサの高速化の手法とし
て、命令の先取り（プリフェッチ）方式がある。通常の
逐次計算機では、連続アドレスに格納されている命令群
を順次実行するのが基本である。一方、命令先取り方式
では、将来実行が予想される数個先の取り出しを、前の
命令の実行や解読と並行して行う。
て、命令の先取り（プリフェッチ）方式がある。通常の
逐次計算機では、連続アドレスに格納されている命令群
を順次実行するのが基本である。一方、命令先取り方式
では、将来実行が予想される数個先の取り出しを、前の
命令の実行や解読と並行して行う。
【０００３】すなわち、あらかじめ主記憶あるいはキャ
ッシュよりプリフェッチされた命令を、高速にアクセス
可能な小容量の命令プリフェッチバッファ（キューバッ
ファ）に格納することで、命令フェッチ時のメモリアク
セスにより生じる実行の遅れを実質的に削減しようとす
るものである。
ッシュよりプリフェッチされた命令を、高速にアクセス
可能な小容量の命令プリフェッチバッファ（キューバッ
ファ）に格納することで、命令フェッチ時のメモリアク
セスにより生じる実行の遅れを実質的に削減しようとす
るものである。
【０００４】従来技術では、分岐命令が実行されると、
分岐先アドレスにかかわらず、プリフェッチおよび後続
命令の実行を中止し、キューバッファをフラッシュ（ク
リア）することにより、そのときまでストアしていた命
令を無効にし、分岐先アドレスから新たにプリフェッチ
してキューバッファに分岐先令令が格納されるのを待っ
て命令の実行を再開する。
分岐先アドレスにかかわらず、プリフェッチおよび後続
命令の実行を中止し、キューバッファをフラッシュ（ク
リア）することにより、そのときまでストアしていた命
令を無効にし、分岐先アドレスから新たにプリフェッチ
してキューバッファに分岐先令令が格納されるのを待っ
て命令の実行を再開する。
【０００５】このように、従来技術では、分岐命令実行
時にキューバッファをフラッシュするようにしているの
で、プリフェッチ回数が増え、パイプライン処理の乱
れ、高速化の妨げとなっていた。
時にキューバッファをフラッシュするようにしているの
で、プリフェッチ回数が増え、パイプライン処理の乱
れ、高速化の妨げとなっていた。
【０００６】そこで、特開平７−７３０３４号公報にお
いては、分岐命令実行時の分岐先アドレスとキューバッ
ファ内に存在する命令の該当アドレス範囲とを比較し、
分岐先アドレスが該当アドレス範囲にあるときは、キュ
ーバッファをフラッシュすることなくキューバッファ内
の命令を用いるようにして、分岐後のプリフェッチ回数
を減らすようにしている。
いては、分岐命令実行時の分岐先アドレスとキューバッ
ファ内に存在する命令の該当アドレス範囲とを比較し、
分岐先アドレスが該当アドレス範囲にあるときは、キュ
ーバッファをフラッシュすることなくキューバッファ内
の命令を用いるようにして、分岐後のプリフェッチ回数
を減らすようにしている。
【０００７】
【発明が解決しようとする課題】この従来技術では、確
かに分岐後のプリフェッチ回数を減らすことができる
が、分岐命令を通常の無条件分岐命令として取り扱って
いるので、命令デコード後の分岐のためのアドレス生成
処理が複雑になり、そのための回路も複雑かつ大規模と
なる問題がある。
かに分岐後のプリフェッチ回数を減らすことができる
が、分岐命令を通常の無条件分岐命令として取り扱って
いるので、命令デコード後の分岐のためのアドレス生成
処理が複雑になり、そのための回路も複雑かつ大規模と
なる問題がある。
【０００８】この発明は上記に鑑みてなされたもので、
内部に複雑な構造を設けることなく無条件分岐の際にお
ける不要なキューバッファのフラッシュをなくすように
したマイクロプロセッサを得ることを目的としている。
内部に複雑な構造を設けることなく無条件分岐の際にお
ける不要なキューバッファのフラッシュをなくすように
したマイクロプロセッサを得ることを目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
この発明にかかるマイクロプロセッサは、主記憶と、こ
の主記憶からプリフェッチされた命令が格納されるキュ
ーバッファと、主記憶上の次に実行する命令が記憶され
ているアドレスを生成するプログラムカウンタと、前記
キューバッファから出力された命令を解読する命令デコ
ーダと、前記プログラムカウンタの出力を用いて前記キ
ューバッファに対する命令の入出力制御を行うキューコ
ントローラ部とを備えたマイクロプロセッサにおいて、
前記命令デコーダは、前記キューバッファから入力され
た命令が所定の分岐命令であることを認知すると、この
分岐命令によって指定される分岐先の手前の命令までを
当該分岐命令のオペランドとして処理し、該オペランド
部分を含む当該分岐命令の命令語長を前記プログラムカ
ウンタに出力してプログラムカウンタのアドレスを更新
させるとともに前記キューバッファのフラッシュを行わ
せないようにしたことを特徴とする。
この発明にかかるマイクロプロセッサは、主記憶と、こ
の主記憶からプリフェッチされた命令が格納されるキュ
ーバッファと、主記憶上の次に実行する命令が記憶され
ているアドレスを生成するプログラムカウンタと、前記
キューバッファから出力された命令を解読する命令デコ
ーダと、前記プログラムカウンタの出力を用いて前記キ
ューバッファに対する命令の入出力制御を行うキューコ
ントローラ部とを備えたマイクロプロセッサにおいて、
前記命令デコーダは、前記キューバッファから入力され
た命令が所定の分岐命令であることを認知すると、この
分岐命令によって指定される分岐先の手前の命令までを
当該分岐命令のオペランドとして処理し、該オペランド
部分を含む当該分岐命令の命令語長を前記プログラムカ
ウンタに出力してプログラムカウンタのアドレスを更新
させるとともに前記キューバッファのフラッシュを行わ
せないようにしたことを特徴とする。
【００１０】この発明によれば、通常の分岐命令として
動作するのではなく、通常のデータ転送命令、演算命令
などと同様に動作する新たな分岐命令（例えばＢＪＭ
Ｐ）がマイクロプロセッサに追加される。この分岐命令
（ＢＪＭＰ）によれば、キューバッファ内の命令数が可
変となる。すなわち、命令デコーダにおいては、キュー
バッファから入力された命令が予め設定された所定の分
岐命令（ＢＪＭＰ）であることを認知すると、この分岐
命令（ＢＪＭＰ）によって指定される分岐先の手前の命
令までを当該分岐命令（ＢＪＭＰ）のオペランドとして
処理することで、キューバッファ内の命令数を可変とす
る。そして、該オペランド部分を含む当該分岐命令の命
令語長をプログラムカウンタに出力してプログラムカウ
ンタのアドレスを更新させる。また、命令デコーダは、
この分岐命令（ＢＪＭＰ）のとき、キューバッファのフ
ラッシュを行わせないようにしている。
動作するのではなく、通常のデータ転送命令、演算命令
などと同様に動作する新たな分岐命令（例えばＢＪＭ
Ｐ）がマイクロプロセッサに追加される。この分岐命令
（ＢＪＭＰ）によれば、キューバッファ内の命令数が可
変となる。すなわち、命令デコーダにおいては、キュー
バッファから入力された命令が予め設定された所定の分
岐命令（ＢＪＭＰ）であることを認知すると、この分岐
命令（ＢＪＭＰ）によって指定される分岐先の手前の命
令までを当該分岐命令（ＢＪＭＰ）のオペランドとして
処理することで、キューバッファ内の命令数を可変とす
る。そして、該オペランド部分を含む当該分岐命令の命
令語長をプログラムカウンタに出力してプログラムカウ
ンタのアドレスを更新させる。また、命令デコーダは、
この分岐命令（ＢＪＭＰ）のとき、キューバッファのフ
ラッシュを行わせないようにしている。
【００１１】つぎの発明にかかるマイクロプロセッサ
は、上記発明において、前記分岐先の指定に、ラベルを
用いることを特徴とする。
は、上記発明において、前記分岐先の指定に、ラベルを
用いることを特徴とする。
【００１２】この発明によれば、分岐命令（ＢＪＭＰ）
のオペランド部分にラベル（ｌａｂｅｌ）を付加するよ
うにしており、ラベル（ｌａｂｅｌ）で指定された分岐
先の手前の命令までが当該分岐命令（ＢＪＭＰ）のオペ
ランドとして処理される。
のオペランド部分にラベル（ｌａｂｅｌ）を付加するよ
うにしており、ラベル（ｌａｂｅｌ）で指定された分岐
先の手前の命令までが当該分岐命令（ＢＪＭＰ）のオペ
ランドとして処理される。
【００１３】つぎの発明にかかるマイクロプロセッサ
は、上記発明において、前記分岐先の指定に、当該分岐
命令と分岐先との相対アドレスを指定することを特徴と
する。
は、上記発明において、前記分岐先の指定に、当該分岐
命令と分岐先との相対アドレスを指定することを特徴と
する。
【００１４】この発明によれば、分岐命令（ＢＪＭＰ）
のオペランド部分に相対番地を付加するようにしてお
り、相対番地で指定された分岐先の手前の命令までが当
該分岐命令（ＢＪＭＰ）のオペランドとして処理され
る。
のオペランド部分に相対番地を付加するようにしてお
り、相対番地で指定された分岐先の手前の命令までが当
該分岐命令（ＢＪＭＰ）のオペランドとして処理され
る。
【００１５】つぎの発明にかかるマイクロプロセッサ
は、上記発明において、前記キューコントローラ部は、
現在実行されている命令から予め設定された所定の相対
アドレス分だけ前の複数の命令を残すように前記キュー
バッファの入出力制御を行い、前記相対アドレスとして
マイナスの相対アドレスを指定可能としたことを特徴と
する。
は、上記発明において、前記キューコントローラ部は、
現在実行されている命令から予め設定された所定の相対
アドレス分だけ前の複数の命令を残すように前記キュー
バッファの入出力制御を行い、前記相対アドレスとして
マイナスの相対アドレスを指定可能としたことを特徴と
する。
【００１６】この発明によれば、キューコントローラ部
は、現在実行されている命令から予め設定された所定の
個数の相対アドレス分だけ前の複数の命令を残すように
前記キューバッファの入出力制御を行っており、これに
よりキューバッファには、現在実行されている命令より
前のアドレスに記憶されている命令が少なくとも前記所
定の個数だけは残っていることになる。したがって、分
岐命令のオペランド部分にマイナスの相対番地を付加す
れば、マイナスアドレス側への分岐が可能となる。
は、現在実行されている命令から予め設定された所定の
個数の相対アドレス分だけ前の複数の命令を残すように
前記キューバッファの入出力制御を行っており、これに
よりキューバッファには、現在実行されている命令より
前のアドレスに記憶されている命令が少なくとも前記所
定の個数だけは残っていることになる。したがって、分
岐命令のオペランド部分にマイナスの相対番地を付加す
れば、マイナスアドレス側への分岐が可能となる。
【００１７】つぎの発明にかかるマイクロプロセッサ
は、主記憶と、この主記憶からプリフェッチされた命令
が格納されるキューバッファと、主記憶上の次に実行す
る命令が記憶されているアドレスを生成するプログラム
カウンタと、前記キューバッファから出力された命令を
解読する命令デコーダと、前記プログラムカウンタの出
力を用いて前記キューバッファに対する命令の入出力制
御を行うキューコントローラ部とを備えたマイクロプロ
セッサにおいて、前記命令デコーダは、前記キューバッ
ファから入力された命令が所定の分岐命令であることを
認知すると、この分岐命令によって指定される分岐先の
手前の命令までをＮＯＰ命令として処理し、当該分岐命
令および前記ＮＯＰ命令分の命令語長を前記プログラム
カウンタに出力してプログラムカウンタのアドレスを更
新させるとともに、前記キューバッファのフラッシュを
行わせないようにしたことを特徴とする。
は、主記憶と、この主記憶からプリフェッチされた命令
が格納されるキューバッファと、主記憶上の次に実行す
る命令が記憶されているアドレスを生成するプログラム
カウンタと、前記キューバッファから出力された命令を
解読する命令デコーダと、前記プログラムカウンタの出
力を用いて前記キューバッファに対する命令の入出力制
御を行うキューコントローラ部とを備えたマイクロプロ
セッサにおいて、前記命令デコーダは、前記キューバッ
ファから入力された命令が所定の分岐命令であることを
認知すると、この分岐命令によって指定される分岐先の
手前の命令までをＮＯＰ命令として処理し、当該分岐命
令および前記ＮＯＰ命令分の命令語長を前記プログラム
カウンタに出力してプログラムカウンタのアドレスを更
新させるとともに、前記キューバッファのフラッシュを
行わせないようにしたことを特徴とする。
【００１８】この発明によれば、命令デコーダは、キュ
ーバッファから入力された命令が予め設定された所定の
分岐命令（ＢＪＭＰ）であることを認知すると、この分
岐命令（ＢＪＭＰ）によって指定される分岐先の手前の
命令までをＮＯＰ命令として処理し、当該分岐命令（Ｂ
ＪＭＰ）の命令語長および前記ＮＯＰ命令分の命令語長
をプログラムカウンタに出力してプログラムカウンタの
アドレスを更新させる。また、命令デコーダは、この分
岐命令（ＢＪＭＰ）のとき、キューバッファのフラッシ
ュを行わせないようにする。
ーバッファから入力された命令が予め設定された所定の
分岐命令（ＢＪＭＰ）であることを認知すると、この分
岐命令（ＢＪＭＰ）によって指定される分岐先の手前の
命令までをＮＯＰ命令として処理し、当該分岐命令（Ｂ
ＪＭＰ）の命令語長および前記ＮＯＰ命令分の命令語長
をプログラムカウンタに出力してプログラムカウンタの
アドレスを更新させる。また、命令デコーダは、この分
岐命令（ＢＪＭＰ）のとき、キューバッファのフラッシ
ュを行わせないようにする。
【００１９】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかるマイクロプロセッサの好適な実施の形態を
詳細に説明する。
発明にかかるマイクロプロセッサの好適な実施の形態を
詳細に説明する。
【００２０】図１はこの発明にかかるマイクロプロセッ
サの内部構成例を示すブロック図である。図１におい
て、１は主記憶装置、２はキューバッファ（命令キュ
ー）、３は入力ポインタ、４は出力ポインタ、５はキュ
ーコントローラ、６はデコーダ、７は実行部、８はプロ
グラムカウンタである。キューコントローラ５、入力ポ
インタ３および出力ポインタ４を含めて請求の範囲で言
うところのキューコントローラ部を構成している。
サの内部構成例を示すブロック図である。図１におい
て、１は主記憶装置、２はキューバッファ（命令キュ
ー）、３は入力ポインタ、４は出力ポインタ、５はキュ
ーコントローラ、６はデコーダ、７は実行部、８はプロ
グラムカウンタである。キューコントローラ５、入力ポ
インタ３および出力ポインタ４を含めて請求の範囲で言
うところのキューコントローラ部を構成している。
【００２１】主記憶装置１には、実行するプログラムの
命令列が記憶されている。キューバッファ２は、例えば
３２個の命令を記憶することができるバッファであり、
主記憶装置１からプリフェッチした命令を格納する。命
令デコーダ６は、キューバッファ２から読み出した命令
の命令コードをデコード（解読）する。この命令デコー
ダ６の動作は、本発明の主要をなすので、後で詳述す
る。
命令列が記憶されている。キューバッファ２は、例えば
３２個の命令を記憶することができるバッファであり、
主記憶装置１からプリフェッチした命令を格納する。命
令デコーダ６は、キューバッファ２から読み出した命令
の命令コードをデコード（解読）する。この命令デコー
ダ６の動作は、本発明の主要をなすので、後で詳述す
る。
【００２２】実行部７には、命令デコーダ６の解読結果
および命令のオペランド部が入力される。実行部７は、
入力されたデコード結果およびオペランド部を用いて、
データ転送、四則演算、論理演算、大小比較、シフト演
算などの処理を行って命令を実行する。
および命令のオペランド部が入力される。実行部７は、
入力されたデコード結果およびオペランド部を用いて、
データ転送、四則演算、論理演算、大小比較、シフト演
算などの処理を行って命令を実行する。
【００２３】プログラムカウンタ８は、主記憶装置１上
における次の命令の実行アドレスを格納しているレジス
タであり、命令デコーダ６から与えられた命令語の長さ
を現在のプログラムカウンタのカウンタ値（レジスタ
値）に加算するよう動作する。
における次の命令の実行アドレスを格納しているレジス
タであり、命令デコーダ６から与えられた命令語の長さ
を現在のプログラムカウンタのカウンタ値（レジスタ
値）に加算するよう動作する。
【００２４】キューコントローラ５は、プログラムカウ
ンタ８あるいは命令デコーダ６の出力に基づいて入力ポ
インタ３および出力ポインタ４を制御することで、キュ
ーバッファ２に対する命令の入出力制御を実行する。入
力ポインタ３は、キューコントローラ５からのライト制
御信号によってインクリメント（あるいはデクリメン
ト）されることで、主記憶装置１からプリフェッチした
命令のキューバッファ２に対する書き込み制御を実行す
る。出力ポインタ４は、キューコントローラ５からのリ
ード制御信号によってインクリメント（あるいはデクリ
メント）されることで、キューバッファ２に格納された
命令の命令デコーダ６に対する読み出し制御を実行す
る。
ンタ８あるいは命令デコーダ６の出力に基づいて入力ポ
インタ３および出力ポインタ４を制御することで、キュ
ーバッファ２に対する命令の入出力制御を実行する。入
力ポインタ３は、キューコントローラ５からのライト制
御信号によってインクリメント（あるいはデクリメン
ト）されることで、主記憶装置１からプリフェッチした
命令のキューバッファ２に対する書き込み制御を実行す
る。出力ポインタ４は、キューコントローラ５からのリ
ード制御信号によってインクリメント（あるいはデクリ
メント）されることで、キューバッファ２に格納された
命令の命令デコーダ６に対する読み出し制御を実行す
る。
【００２５】実施の形態１.つぎに、図１の他に図２を
用いてこの発明の実施の形態１について説明する。この
実施の形態１においては、図１のマイクロプロセッサに
対し、新たな分岐命令「ＢＪＭＰ」を追加する（図２参
照）。この分岐命令「ＢＪＭＰ」は、通常の分岐命令と
は異なる処理を行うが、結果的に通常の分岐命令と同様
の分岐処理を行うものである。ただし、この分岐命令
「ＢＪＭＰ」においては、命令実行の際、キューバッフ
ァ２はフラッシュされない。図２は、キューバッファ２
に格納された命令列を概念的に示すものである。
用いてこの発明の実施の形態１について説明する。この
実施の形態１においては、図１のマイクロプロセッサに
対し、新たな分岐命令「ＢＪＭＰ」を追加する（図２参
照）。この分岐命令「ＢＪＭＰ」は、通常の分岐命令と
は異なる処理を行うが、結果的に通常の分岐命令と同様
の分岐処理を行うものである。ただし、この分岐命令
「ＢＪＭＰ」においては、命令実行の際、キューバッフ
ァ２はフラッシュされない。図２は、キューバッファ２
に格納された命令列を概念的に示すものである。
【００２６】この実施の形態１においては、分岐命令
「ＢＪＭＰ」の分岐先を示すオペランド部にラベル（Ｌ
ａｂｅｌ）を指定するようにしている。
「ＢＪＭＰ」の分岐先を示すオペランド部にラベル（Ｌ
ａｂｅｌ）を指定するようにしている。
【００２７】図１の命令デコーダ６では、キューバッフ
ァ２から入力された命令を解読して、入力された命令が
上記分岐命令「ＢＪＭＰ」であると認識すると、この分
岐命令「ＢＪＭＰ」のオペランド部のラベル（ｌａｖｅ
ｌ）で指定される相対番地の手前までに存在する命令
（この場合インクリメント命令；ＩＮＸおよびＩＮＹ）
を分岐命令「ＢＪＭＰ」のオペランドとして処理する。
ァ２から入力された命令を解読して、入力された命令が
上記分岐命令「ＢＪＭＰ」であると認識すると、この分
岐命令「ＢＪＭＰ」のオペランド部のラベル（ｌａｖｅ
ｌ）で指定される相対番地の手前までに存在する命令
（この場合インクリメント命令；ＩＮＸおよびＩＮＹ）
を分岐命令「ＢＪＭＰ」のオペランドとして処理する。
【００２８】すなわち、命令デコーダ６は、キューコン
トローラ５に対し、出力ポインタ４を更新させるための
制御信号を送る。この制御信号によってキューコントロ
ーラ５は出力ポインタ４を更新する。この結果、命令デ
コーダ６には、キューバッファ２から次の命令（この場
合ＩＮＸ）が入力される。この入力された命令を解読し
て、この命令がラベル（ｌａｂｅｌ）であるか否かを判
定する。この場合は、命令（ＩＮＸ）がラベル（ｌａｂ
ｅｌ）ではないので、命令デコーダ６は、キューコント
ローラ５に対しさらに制御信号を送って出力ポインタ４
を更新させる。このようにして、命令デコーダ６はラベ
ル（Ｌａｂｅｌ）を検出するまで、キューコントローラ
に制御信号を送ってラベル（ｌａｖｅｌ）で指定される
相対番地の手前までに存在する命令を読み込む。このよ
うにして、命令デコーダ６は、オペランドとして処理す
べき命令部分（この場合ＩＮＸおよびＩＮＹ）の命令数
およびオペランドとして処理する命令部分の命令語長を
検出する。
トローラ５に対し、出力ポインタ４を更新させるための
制御信号を送る。この制御信号によってキューコントロ
ーラ５は出力ポインタ４を更新する。この結果、命令デ
コーダ６には、キューバッファ２から次の命令（この場
合ＩＮＸ）が入力される。この入力された命令を解読し
て、この命令がラベル（ｌａｂｅｌ）であるか否かを判
定する。この場合は、命令（ＩＮＸ）がラベル（ｌａｂ
ｅｌ）ではないので、命令デコーダ６は、キューコント
ローラ５に対しさらに制御信号を送って出力ポインタ４
を更新させる。このようにして、命令デコーダ６はラベ
ル（Ｌａｂｅｌ）を検出するまで、キューコントローラ
に制御信号を送ってラベル（ｌａｖｅｌ）で指定される
相対番地の手前までに存在する命令を読み込む。このよ
うにして、命令デコーダ６は、オペランドとして処理す
べき命令部分（この場合ＩＮＸおよびＩＮＹ）の命令数
およびオペランドとして処理する命令部分の命令語長を
検出する。
【００２９】そして、命令デコーダ６は、分岐命令「Ｂ
ＪＭＰ」の命令語長に、前記オペランドとして処理する
命令部分（この場合ＩＮＸおよびＩＮＹ）の命令語長を
加算し、この加算結果を当該分岐命令「ＢＪＭＰ」の命
令語長として、プログラムカウンタ８に出力する。さら
に、命令デコーダ６は、キューコントローラ５にフラッ
シュ禁止のための所定の制御信号を出力する。
ＪＭＰ」の命令語長に、前記オペランドとして処理する
命令部分（この場合ＩＮＸおよびＩＮＹ）の命令語長を
加算し、この加算結果を当該分岐命令「ＢＪＭＰ」の命
令語長として、プログラムカウンタ８に出力する。さら
に、命令デコーダ６は、キューコントローラ５にフラッ
シュ禁止のための所定の制御信号を出力する。
【００３０】プログラムカウンタ８は、現在のアドレス
値に、命令デコーダ６から入力された分岐命令「ＢＪＭ
Ｐ」の命令語長を加算して、アドレス値を更新する。ま
た、キューコントローラ５は、命令デコーダ６からの前
記制御信号の入力によってキューバッファ２のフラッシ
ュを行わない。
値に、命令デコーダ６から入力された分岐命令「ＢＪＭ
Ｐ」の命令語長を加算して、アドレス値を更新する。ま
た、キューコントローラ５は、命令デコーダ６からの前
記制御信号の入力によってキューバッファ２のフラッシ
ュを行わない。
【００３１】したがって、今度は、命令デコーダ６に
は、キューバッファ２からラベル（ｌａｖｅｌ）で指定
される相対番地の次の命令（この場合はロード命令；Ｌ
ＤＡ）が読み出されて解読処理されることになり、結果
的に通常の分岐命令と同様の処理が行われたことにな
る。
は、キューバッファ２からラベル（ｌａｖｅｌ）で指定
される相対番地の次の命令（この場合はロード命令；Ｌ
ＤＡ）が読み出されて解読処理されることになり、結果
的に通常の分岐命令と同様の処理が行われたことにな
る。
【００３２】このように、この実施の形態１において
は、分岐命令「ＢＪＭＰ」のラベル（ｌａｂｅｌ）で指
定される分岐先までの命令コードを分岐命令「ＢＪＭ
Ｐ」のオペランドとして処理するようにしたので、分岐
先までの命令コードが分岐命令「ＢＪＭＰ」の１命令と
して扱われることになり、結果的に処理される命令数が
可変されることになる。すなわち、命令数を可変とする
ことで無条件分岐と同じ分岐動作が得られることにな
る。
は、分岐命令「ＢＪＭＰ」のラベル（ｌａｂｅｌ）で指
定される分岐先までの命令コードを分岐命令「ＢＪＭ
Ｐ」のオペランドとして処理するようにしたので、分岐
先までの命令コードが分岐命令「ＢＪＭＰ」の１命令と
して扱われることになり、結果的に処理される命令数が
可変されることになる。すなわち、命令数を可変とする
ことで無条件分岐と同じ分岐動作が得られることにな
る。
【００３３】実施の形態１においては、分岐命令「ＢＪ
ＭＰ」は、通常の分岐命令としては動作せず、他のデー
タ転送命令、演算命令などと同様に動作させかつ通常の
分岐命令として扱わずにキューバッファ２のフラッシュ
を発生させないようにしたので、分岐の際のアドレス演
算が従来より簡単になり、これにより内部に複雑な回路
構成を設けることなく分岐の際における不要なキューバ
ッファのフラッシュをなくすことができる。したがっ
て、簡便な構成で分岐の際の再フェッチを減らすことが
でき、処理速度を向上させることができる。
ＭＰ」は、通常の分岐命令としては動作せず、他のデー
タ転送命令、演算命令などと同様に動作させかつ通常の
分岐命令として扱わずにキューバッファ２のフラッシュ
を発生させないようにしたので、分岐の際のアドレス演
算が従来より簡単になり、これにより内部に複雑な回路
構成を設けることなく分岐の際における不要なキューバ
ッファのフラッシュをなくすことができる。したがっ
て、簡便な構成で分岐の際の再フェッチを減らすことが
でき、処理速度を向上させることができる。
【００３４】なお、図２の場合は、ラベル指定される相
対番地までに存在する命令が２つの場合について示した
が、この命令数は勿論１または３以上でもよい。また、
分岐命令「ＢＪＭＰ」のオペランドの対象となる命令
も、図２に示した、インクリメント命令ＩＮＸ,ＩＮＹ
に限るわけではない。
対番地までに存在する命令が２つの場合について示した
が、この命令数は勿論１または３以上でもよい。また、
分岐命令「ＢＪＭＰ」のオペランドの対象となる命令
も、図２に示した、インクリメント命令ＩＮＸ,ＩＮＹ
に限るわけではない。
【００３５】実施の形態２．つぎに、図１および図３を
用いてこの発明の実施の形態２について説明する。この
実施の形態２においては、図３に示すように、分岐命令
「ＢＪＭＰ」の分岐先を相対番地で指定するようにして
いる。図３においては、分岐命令「ＢＪＭＰ」のオペラ
ンド部に相対番地として「３」を指定するようにしてい
る。
用いてこの発明の実施の形態２について説明する。この
実施の形態２においては、図３に示すように、分岐命令
「ＢＪＭＰ」の分岐先を相対番地で指定するようにして
いる。図３においては、分岐命令「ＢＪＭＰ」のオペラ
ンド部に相対番地として「３」を指定するようにしてい
る。
【００３６】命令デコーダ６では、キューバッファ２か
ら入力された命令を解読して、入力された命令が上記分
岐命令「ＢＪＭＰ」であると認識すると、この分岐命令
「ＢＪＭＰ」のオペランド部の相対番地（この場合３）
で指定される相対番地の手前までに存在する命令（この
場合インクリメント命令；ＩＮＸおよびＩＮＹ）を分岐
命令「ＢＪＭＰ」のオペランドとして処理する。
ら入力された命令を解読して、入力された命令が上記分
岐命令「ＢＪＭＰ」であると認識すると、この分岐命令
「ＢＪＭＰ」のオペランド部の相対番地（この場合３）
で指定される相対番地の手前までに存在する命令（この
場合インクリメント命令；ＩＮＸおよびＩＮＹ）を分岐
命令「ＢＪＭＰ」のオペランドとして処理する。
【００３７】すなわち、命令デコーダ６は、キューコン
トローラ５に対し、分岐命令「ＢＪＭＰ」のオペランド
部の相対番地（この場合３）に基づいてオペランドとし
て処理すべき命令部分（この場合ＩＮＸおよびＩＮＹ）
の命令数（この場合２）および命令語長を認識する。
トローラ５に対し、分岐命令「ＢＪＭＰ」のオペランド
部の相対番地（この場合３）に基づいてオペランドとし
て処理すべき命令部分（この場合ＩＮＸおよびＩＮＹ）
の命令数（この場合２）および命令語長を認識する。
【００３８】そして、命令デコーダ６は、分岐命令「Ｂ
ＪＭＰ」の命令語長に、前記オペランドとして処理した
命令部分（この場合ＩＮＸおよびＩＮＹ）の命令語長を
加算し、この加算結果を当該分岐命令「ＢＪＭＰ」の命
令語長として、プログラムカウンタ８に出力する。ま
た、命令デコーダ６は、キューコントローラ５にフラッ
シュ禁止のための所定の制御信号を出力する。
ＪＭＰ」の命令語長に、前記オペランドとして処理した
命令部分（この場合ＩＮＸおよびＩＮＹ）の命令語長を
加算し、この加算結果を当該分岐命令「ＢＪＭＰ」の命
令語長として、プログラムカウンタ８に出力する。ま
た、命令デコーダ６は、キューコントローラ５にフラッ
シュ禁止のための所定の制御信号を出力する。
【００３９】プログラムカウンタ８は、現在のアドレス
値に、命令デコーダ６から入力された分岐命令「ＢＪＭ
Ｐ」の命令語長（ＩＮＸおよびＩＮＹの命令語長を含
む）を加算して、アドレス値を更新する。また、キュー
コントローラ５では、命令デコーダ６からの前記制御信
号の入力によってキューバッファ２のフラッシュを行わ
ない。
値に、命令デコーダ６から入力された分岐命令「ＢＪＭ
Ｐ」の命令語長（ＩＮＸおよびＩＮＹの命令語長を含
む）を加算して、アドレス値を更新する。また、キュー
コントローラ５では、命令デコーダ６からの前記制御信
号の入力によってキューバッファ２のフラッシュを行わ
ない。
【００４０】したがって、今度は、命令デコーダ６に
は、分岐命令「ＢＪＭＰ」のオペランド部で指定される
相対番地の命令（この場合はロード命令；ＬＤＡ）がキ
ューバッファ２から読み出されて解読処理されることに
なり、結果的に通常の分岐命令と同様の処理が行われた
ことになる。
は、分岐命令「ＢＪＭＰ」のオペランド部で指定される
相対番地の命令（この場合はロード命令；ＬＤＡ）がキ
ューバッファ２から読み出されて解読処理されることに
なり、結果的に通常の分岐命令と同様の処理が行われた
ことになる。
【００４１】このように、この実施の形態２において
は、分岐命令「ＢＪＭＰ」のオペランド部に相対番地と
して指定される分岐先までの命令コードを分岐命令「Ｂ
ＪＭＰ」のオペランドとして処理するようにしたので、
分岐先までの命令コードが分岐命令「ＢＪＭＰ」の１命
令として扱われることになり、結果的に処理される命令
数が可変されることになる。すなわち、先の実施の形態
１と同様命令数を可変とすることで無条件分岐と同じ分
岐動作が得られるようにしている。
は、分岐命令「ＢＪＭＰ」のオペランド部に相対番地と
して指定される分岐先までの命令コードを分岐命令「Ｂ
ＪＭＰ」のオペランドとして処理するようにしたので、
分岐先までの命令コードが分岐命令「ＢＪＭＰ」の１命
令として扱われることになり、結果的に処理される命令
数が可変されることになる。すなわち、先の実施の形態
１と同様命令数を可変とすることで無条件分岐と同じ分
岐動作が得られるようにしている。
【００４２】実施の形態２においては、分岐命令「ＢＪ
ＭＰ」の結果的なオペランド長を分岐命令「ＢＪＭＰ」
の本来のオペランド部で指定された相対番地に対応する
長さとすることで通常の分岐命令に相当する動作を行な
うようにしたので、分岐の際のアドレス演算が従来より
簡単になり、これにより内部に複雑な構成を設けること
なく分岐の際における不要なキューバッファのフラッシ
ュをなくすことができる。したがって、簡便な構成で分
岐の際の再フェッチを減らすことができ、処理速度を向
上させることができる。
ＭＰ」の結果的なオペランド長を分岐命令「ＢＪＭＰ」
の本来のオペランド部で指定された相対番地に対応する
長さとすることで通常の分岐命令に相当する動作を行な
うようにしたので、分岐の際のアドレス演算が従来より
簡単になり、これにより内部に複雑な構成を設けること
なく分岐の際における不要なキューバッファのフラッシ
ュをなくすことができる。したがって、簡便な構成で分
岐の際の再フェッチを減らすことができ、処理速度を向
上させることができる。
【００４３】なお、図３の場合は、ラベル指定される相
対番地までに存在する命令が２つの場合について示した
が、この命令数は勿論１または３以上でもよい。また、
分岐命令「ＢＪＭＰ」のオペランドの対象となる命令
も、図３に示した、インクリメント命令ＩＮＸ,ＩＮＹ
に限るわけではない。
対番地までに存在する命令が２つの場合について示した
が、この命令数は勿論１または３以上でもよい。また、
分岐命令「ＢＪＭＰ」のオペランドの対象となる命令
も、図３に示した、インクリメント命令ＩＮＸ,ＩＮＹ
に限るわけではない。
【００４４】実施の形態３．つぎに、図１および図４を
用いてこの発明の実施の形態３について説明する。この
実施の形態３においては、図４に示すように、分岐命令
「ＢＪＭＰ」の分岐先を相対番地（この場合は「−
３」）で指定するようにしている。ただし、この場合
は、先の実施の形態２とは異なり、マイナスアドレス側
への分岐を可能としている。
用いてこの発明の実施の形態３について説明する。この
実施の形態３においては、図４に示すように、分岐命令
「ＢＪＭＰ」の分岐先を相対番地（この場合は「−
３」）で指定するようにしている。ただし、この場合
は、先の実施の形態２とは異なり、マイナスアドレス側
への分岐を可能としている。
【００４５】この実施の形態３では、キューコントロー
ラ５は、現在実行されている命令から予め設定された所
定の個数（例えば５個）の相対アドレス分だけ前の複数
の命令を残すように前記キューバッファの入出力制御を
行うようにしている。すなわち、入力ポインタ３と出力
ポインタ４に常に少なくとも５アドレス分の差をあけて
各ポインタ３，４の出力が進むようにしている。
ラ５は、現在実行されている命令から予め設定された所
定の個数（例えば５個）の相対アドレス分だけ前の複数
の命令を残すように前記キューバッファの入出力制御を
行うようにしている。すなわち、入力ポインタ３と出力
ポインタ４に常に少なくとも５アドレス分の差をあけて
各ポインタ３，４の出力が進むようにしている。
【００４６】命令デコーダ６では、キューバッファ２か
ら入力された命令を解読して、入力された命令が上記分
岐命令「ＢＪＭＰ」であると認識すると、この分岐命令
「ＢＪＭＰ」のオペランド部の相対番地（この場合−
３）で指定される相対番地の手前までに存在する命令
（この場合インクリメント命令；ＩＮＸおよびＩＮＹ）
を分岐命令「ＢＪＭＰ」のオペランドとして処理する。
ら入力された命令を解読して、入力された命令が上記分
岐命令「ＢＪＭＰ」であると認識すると、この分岐命令
「ＢＪＭＰ」のオペランド部の相対番地（この場合−
３）で指定される相対番地の手前までに存在する命令
（この場合インクリメント命令；ＩＮＸおよびＩＮＹ）
を分岐命令「ＢＪＭＰ」のオペランドとして処理する。
【００４７】すなわち、命令デコーダ６は、キューコン
トローラ５に対し、分岐命令「ＢＪＭＰ」のオペランド
部の相対番地（この場合−３）に基づいてオペランドと
して処理すべき命令部分（この場合ＩＮＸおよびＩＮ
Ｙ）の命令数および命令語長を認識する。
トローラ５に対し、分岐命令「ＢＪＭＰ」のオペランド
部の相対番地（この場合−３）に基づいてオペランドと
して処理すべき命令部分（この場合ＩＮＸおよびＩＮ
Ｙ）の命令数および命令語長を認識する。
【００４８】そして、命令デコーダ６は、分岐命令「Ｂ
ＪＭＰ」の命令語長に、前記オペランドとして処理した
命令部分（この場合ＩＮＸおよびＩＮＹ）の命令語長を
加算し、この加算結果にマイナスの符号を付けたものを
当該分岐命令「ＢＪＭＰ」の命令語長として、プログラ
ムカウンタ８に出力する。また、命令デコーダ６は、キ
ューコントローラ５にフラッシュ禁止のための所定の制
御信号を出力する。
ＪＭＰ」の命令語長に、前記オペランドとして処理した
命令部分（この場合ＩＮＸおよびＩＮＹ）の命令語長を
加算し、この加算結果にマイナスの符号を付けたものを
当該分岐命令「ＢＪＭＰ」の命令語長として、プログラ
ムカウンタ８に出力する。また、命令デコーダ６は、キ
ューコントローラ５にフラッシュ禁止のための所定の制
御信号を出力する。
【００４９】プログラムカウンタ８は、現在のアドレス
値に、命令デコーダ６から入力された分岐命令「ＢＪＭ
Ｐ」の命令語長を加算して、アドレス値を更新する。ま
た、キューコントローラ５では、命令デコーダ６からの
前記制御信号の入力によってキューバッファ２のフラッ
シュを行わない。
値に、命令デコーダ６から入力された分岐命令「ＢＪＭ
Ｐ」の命令語長を加算して、アドレス値を更新する。ま
た、キューコントローラ５では、命令デコーダ６からの
前記制御信号の入力によってキューバッファ２のフラッ
シュを行わない。
【００５０】したがって、今度は、命令デコーダ６に
は、分岐命令「ＢＪＭＰ」のオペランド部で指定される
相対番地（−３）の命令（この場合はロード命令；ＬＤ
Ａ）がキューバッファ２から読み出されて解読処理され
ることになり、結果的に通常のマイナスアドレスへの分
岐命令と同様の処理が行われたことになる。
は、分岐命令「ＢＪＭＰ」のオペランド部で指定される
相対番地（−３）の命令（この場合はロード命令；ＬＤ
Ａ）がキューバッファ２から読み出されて解読処理され
ることになり、結果的に通常のマイナスアドレスへの分
岐命令と同様の処理が行われたことになる。
【００５１】このように、この実施の形態３において
も、分岐命令「ＢＪＭＰ」のオペランド部の相対番地で
指定されるマイナスアドレスへの分岐先までの命令コー
ドを分岐命令「ＢＪＭＰ」のオペランドとして処理する
ようにしたので、分岐先までの命令コードが分岐命令
「ＢＪＭＰ」の１命令として扱われることになり、結果
的に処理される命令数が可変されることになる。
も、分岐命令「ＢＪＭＰ」のオペランド部の相対番地で
指定されるマイナスアドレスへの分岐先までの命令コー
ドを分岐命令「ＢＪＭＰ」のオペランドとして処理する
ようにしたので、分岐先までの命令コードが分岐命令
「ＢＪＭＰ」の１命令として扱われることになり、結果
的に処理される命令数が可変されることになる。
【００５２】この実施の形態３においては、分岐命令
「ＢＪＭＰ」の結果的なオペランド長を分岐命令「ＢＪ
ＭＰ」の本来のオペランド部で指定された相対番地に対
応する長さとすることでマイナスアドレスへの分岐命令
に相当する動作を行なうようにしたので、分岐の際のア
ドレス演算が従来より簡単になり、これにより内部に複
雑な構成を設けることなく分岐の際における不要なキュ
ーバッファのフラッシュをなくすことができる。したが
って、簡便な構成で分岐の際の再フェッチを減らすこと
ができ、処理速度を向上させることができる。
「ＢＪＭＰ」の結果的なオペランド長を分岐命令「ＢＪ
ＭＰ」の本来のオペランド部で指定された相対番地に対
応する長さとすることでマイナスアドレスへの分岐命令
に相当する動作を行なうようにしたので、分岐の際のア
ドレス演算が従来より簡単になり、これにより内部に複
雑な構成を設けることなく分岐の際における不要なキュ
ーバッファのフラッシュをなくすことができる。したが
って、簡便な構成で分岐の際の再フェッチを減らすこと
ができ、処理速度を向上させることができる。
【００５３】なお、図４の場合は、ラベル指定される相
対番地までに存在する命令が２つの場合について示した
が、この命令数は勿論１または３以上でもよい。ただ
し、この上限は、キューバッファ２に残す命令の個数に
よって規定される。また、分岐命令「ＢＪＭＰ」のオペ
ランドの対象となる命令も、図４に示した、インクリメ
ント命令ＩＮＸ,ＩＮＹに限るわけではない。
対番地までに存在する命令が２つの場合について示した
が、この命令数は勿論１または３以上でもよい。ただ
し、この上限は、キューバッファ２に残す命令の個数に
よって規定される。また、分岐命令「ＢＪＭＰ」のオペ
ランドの対象となる命令も、図４に示した、インクリメ
ント命令ＩＮＸ,ＩＮＹに限るわけではない。
【００５４】実施の形態４．つぎに、図１および図５に
従ってこの発明の実施の形態４について説明する。先の
実施の形態１〜３では、分岐先までに存在する命令を分
岐命令「ＢＪＭＰ」のオペランドとして処理するように
したが、これらオペランド処理された命令は、実際には
何も命令を実行するわけではないので、ノーオペレーシ
ョン（ＮＯＰ）に置き換えても問題はない。
従ってこの発明の実施の形態４について説明する。先の
実施の形態１〜３では、分岐先までに存在する命令を分
岐命令「ＢＪＭＰ」のオペランドとして処理するように
したが、これらオペランド処理された命令は、実際には
何も命令を実行するわけではないので、ノーオペレーシ
ョン（ＮＯＰ）に置き換えても問題はない。
【００５５】例えば、ＣＩＳＣ（Complex Instruction
Set Computer）のようなアセンブラレベルでの高度な命
令セットを提供するプロセッサでは、１令令のアセンブ
リコードで非常に高度な処理を行なえる。その際、オペ
ランド中にある実際に実行されないただ記述のみがされ
た命令をＮＯＰに置き換え、実行することができるよう
にすれば、命令数を変更せずに先の実施形態と同様の分
岐動作の実行が可能になる。
Set Computer）のようなアセンブラレベルでの高度な命
令セットを提供するプロセッサでは、１令令のアセンブ
リコードで非常に高度な処理を行なえる。その際、オペ
ランド中にある実際に実行されないただ記述のみがされ
た命令をＮＯＰに置き換え、実行することができるよう
にすれば、命令数を変更せずに先の実施形態と同様の分
岐動作の実行が可能になる。
【００５６】この実施の形態４においては、図５に示す
ように、分岐命令「ＢＪＭＰ」の分岐先を示すオペラン
ド部にラベル（Ｌａｂｅｌ）を指定するようにしてい
る。
ように、分岐命令「ＢＪＭＰ」の分岐先を示すオペラン
ド部にラベル（Ｌａｂｅｌ）を指定するようにしてい
る。
【００５７】この場合、図１の命令デコーダ６では、キ
ューバッファ２から入力された命令を解読して、入力さ
れた命令が分岐命令「ＢＪＭＰ」であると認識すると、
この分岐命令「ＢＪＭＰ」のオペランド部のラベル（ｌ
ａｖｅｌ）で指定される相対番地の手前までに存在する
命令（この場合インクリメント命令；ＩＮＸおよびＩＮ
Ｙ）をすべてＮＯＰとして処理する。
ューバッファ２から入力された命令を解読して、入力さ
れた命令が分岐命令「ＢＪＭＰ」であると認識すると、
この分岐命令「ＢＪＭＰ」のオペランド部のラベル（ｌ
ａｖｅｌ）で指定される相対番地の手前までに存在する
命令（この場合インクリメント命令；ＩＮＸおよびＩＮ
Ｙ）をすべてＮＯＰとして処理する。
【００５８】すなわち、命令デコーダ６は、キューコン
トローラ５に対し、出力ポインタ４を更新させるための
制御信号を送る。この制御信号によってキューコントロ
ーラ５は出力ポインタ４を更新する。この結果、命令デ
コーダ６には、キューバッファ２から次の命令（この場
合ＩＮＸ）が入力される。この入力された命令ＩＮＸを
ＮＯＰとして処理する。さらに、命令デコーダ６は、キ
ューコントローラ５に対し制御信号を送って出力ポイン
タ４を更新させる。この制御信号によってキューコント
ローラ５は出力ポインタ４を更新する。この結果、命令
デコーダ６には、キューバッファ２から次の命令（この
場合ＩＮＹ）が入力される。この入力された命令ＩＮＹ
をＮＯＰとして処理する。
トローラ５に対し、出力ポインタ４を更新させるための
制御信号を送る。この制御信号によってキューコントロ
ーラ５は出力ポインタ４を更新する。この結果、命令デ
コーダ６には、キューバッファ２から次の命令（この場
合ＩＮＸ）が入力される。この入力された命令ＩＮＸを
ＮＯＰとして処理する。さらに、命令デコーダ６は、キ
ューコントローラ５に対し制御信号を送って出力ポイン
タ４を更新させる。この制御信号によってキューコント
ローラ５は出力ポインタ４を更新する。この結果、命令
デコーダ６には、キューバッファ２から次の命令（この
場合ＩＮＹ）が入力される。この入力された命令ＩＮＹ
をＮＯＰとして処理する。
【００５９】このようにして、命令デコーダ６はラベル
（Ｌａｂｅｌ）を検出するまで、キューコントローラ５
に制御信号を送ってラベル（ｌａｖｅｌ）で指定される
相対番地までに存在する命令を読み込み、これらを全て
ＮＯＰとして処理する。また、この場合、命令デコーダ
６は、キューバッファ２から命令が入力される度に、プ
ログラムカウンタ８に各命令に対応する命令語長を送
る。さらに、命令デコーダ６は、キューコントローラ５
にフラッシュ禁止のための所定の制御信号を出力する。
（Ｌａｂｅｌ）を検出するまで、キューコントローラ５
に制御信号を送ってラベル（ｌａｖｅｌ）で指定される
相対番地までに存在する命令を読み込み、これらを全て
ＮＯＰとして処理する。また、この場合、命令デコーダ
６は、キューバッファ２から命令が入力される度に、プ
ログラムカウンタ８に各命令に対応する命令語長を送
る。さらに、命令デコーダ６は、キューコントローラ５
にフラッシュ禁止のための所定の制御信号を出力する。
【００６０】プログラムカウンタ８は、命令デコーダ６
から命令語長（この場合は通常の１命令分の語長）が送
られてくる度に、この命令語長を現在のアドレス値に加
算して、アドレス値を更新する。また、キューコントロ
ーラ５は、命令デコーダ６からの前記制御信号の入力に
よってキューバッファ２のフラッシュを行わない。
から命令語長（この場合は通常の１命令分の語長）が送
られてくる度に、この命令語長を現在のアドレス値に加
算して、アドレス値を更新する。また、キューコントロ
ーラ５は、命令デコーダ６からの前記制御信号の入力に
よってキューバッファ２のフラッシュを行わない。
【００６１】したがって、今度は、命令デコーダ６に
は、キューバッファ２からラベル（ｌａｖｅｌ）で指定
される相対番地の命令（この場合はロード命令；ＬＤ
Ａ）が読み出されて解読処理されることになり、結果的
に命令数を変えない通常の分岐命令と同様の処理が行わ
れたことになる。
は、キューバッファ２からラベル（ｌａｖｅｌ）で指定
される相対番地の命令（この場合はロード命令；ＬＤ
Ａ）が読み出されて解読処理されることになり、結果的
に命令数を変えない通常の分岐命令と同様の処理が行わ
れたことになる。
【００６２】このようにこの実施の形態４においては、
分岐命令「ＢＪＭＰ」のラベル（ｌａｂｅｌ）で指定さ
れる分岐先までの命令コードをＮＯＰとして処理するよ
うにしたので、命令数を変えることなく無条件分岐と同
じ分岐動作が得られるようになる。したがって、分岐の
際のアドレス演算が簡単になり、これにより内部に複雑
な構成を設けることなく分岐の際における不要なキュー
バッファのフラッシュをなくすことができる。したがっ
て、簡便な構成で分岐の際の再フェッチを減らすことが
でき、処理速度を向上させることができる。
分岐命令「ＢＪＭＰ」のラベル（ｌａｂｅｌ）で指定さ
れる分岐先までの命令コードをＮＯＰとして処理するよ
うにしたので、命令数を変えることなく無条件分岐と同
じ分岐動作が得られるようになる。したがって、分岐の
際のアドレス演算が簡単になり、これにより内部に複雑
な構成を設けることなく分岐の際における不要なキュー
バッファのフラッシュをなくすことができる。したがっ
て、簡便な構成で分岐の際の再フェッチを減らすことが
でき、処理速度を向上させることができる。
【００６３】なお、図５の場合は、ラベル指定される相
対番地までに存在する命令が２つの場合について示した
が、この命令数は勿論１または３以上でもよい。また、
ＮＯＰ処理の対象となる命令も、図５に示した、インク
リメント命令ＩＮＸ,ＩＮＹに限るわけではない。
対番地までに存在する命令が２つの場合について示した
が、この命令数は勿論１または３以上でもよい。また、
ＮＯＰ処理の対象となる命令も、図５に示した、インク
リメント命令ＩＮＸ,ＩＮＹに限るわけではない。
【００６４】ところで、上記の各実施の形態では、命令
デコーダ６は、分岐命令「ＢＪＭＰ」が入力されたと
き、キューコントローラ５に対しフラッシュ禁止のため
の所定の制御信号を出力するようにしているが、特にキ
ューコントローラ５に対し制御信号を出力することなく
キューバッファ２でのフラッシュを禁止させても良い。
この場合は、キューコントローラ５は、制御信号が入力
されたときにフラッシュを行うことになる。
デコーダ６は、分岐命令「ＢＪＭＰ」が入力されたと
き、キューコントローラ５に対しフラッシュ禁止のため
の所定の制御信号を出力するようにしているが、特にキ
ューコントローラ５に対し制御信号を出力することなく
キューバッファ２でのフラッシュを禁止させても良い。
この場合は、キューコントローラ５は、制御信号が入力
されたときにフラッシュを行うことになる。
【００６５】
【発明の効果】以上説明したように、この発明によれ
ば、新たな分岐命令（ＢＪＭＰ）を追加し、この分岐命
令（ＢＪＭＰ）によって指定される分岐先の手前の命令
までを当該分岐命令（ＢＪＭＰ）のオペランドとして処
理することでキューバッファ内の命令数を可変とし、該
オペランド部分を含む当該分岐命令の命令語長をプログ
ラムカウンタに出力してプログラムカウンタのアドレス
を更新させるとともに、この分岐命令（ＢＪＭＰ）のと
きはキューバッファのフラッシュを行わせないようにし
たので、分岐の際のアドレス演算が簡単になり、これに
より内部に複雑な構成を設けることなく分岐の際におけ
る不要なキューバッファのフラッシュをなくすことがで
きる。したがって、簡便な構成で分岐の際の再フェッチ
を減らすことができ、処理速度を向上させることができ
る。
ば、新たな分岐命令（ＢＪＭＰ）を追加し、この分岐命
令（ＢＪＭＰ）によって指定される分岐先の手前の命令
までを当該分岐命令（ＢＪＭＰ）のオペランドとして処
理することでキューバッファ内の命令数を可変とし、該
オペランド部分を含む当該分岐命令の命令語長をプログ
ラムカウンタに出力してプログラムカウンタのアドレス
を更新させるとともに、この分岐命令（ＢＪＭＰ）のと
きはキューバッファのフラッシュを行わせないようにし
たので、分岐の際のアドレス演算が簡単になり、これに
より内部に複雑な構成を設けることなく分岐の際におけ
る不要なキューバッファのフラッシュをなくすことがで
きる。したがって、簡便な構成で分岐の際の再フェッチ
を減らすことができ、処理速度を向上させることができ
る。
【００６６】つぎの発明にかかるマイクロプロセッサに
よれば、分岐先の指定に、ラベル（Ｌａｂｅｌ）を用い
るようにしているので、分岐先までの相対番地を指定す
ることなく分岐を行えることができる。また、簡便な構
成で分岐の際の再フェッチを減らすことができ、処理速
度を向上させることができる。
よれば、分岐先の指定に、ラベル（Ｌａｂｅｌ）を用い
るようにしているので、分岐先までの相対番地を指定す
ることなく分岐を行えることができる。また、簡便な構
成で分岐の際の再フェッチを減らすことができ、処理速
度を向上させることができる。
【００６７】つぎの発明にかかるマイクロプロセッサに
よれば、分岐先の指定に、当該分岐命令と分岐先との相
対アドレスを指定するようにしており、簡便な構成で分
岐の際の再フェッチを減らすことができ、処理速度を向
上させることができる。
よれば、分岐先の指定に、当該分岐命令と分岐先との相
対アドレスを指定するようにしており、簡便な構成で分
岐の際の再フェッチを減らすことができ、処理速度を向
上させることができる。
【００６８】つぎの発明にかかるマイクロプロセッサに
よれば、現在実行されている命令から予め設定された所
定の相対アドレス分だけ前の複数の命令を残すように前
記キューバッファの入出力制御を行うとともに、マイナ
スの相対アドレスを指定可能としたので、マイナスアド
レス側への分岐が可能となる。また、簡便な構成で分岐
の際の再フェッチを減らすことができ、処理速度を向上
させることができる。
よれば、現在実行されている命令から予め設定された所
定の相対アドレス分だけ前の複数の命令を残すように前
記キューバッファの入出力制御を行うとともに、マイナ
スの相対アドレスを指定可能としたので、マイナスアド
レス側への分岐が可能となる。また、簡便な構成で分岐
の際の再フェッチを減らすことができ、処理速度を向上
させることができる。
【００６９】つぎの発明にかかるマイクロプロセッサに
よれば、新たな分岐命令（ＢＪＭＰ）を追加し、この分
岐命令（ＢＪＭＰ）によって指定される分岐先の手前の
命令までをＮＯＰ命令として処理し、当該分岐命令およ
びＮＯＰ命令の命令語長を前記プログラムカウンタに出
力してプログラムカウンタのアドレスを更新させるとと
もに、この分岐命令（ＢＪＭＰ）のときはキューバッフ
ァのフラッシュを行わせないようにしたので、分岐の際
のアドレス演算が簡単になり、また分岐の際に命令数が
変更することもない。これにより内部に複雑な構成を設
けることなく分岐の際における不要なキューバッファの
フラッシュをなくすことができる。したがって、簡便な
構成で分岐の際の再フェッチを減らすことができ、処理
速度を向上させることができる。
よれば、新たな分岐命令（ＢＪＭＰ）を追加し、この分
岐命令（ＢＪＭＰ）によって指定される分岐先の手前の
命令までをＮＯＰ命令として処理し、当該分岐命令およ
びＮＯＰ命令の命令語長を前記プログラムカウンタに出
力してプログラムカウンタのアドレスを更新させるとと
もに、この分岐命令（ＢＪＭＰ）のときはキューバッフ
ァのフラッシュを行わせないようにしたので、分岐の際
のアドレス演算が簡単になり、また分岐の際に命令数が
変更することもない。これにより内部に複雑な構成を設
けることなく分岐の際における不要なキューバッファの
フラッシュをなくすことができる。したがって、簡便な
構成で分岐の際の再フェッチを減らすことができ、処理
速度を向上させることができる。
【図１】 この発明にかかるマイクロプロセッサの内部
構成例を示すブロック図である。
構成例を示すブロック図である。
【図２】 この発明の実施の形態１を説明するための命
令列を示す図である。
令列を示す図である。
【図３】 この発明の実施の形態２を説明するための命
令列を示す図である。
令列を示す図である。
【図４】 この発明の実施の形態３を説明するための命
令列を示す図である。
令列を示す図である。
【図５】 この発明の実施の形態４を説明するための命
令列を示す図である。
令列を示す図である。
１ 主記憶装置、２ キューバッファ（命令キュー）、
３ 入力ポインタ、４出力ポインタ、５ キューコント
ローラ、６ デコーダ、７ 実行部、８ プログラムカ
ウンタ、ＢＪＭＰ 分岐命令。
３ 入力ポインタ、４出力ポインタ、５ キューコント
ローラ、６ デコーダ、７ 実行部、８ プログラムカ
ウンタ、ＢＪＭＰ 分岐命令。
Claims (5)
- 【請求項１】 主記憶と、この主記憶からプリフェッチ
された命令が格納されるキューバッファと、主記憶上の
次に実行する命令が記憶されているアドレスを生成する
プログラムカウンタと、前記キューバッファから出力さ
れた命令を解読する命令デコーダと、前記プログラムカ
ウンタの出力を用いて前記キューバッファに対する命令
の入出力制御を行うキューコントローラ部とを備えたマ
イクロプロセッサにおいて、 前記命令デコーダは、 前記キューバッファから入力された命令が所定の分岐命
令であることを認知すると、この分岐命令によって指定
される分岐先の手前の命令までを当該分岐命令のオペラ
ンドとして処理し、該オペランド部分を含む当該分岐命
令の命令語長を前記プログラムカウンタに出力してプロ
グラムカウンタのアドレスを更新させるとともに前記キ
ューバッファのフラッシュを行わせないようにしたこと
を特徴とするマイクロプロセッサ。 - 【請求項２】 前記分岐先の指定に、ラベルを用いるこ
とを特徴とする請求項１に記載のマイクロプロセッサ。 - 【請求項３】 前記分岐先の指定に、当該分岐命令と分
岐先との相対アドレスを指定することを特徴とする請求
項１に記載のマイクロプロセッサ。 - 【請求項４】 前記キューコントローラ部は、現在実行
されている命令から予め設定された所定の個数の相対ア
ドレス分だけ前の複数の命令を残すように前記キューバ
ッファの入出力制御を行い、 前記相対アドレスとしてマイナスの相対アドレスを指定
可能としたことを特徴とする請求項３に記載のマイクロ
プロセッサ。 - 【請求項５】 主記憶と、この主記憶からプリフェッチ
された命令が格納されるキューバッファと、主記憶上の
次に実行する命令が記憶されているアドレスを生成する
プログラムカウンタと、前記キューバッファから出力さ
れた命令を解読する命令デコーダと、前記プログラムカ
ウンタの出力を用いて前記キューバッファに対する命令
の入出力制御を行うキューコントローラ部とを備えたマ
イクロプロセッサにおいて、 前記命令デコーダは、 前記キューバッファから入力された命令が所定の分岐命
令であることを認知すると、この分岐命令によって指定
される分岐先の手前の命令までをＮＯＰ命令として処理
し、当該分岐命令および前記ＮＯＰ命令分の命令語長を
前記プログラムカウンタに出力してプログラムカウンタ
のアドレスを更新させるとともに、前記キューバッファ
のフラッシュを行わせないようにしたことを特徴とする
マイクロプロセッサ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001142188A JP2002342075A (ja) | 2001-05-11 | 2001-05-11 | マイクロプロセッサ |
| TW090122725A TW530263B (en) | 2001-05-11 | 2001-09-13 | Microprocessor |
| US09/956,908 US6862680B2 (en) | 2001-05-11 | 2001-09-21 | Microprocessor processing specified instructions as operands |
| KR10-2002-0002197A KR100465250B1 (ko) | 2001-05-11 | 2002-01-15 | 마이크로프로세서 |
| DE10201439A DE10201439B4 (de) | 2001-05-11 | 2002-01-16 | Mikroprozessor |
| CN02101873A CN1385782A (zh) | 2001-05-11 | 2002-01-16 | 微处理器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001142188A JP2002342075A (ja) | 2001-05-11 | 2001-05-11 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002342075A true JP2002342075A (ja) | 2002-11-29 |
Family
ID=18988537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001142188A Pending JP2002342075A (ja) | 2001-05-11 | 2001-05-11 | マイクロプロセッサ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6862680B2 (ja) |
| JP (1) | JP2002342075A (ja) |
| KR (1) | KR100465250B1 (ja) |
| CN (1) | CN1385782A (ja) |
| DE (1) | DE10201439B4 (ja) |
| TW (1) | TW530263B (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
| US7162617B2 (en) * | 2003-02-14 | 2007-01-09 | Fine Arc Incorporated | Data processor with changeable architecture |
| JP2005149297A (ja) * | 2003-11-18 | 2005-06-09 | Renesas Technology Corp | プロセッサおよびそのアセンブラ |
| CN100492279C (zh) * | 2006-07-27 | 2009-05-27 | 中国科学院计算技术研究所 | 对复杂指令译码生成微码的译码装置和方法 |
| US8209488B2 (en) * | 2008-02-01 | 2012-06-26 | International Business Machines Corporation | Techniques for prediction-based indirect data prefetching |
| US8166277B2 (en) * | 2008-02-01 | 2012-04-24 | International Business Machines Corporation | Data prefetching using indirect addressing |
| US20170075572A1 (en) * | 2015-09-11 | 2017-03-16 | Sandisk Technologies Inc. | Extending hardware queues with software queues |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61211744A (ja) * | 1985-03-18 | 1986-09-19 | Nec Corp | 命令先取り制御装置 |
| JPS63178335A (ja) * | 1987-01-20 | 1988-07-22 | Mitsubishi Electric Corp | マイクロプロセツサ |
| JPH0540624A (ja) * | 1991-02-05 | 1993-02-19 | V M Technol Kk | 集積回路マイクロプロセツサの命令フエツチ装置 |
| JP3182438B2 (ja) * | 1991-10-28 | 2001-07-03 | 株式会社日立製作所 | データプロセッサ |
| JP2694799B2 (ja) | 1993-09-07 | 1997-12-24 | 日本電気株式会社 | 情報処理装置 |
| JPH07239781A (ja) | 1994-02-25 | 1995-09-12 | Hitachi Ltd | 情報処理装置 |
| US5764946A (en) * | 1995-04-12 | 1998-06-09 | Advanced Micro Devices | Superscalar microprocessor employing a way prediction unit to predict the way of an instruction fetch address and to concurrently provide a branch prediction address corresponding to the fetch address |
| US5889986A (en) * | 1997-01-28 | 1999-03-30 | Samsung Electronics Co., Ltd. | Instruction fetch unit including instruction buffer and secondary or branch target buffer that transfers prefetched instructions to the instruction buffer |
| JP3498831B2 (ja) | 1998-06-30 | 2004-02-23 | 松下電器産業株式会社 | プログラム制御方法およびその装置 |
-
2001
- 2001-05-11 JP JP2001142188A patent/JP2002342075A/ja active Pending
- 2001-09-13 TW TW090122725A patent/TW530263B/zh not_active IP Right Cessation
- 2001-09-21 US US09/956,908 patent/US6862680B2/en not_active Expired - Fee Related
-
2002
- 2002-01-15 KR KR10-2002-0002197A patent/KR100465250B1/ko not_active IP Right Cessation
- 2002-01-16 DE DE10201439A patent/DE10201439B4/de not_active Expired - Fee Related
- 2002-01-16 CN CN02101873A patent/CN1385782A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW530263B (en) | 2003-05-01 |
| DE10201439A1 (de) | 2002-11-21 |
| US6862680B2 (en) | 2005-03-01 |
| KR20020086214A (ko) | 2002-11-18 |
| DE10201439B4 (de) | 2005-03-03 |
| KR100465250B1 (ko) | 2005-01-13 |
| US20020169945A1 (en) | 2002-11-14 |
| CN1385782A (zh) | 2002-12-18 |
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