JPH0581015A - パイプライン演算制御方法およびシステム - Google Patents

Abstract

(57)【要約】 【目的】 パイプライン演算制御方法およびシステムに
関し、命令のインターロックによる遅れを無くして高速
化を図ることを目的とする。 【構成】 第１の命令が最終ステートの前に２つ以上の
演算ステートを有しており、特別のステートを第１の命
令に続く第２の命令の最終ステートとして挿入可能で、
第２の命令の演算ステートが１マシンサイクル内で実行
される場合、第２の命令の処理を演算ステートから特別
のステートに移行させ、第１の命令の最終ステートと第
２の命令の特別のステートとを同時に実行させる、パイ
プライン演算制御方法およびシステム。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパイプライン演算制御方
法及びシステムに関し、特にパイプライン擾乱を防止し
てパイプライン命令を高速に実行するパイプライン演算
制御方法及びシステムに関する。

【０００２】

【従来の技術】パイプライン処理においては、１つの命
令処理をステートと称する複数の処理に分割して、複数
の命令が並列に実行される。１つの命令の少なくとも２
つの連続するステートが同一である場合、これらのステ
ートはインターロックされさたステートと呼ばれる。イ
ンターロックされさたステートにおいては、同一のハー
ドウエアが使用される。したがって、第１の命令と並列
に実行される第２の命令に関しては、第１の命令と第２
の命令の両方で同一のハードウエアを使用することを避
ける為に、インターロックされさたステートが処理され
る時間と同時に処理されるステートは第１の命令のイン
ターロックされさたステートと異なる必要がある。この
ために、後に詳細に図面により説明するように、従来
は、第１の命令に続く命令の処理が遅れた。この遅延を
パイプライン擾乱と称する。

【０００３】この結果、従来は、１つの命令にインター
ロックされたステートがあると、その第１の命令に続く
命令は必然的に遅れた。図１３は従来のパイプライン演
算制御の一例を示す説明図である。同図において、各命
令はこの例ではＤステート、Ａステート、Ｔステート、
Ｂステート、Ｅステート、及びＷステートの６段のステ
ートで構成されている。これらのステートを順次処理す
ることにより１個の命令の処理が終了する。

【０００４】Ｄステートでは命令のデコード（解読）が
行われ、Ａステートでは、オペランドアドレス又はデコ
ードされた命令のターゲット命令アドレスが計算され、
ＴステートではＴＬＢ（変換索引緩衝機構，TRANSLATIO
N LOOKASIDE BUFFER) の索引が行われてキャッシュメモ
リ（バッファメモリ）をアクセスするためのアドレスが
求められ、Ｂステートではキャッシュ( またはバッフ
ァ) からの読み出しが行われ、Ｅステートでは演算の実
行が行われ、Ｗステートでは演算結果がレジスタに格納
れれる。

【０００５】先ず命令１が開始され、命令１がＡステー
トに移行すると同時に命令２のＤステートが開始され
る。更に、命令２がＡステートに移行すると同時に、命
令３のＤステートが開始される。以降、同様にして複数
の命令（図では命令６まで）が順次実行されていく。こ
うして、複数の命令が互いに並列に実行されていく。こ
の実行はパイプラインの流れに似ている。したがって、
この演算はパイプライン演算と呼ばれている。

【０００６】命令１のステートがステートＡに移行する
と、次の命令２のステートはステートＤに移行する。命
令２のステートがステートＡに移行すると、次の命令３
のステートはステートＤに移行する。こうして、複数の
命令で異なるタイミングに同一のハードウエアを使用す
ることにより、パイプライン演算が順次実行される。こ
のようなパイプライン演算が可能なためには、同時に複
数の命令の同じステートをセットしないようにすること
が必要である。例えば、図１３における時刻Ｔについて
見ると、命令１はＥステートであり、命令２はＢステー
トであり、命令３はＴステートであり、命令４はＡステ
ートであり、命令５はＤステートである。したがって、
同一の時点で同一のステートが重なることはないように
なっている。これは、同一のステートは同一のハードウ
エアを使用するからである。もし２つの命令で同一ステ
ートを同時に処理しようとすると、ハードウエアが競合
することになる。

【０００７】各命令の各ステートで行われる処理に使用
されるオペランドコードのような情報はパイプラインタ
グと呼ばれるレジスタに格納される。パイプラインタグ
はシフトレジスタで構成される。パイプライン処理の進
展に伴って、パイプラインタグの内容は隣接するタグに
シフトされる。１つのステートの処理に要する時間を１
マシンサイクルと称する。パイプライン処理が理想的に
終了すれば、Ｎ個の命令はＮマシンサイクルで終了する
ように見え、処理の高速化が図れることになる。

【０００８】図１４は１つの命令を実行するための従来
のパイプラインシステムの一例を示すブロック図であ
る。同図において、ハードウエア構成が各ステートと対
応させて示されている。Ｄステートでは、オペコードが
デコードされて、オペランド中のベースレジスタ番号Ｂ
及びインデックスレジスタ番号Ｘが得られる。こうして
得られたベースレジスタ番号Ｂ及びインデックスレジス
タ番号Ｘにより、レジスタスタック（汎用レジスタＧＲ
及び浮動小数点レジスタＦＲを含む）がアクセスされて
アドレス計算用のデータが読み出され、ベースレジスタ
２及びインデックスレジスタ３にセットされる。

【０００９】次のステートＡでは、レジスタ２及び３の
出力が加算器４により加算され、その結果が有効アドレ
スとしてレジスタ５にセットされる。Ｔステートでは、
レジスタ５にセットされた有効アドレスがＴＬＢ（変換
索引緩衝機構）６に入力され、変換された実アドレスが
ＴＬＢ６からレジスタ７にセットされる。続くＢステー
トでは、レジスタ７にセットされた実アドレスが読み出
され、ＬＢＳ８（主記憶データの一部のコピーを保持す
ることにより高速アクセスを可能にするローカルバッフ
ァストレージ）にアドレスとして入り、該ＬＢＳ８から
対応するデータが読み出され、レジスタ９にセットされ
る。

【００１０】続くＥステートでは、レジスタ９の内容に
対して演算器１１により演算が実行され、その演算結果
がレジスタ１２にセットされる。次のＷステートでは、
レジスタ１２から読み出された演算結果データがレジス
タスタック１３に書き込まれる。次の命令では、このレ
ジスタシタック１３の内容がレジスタオペランドバス１
４を介してレジスタ１０にセットされ、該次の命令のＥ
ステートで演算器１１に送ることができるようになって
いる。

【００１１】

【発明が解決しようとする課題】パイプライン処理を行
う情報処理装置においては、パイプライン処理を理想的
に動作させることを妨げる要因として、パイプラインイ
ンターロックが存在する。パイプラインインターロック
の代表的なものとして、演算処理が１サイクルで終わら
ないためのＥステートインターロックがある。例えば、
浮動小数点命令では、桁合わせに１サイクルと加算演算
に１サイクルの計２サイクルを必要としている。したが
って、このような浮動少数点命令のような命令の実行に
は、１サイクル毎に命令を処理することができない。

【００１２】図１５はパイプラインインターロックの説
明図である。同図において、命令１から６の各々におけ
るＥステートが２サイクルを必要としているとする。し
たがって、命令１のＥステートが２サイクルを必要とす
るので、命令１の第２のＥステートの時に次の命令２の
Ｂステートは、ハードウエアの競合を避けるためにＥス
テートに移行することができず、この結果命令２のＢス
テートは２サイクルを使用することになる。したがっ
て、命令１は７サイクルで終了しているのに、命令２以
降では、各命令長が順次１サイクルづつ増加していく。
この結果、命令５のＤステートに２サイクルを要する。
こうして、命令６の開始が図１３の場合と比較して１サ
イクルだけ遅れている。その理由は、命令１のＥステー
トが２サイクルかかることの影響が命令５まで波及し、
命令５のＤステートが２サイクルとなっているためであ
る。

【００１３】図１６は改良されたパイプライン処理の従
来の他の方法を示す図である。図１５により説明した不
具合を解消するために、図１６に示す方法では、演算ス
テートであるＥステートを更にパイプライン化してＥス
テートとＶステートに分割する。即ち、図１６では、図
１５に示した全ての命令のインターロックされさたＥス
テートの各々をＥステートとＶステートに分割して、パ
イプライン処理を行っている。この場合には、１つの命
令のＷステートは次の命令のＶステートと競合しないの
で、図１３に示した処理と同様のスムースな処理が可能
となり、各命令のＤステート命令は順次１サイクル遅れ
て実行されるようになるので、図１５のように命令５で
Ｄステートが２サイクルとはならない。。

【００１４】しかしながら、Ｖステート付き命令とＶス
テート無しの命令とが続けて実行される場合には、依然
として命令に遅れが発生してしまう。図１７は図１６で
示した従来方法における問題点の説明図である。命令１
がＶステート付き、命令２がＶステート無し、命令３以
降がＶステート付きであるとする。従来技術において
は、全ての命令はＷステートで終了しなければならな
い。したがって、もし命令２がＶステート無しであれ
ば、命令２が先行する命令１のＷステートを越えてしま
うのを防止するために、先行する命令１がＷステートに
移行する前に命令２はインターロックされなければなら
ない。一般に、Ｅステートにおいては、一定のクロック
信号で演算装置が動作する。これに対して、Ｂステート
では演算装置はまだ動作せず、データがキャッシュから
読み出されるかオペランドがレジスタから読み出され、
読み出されたデータまたはオペランドが演算装置に入力
されるだけである。したがって、Ｂステートは自由にイ
ンターロックできる。このために、命令２はＢステート
を２サイクル使用することによりインターロックされ
る。こうして、命令１がＥステートとＶステートを実行
している間は、命令２はＢステートに維持される。命令
２がＢステートを維持している２サイクルの間は、以降
の命令は次のステートに移行できないので、各命令は前
のステートを２サイクルだけ維持する。

【００１５】この結果、命令５がＤステートを２サイク
ル分だけ維持し、命令６は命令５のＤステートが終了し
てからＤステートに入る。この結果、命令５と命令６と
の間に１サイクルの遅れが発生してしまう。本発明の目
的は、従来の方法における上記問題を解決し、インター
ロックによる命令の処理の遅れを無くして処理の高速化
を図ることのできるパイプライン演算制御方法及びシス
テムを提供することにある。

【００１６】

【課題を解決するための手段】図１及び図２は本発明の
原理を示すフローチャートである。パイプライン処理に
よる複数の命令を実行し、該命令の各々は、最終ステー
トとその最終ステートの前の少なくとも１つの演算ステ
ートとを含む複数のステートのシーケンスを有するパイ
プライン演算制御方法における、連続する第１および第
２の命令のパイプライン処理において、本発明による方
法は、第１の命令が最終ステートの前に２つ以上の演算
ステートを有しているかどうかを判別する第１のステッ
プＳ６１と、特別のステートを第２の命令の最終ステー
トとして挿入可能かどうか、および第２の命令の演算ス
テートが１マシンサイクル内で実行されるかどうか、を
判別する第２のステップＳ６２と、第１のステップＳ６
１で第１の命令が２つ以上の演算ステートを有している
と判定し、且つ、第２のステップで特別のステートを第
２の命令の最終ステートとして挿入可能であり、且つ、
第２の命令の演算ステートが１マシンサイクル内で実行
されると判定したとき、第２の命令の処理を演算ステー
トから特別のステートに移行するステップＳ６３とを備
え、第１の命令の最終ステートと第２の命令の特別のス
テートとを同時に実行するステップＳ６４とを備えるパ
イプライン演算制御方法である。

【００１７】本発明の他の態様によれば、パイプライン
処理による複数の命令を実行するパイプライン演算制御
システムであって、命令の各々は最終ステートとその最
終ステートの前の少なくとも１つの演算ステートとを含
む複数のステートのシーケンスを有しており、第１の命
令が最終命令の前に２つ以上の演算ステートを含んでい
る場合、第１の命令に続く第２の命令が特別のステート
を第２の命令の最終ステートとして含んでおり、特別の
ステートは第１の命令の最終ステートと競合するもので
はなく、第１の命令の最終ステートと第２の命令の特別
のステートとが同時に実行され、システムは、第１の命
令の実行の後に割り込みが発生しない限り第２の命令の
アドレスを格納し、第１の命令の実行の後に割り込みが
発生した場合は第１の命令のアドレスを格納するプログ
ラムステータスワード命令アドレスレジスタ（ＰＳＷＩ
ＡＲ）を具備する、パイプライン演算制御システムが提
供される。

【００１８】

【作用】第１の命令の通常のパイプライン最終処理を行
うステートＷと同時にセットされ得る特別のステートＳ
を第２の命令の最終ステートとし、それにより、命令が
この特別のステートＳに遷移している場合には、特別の
ステートの命令とこれに先行する命令のパイプライン処
理を同時に終了させるようにしている。これにより、以
降の命令の処理に遅れが出ないので、命令の遅れを無く
して高速化を図ることができる。

【００１９】

【実施例】図１及び図２により本発明の実施例を詳細に
説明する。図１において、ステップＳ６１で、第１の命
令の処理中に、第１の命令の処理がＥステートからＶス
テートに移行するかどうかが判定され、もしそうであれ
ば、ステップＳ６２で、第１の命令のＷステートと競合
しない特別のステートＳを第２の命令の最終ステートと
して挿入可能かどうかが判定される。もし可能であれ
ば、ステップＳ６３で、第２の命令の最終ステートをＥ
ステートからＳステートに移行させる。ついで、ステー
トＳ６４で、第１の命令のＷステートと第２の命令のＳ
ステートが同時に実行される。ついで、ステップＳ６５
で、第１の命令の実行により割り込みが発生したかどう
かを判定する。もし答えがイエスであれば、ステップＳ
６６で、第１の命令の命令終了タグが保持される。ここ
で、命令終了タグとは命令長コード（ＩＬＣ）及び例外
有効コード（ＸＶ）のことである。もし命令１によって
割り込みが発生していなければ、第２の命令による割り
込みと判断してステップＳ６７で、第２の命令の命令終
了タグが保持される。ついで、ステップＳ６８で、第１
の命令または第２の命令の命令終了タグからプログラム
ステータスワード命令アドレスレジスタ（ＰＳＷＩＡ
Ｒ）の内容が得られる。

【００２０】ステップＳ６１またはＳ６２で、答えがノ
ーであれば、図２のステップＳ６９０からＳ６９４で、
図１６または図１７に示した従来のパイプライン処理が
実行される。即ち、ステップＳ６９０で、第２の命令の
最終２ステートをＶステートとＷステートにし、ステッ
プＳ６９１で、第１の命令のＷステートと第２の命令の
Ｖステートを同時に実行し、ステップＳ６９２で、第１
の命令のＰＳＷＩＡＲの内容が得られ、ステップＳ６９
３で第２の命令のＷステートが実行され、ステップＳ６
９４で、第２の命令のＰＳＷＩＡＲの内容が得られる。

【００２１】本発明の実施例によれば、第２の命令に特
別のステートＳを設定可能で第１の命令と第２の命令を
同時に終了させることができれば、第２の命令以降の命
令は遅れることがないので処理を高速に行える。Ｓステ
ートとは、第２の命令がＳステートに移行できる場合に
第２の命令のパイプライン処理を終了させるための第２
の命令の最終ステートである。

【００２２】図３は本発明の実施例によるパイプライン
処理の説明図である。同図において、命令１の後にＳス
テートを含む命令２（以下Ｓサイクル命令とも称する）
が来ている。このＳサイクル命令２の最後の２ステート
において、パイプライン処理ステートはＥステートから
Ｓステートに遷移している。換言すれば、Ｓサイクル命
令はＥステートの後にＶステートを含んでいない。した
がって、パイプライン終了処理、即ち、Ｓサイクル命令
２の直前の命令１のＷステートとＳサイクル命令２のＳ
ステートとは、同時に実行される。Ｓステートは第１の
命令のＷステートと競合しないように選ばれている。即
ち、第１の命令のＷステートで用いられるハードウエア
は第２の命令のＳステートで用いられるハードウエアと
は異なる。更に、Ｓサイクル命令のＥステートは第１の
命令のＶステートと競合しないように選ばれている。こ
の結果、Ｓサイクル命令のＢステートは１サイクル内に
収まり、したがって、各命令のＤステートは待機するこ
とを強いられていので図１７の従来の場合に比べて時間
が１サイクルだけ短くなっている。図３においては、第
１の命令１のＷステートの時間に、命令１のＷステート
の情報とＳサイクル命令のＳステートの情報とによって
２つの命令のパイプライン終了処理が同時に行われる。

【００２３】図４は本発明の実施例により、浮動小数点
加算命令（ＡＤ）と特別のステートＳがある場合のスト
ア命令のパイプライン処理の動作説明図である。図４に
おいて、ストア命令はその最終ステートにＳステートを
含んでいる。浮動小数点加算命令（ＡＤ）の結果をスト
ア命令で用いない場合、浮動小数点加算命令（ＡＤ）と
は異なる以前に実行された命令の結果が、ストア命令に
よって格納されている。即ち、浮動小数点加算命令（Ａ
Ｄ）以外の以前に実行された命令にしたがって格納され
た、レジスタ１３の内容は、ストア命令のＢステートで
読み出されてレジスタ１０にセットされ、セレクタ２３
はレジスタ１０の出力を選択してレジスタ１０の内容が
セレクタ２３及びキャッシュストレージバス（ＣＳＢ）
２１を介してストアデータレジスタ（ＳＴＤＲ）２２に
セットされる。

【００２４】これに対して、浮動小数点加算命令の結果
をストア命令でストアする場合は、セレクタ２３は、Ａ
Ｄ命令のＥステートで行われた演算の結果が格納されて
いるレジスタ１２の出力を選択し、レジスタ１２の内容
はセレクタ２３及びＣＳＢ２１を介してストアデータレ
ジスタ（ＳＴＤＲ）２２に格納される。ストアデータレ
ジスタ（ＳＴＤＲ）２２への格納動作はＳステートにお
いて直ちに行われる。

【００２５】この結果、ＡＤ命令の結果を格納する場合
は、レジスタ１２のデータがセレクタ２３を介してＳＴ
ＤＲ２２にセットされる。この結果、ＡＤ命令のＷステ
ートとストア命令のＳステートは同時に終了する。スト
ア命令のＢステートは１サイクルだけなので、命令６の
開始時に２サイクルの遅れはない。図４において、スト
ア命令に続く命令はＶステート無しの命令である。した
がって、ストア命令がＢステートを２サイクルにわたっ
て持っていないので、第３の命令及びそれ以降の命令に
ロスタイムは生じていない。

【００２６】しかしながら、Ｓステートは常に命令に挿
入されるとは限らず、Ｓステート無しの命令を実行する
ことも可能である。図５は、本発明の実施例によりＳス
テートを最終ステートに含んでいないストア命令の説明
図である。この場合、その動作は従来のストア命令の動
作と同様である。即ち、レジスタスタック１３から読み
出された内容は、Ｂステートでレジスタ１０にセットさ
れる。レジスタ１０の出力はＷステートでＣＳＢ２１を
介してストアデータレジスタ（ＳＴＤＲ）２２にセット
される。ついで、ＳＴＤＲ２２から、データが読み出さ
れてキャッシュ又は主記憶に格納される。このＳＴＤＲ
２２にデータがセットされてストア命令のパイプライン
処理は終了する。

【００２７】図６は本発明の実施例により、ストア命令
がその最終ステートにＳステートを含んでいない場合の
加算命令とストア命令の動作説明図である。図はＡ命令
（固定少数点加算命令）の結果をストアする場合を示
す。この場合、動作は従来の動作と同様である。即ち、
加算命令とストア命令とが互いに関係していない場合、
加算命令にしたがって、演算器１１における演算結果は
レジスタ１２にセットされ、レジスタ１２の内容はレジ
スタスタック１３にセットされる。また、レジスタスタ
ック１３にセットされた上記Ａ命令以外の命令により以
前に格納されたデータは、ストア命令にしたがって、Ｂ
ステートでレジスタスタック１３から読み出され、レジ
スタ１０にセットされる。レジスタ１０の内容はストア
命令のＥステートでセレクタ２３により選択されてＳＴ
ＤＲ２２にセットされる。

【００２８】これに対し、Ａ命令の結果をストア命令に
よりＳＴＤＲ２２に格納する場合は、演算器１１による
Ｅステートでの演算結果はＡ命令のＥステートでレジス
タ１２にセットされ、レジスタ１２の内容はストア命令
のＥステートでセレクタ２３によりレジスタ１０の代わ
りに選択されてＣＢＳ２１に出力されストア命令のＥス
テートでＳＴＤＲ２２にセットされる。

【００２９】この結果、レジスタ１３の内容が読み出さ
れてストアされるというシーケンスでは命令に２サイク
ルを要するが、レジスタの内容をＳＴＤＲ２２に直接書
き込むことにより、Ａ命令にＥステートのインターロッ
クがない場合には、ストア命令を１サイクルで実行する
ことが可能である。このことは、従来方法と同様であ
る。

【００３０】第２の命令がその最終ステートにＳステー
トを含んでいる場合、第１の命令と第２の命令が同時に
終了するので、プログラムステータスワード命令アドレ
スレジスタＰＳＷＩＡＲは、Ｓステート付きの命令が終
了したかＳステート無しの命令が終了したかに係わら
ず、プログラムの正しいアドレスを格納するように設計
しなければならない。

【００３１】図７は１つの命令に対するタグレジスタを
示すブロック図である。同図において、Ｄステートで、
オペランドコードが命令レジスタから読み出される。こ
のオペランドコードに基づいて、命令長コード（ＩＬ
Ｃ）がＩＬＣ発生回路１１２により生成される。命令長
コードＩＬＣはＡステートでＡ−ＩＬＣレジスタ１１３
に、ＴステートでＴ−ＩＬＣレジスタ１１４に、Ｂステ
ートでＢ−ＩＬＣレジスタ１１５に、そしてＥステート
でＥ−ＩＬＣレジスタ１１６に、順次シフトされる。Ｅ
ステートの後に、この命令のステートがＥステートから
Ｗステートに変わると、セレクタ３０はＷステートでＥ
−ＩＬＣレジスタ内のＩＬＣを選択してＷ−ＩＬＣレジ
スタ３１に格納する。ステートがＥステートからＶステ
ートに変わると、ＶステートでＩＬＣがＶ−ＩＬＣレジ
スタ１１７に格納され、セレクタ３０はＶ−ＩＬＣレジ
スタ１１７内のＩＬＣを選択してＷ−ＩＬＣ３１に格納
する。ステートがＥステートからＳステートに変わる
と、ＩＬＣはＥ−ＩＬＣレジスタ１１６からＳ−ＩＬＣ
レジスタ３２にシフトされる。これらのレジスタＡ−Ｉ
ＬＣ、Ｔ−ＩＬＣ、Ｂ−ＩＬＣ、Ｅ−ＩＬＣ、Ｖ−ＩＬ
Ｃ、Ｓ−ＩＬＣ、及びＷ−ＩＬＣはタグレジスタと呼ば
れる。

【００３２】図８はプログラムステータスワード命令ア
ドレスレジスタ（ＰＳＷＩＡＲ）を更新する回路を示す
ブロック図である。同図において、３０はセレクタ、３
１はＷ−ＩＬＣレジスタまたは言い換えればＷステート
命令長レジスタ、３２はＳ−ＩＬＣレジスタまたは言い
換えればＳステート命令長レジスタ、３３は加算器、３
４はセレクタ、３５は加算器、そして３６はＰＳＷＩＡ
Ｒである。

【００３３】命令長コードＩＬＣの各々は、その最終ス
テートとしてＷステートを有するＷステート命令のタ
グ、即ち、タグＷ−ＩＬＣとして、または、その最終ス
テートとしてＳステートを有するＳステート命令のタ
グ、即ち、タグＳ−ＩＬＣとして保持される。Ｗ−ＩＬ
Ｃ（Ｗステートにある命令の命令長コード）は、Ｖ−Ｉ
ＬＣ（Ｖステートにある命令の命令長コード）またはＥ
−ＩＬＣ（Ｅステートにある命令の命令長コード）をセ
レクタ３０を介してセットすることによりレジスタ３１
にセットされる。一方、Ｓ−ＩＬＣ（Ｓステートにある
命令の命令長コード）はＥ−ＩＬＣによりレジスタ３２
にセットされる。ここで、Ｖ−ＩＬＣとはＶステートで
実行されている命令の命令長コードをいい、Ｅ−ＩＬＣ
はＥステートで実行されている命令の命令長コードをい
う。

【００３４】加算器３３はＷ−ＩＬＣとＳ−ＩＬＣとを
加算する。セレクタ３４はＷ−ＩＬＣと加算器３３の出
力Ｗ−ＩＬＣ＋Ｓ−ＩＬＣのうちいずれか一方を選択す
る。セレクタ３４の出力は加算器３５でＰＳＷＩＡＲ３
６の出力に加算される。ＰＳＷＩＡＲ３６の出力はレジ
スタ１０（図５参照）に入力される。ＰＳＷＩＡＲ３６
は、命令処理の最終ステート，即ち最後のＷステートも
しくはＳステートで更新される。したがって、、ＰＳＷ
ＩＡＲ３６の内容は処理された最後の命令のアドレスを
示している。割り込みが生じた場合、ＰＳＷＩＡＲ３６
が用いられて割り込みを生じた命令を指定する。そのた
めに、ＰＳＷＩＡＲ３６の内容は、ハードウエアによる
割り込み処理中にレジスタ１０からＣＢＳ２１を経由し
て、指定された主記憶領域に旧ＰＳＷとして格納され、
割り込み処理プログラムにより参照される。ここで、特
にセレクタ３４の選択条件について説明する。セレクタ
３４でＷ−ＩＬＣが選択される条件は、Ｗステートの命
令、即ち、最終ステートがＷステートである命令でプロ
グラム割り込みが検出された場合である。図３の場合の
例はプログラム割り込みが命令１で検出された場合であ
る。ＰＳＷＩＡＲ３６が命令１が終了していることを示
している場合、そして命令１の実行中に割り込みが検出
された場合、Ｓステート命令（上述の例ではストア命
令）の実行は抑止されなければならない。ストア命令の
抑止は、図４のストアデータレジスタ（ＳＴＤＲ）２２
へのデータの格納動作を禁止し、且つ、セレクタ３４が
図７および図８のＷ−ＩＬＣ３１の出力を選択するよう
にすることにより実行される。

【００３５】命令１の実行の後に割り込みが生じない場
合、セレクタ３４は加算器３３の出力を選択して２つの
命令、即ち、第１の命令と第２の命令の命令長コードが
ＰＳＷＩＡＲ３６の内容に加算される。したがって、Ｐ
ＳＷＩＡＲ３６はその時点ではＳステート命令までが終
了していることを示している。図９は本発明の実施例に
よるパイプライン演算制御方法における、図８に示した
プログラムステータスワード命令アドレスレジスタの動
作を説明するフローチャートである。

【００３６】図９において、ステップＳ７１で、第１の
命令の最終２ステートはＶステートからＷステートに変
化するか、または、第２の命令の最終２ステートがＥス
テートからＳステートに変化する場合、ステップＳ７２
で、セレクタ３０は第１の命令のＶ−ＩＬＣ（Ｖステー
トにある命令の命令長コード）を選択してＷ−ＩＬＣ３
１にセットし、第２の命令のＥ−ＩＬＣ（Ｅステートに
ある命令の命令長コード）がＳ−ＩＬＣ３２にセットさ
れる。ついで、ステートＳ７３で、加算器３３はＷ−Ｉ
ＬＣとＳ−ＩＬＣを加算する。ステートＳ７４で、割り
込みが第１の命令により生じたかどうかを判定する。も
し答えがイエスであれば、ステートＳ７５で、セレクタ
３４はＷ−ＩＬＣレジスタ３１を選択して加算器３５は
ＰＳＷＩＡＲ＋Ｗ−ＩＬＣを新たなＰＳＷＩＡＲとして
出力する。ステートＳ７４で割り込みが第１の命令によ
り生じなかった場合、ステップＳ７９で、セレクタは加
算器３３の出力を選択し、加算器３５はＰＳＷＩＡＲ＋
Ｓ−ＩＬＣ＋Ｗ−ＩＬＣを新たなＰＳＷＩＬＣとして出
力する。

【００３７】ステップＳ７１で、第１の命令の最終２ス
テートがＶステートからＷステートに変化しない場合、
または第２の命令の最終２ステートがＥステートからＳ
ステートに変化しない場合、ステップＳ７６で、命令の
最終２ステートがＥステートからＷステートに変化する
かどうかを判別する。もしそうであれば、ステップＳ７
７で、Ｅ−ＩＬＣがＷ−ＩＬＣ３１にセットされる。次
いで、ステップＳ７８で、Ｗ−ＩＬＣがＰＳＷＩＡＲ３
６の内容に加算されその加算結果がＰＳＷＩＡＲ３６に
ストアされる。この場合、Ｓステート命令は存在しな
い。

【００３８】図１０は本発明の実施例において用いられ
る例外コードレジスタを示すブロック図である。同図に
おいて、１４１はプログラム割り込みを検出するプログ
ラム割り込み検出回路である。回路１４１が命令のＥス
テート中にプログラム割り込みを検出すると、例外有効
コードＥＸＶと例外コードＥＸＣを生成する。例外有効
コードＸＶは割り込み条件が存在していることを示すコ
ードである。例外コードＸＣは割り込みの原因を示すコ
ードである。ここで、例えばＥＸＶおよびＥＸＣの頭に
ある文字Ｅは、割り込みがＥステート中に検出されたこ
とを意味する。

【００３９】命令のステートがＥステートからＷステー
トに変化すると、セレクタ１４６はＥＸＶを選択して例
外有効コードＥＸＶを格納するＷＸＶレジスタ１４３に
格納し、セレクタ４０はＥＸＣを選択してＷＸＣレジス
タ４１に格納する。命令のステートがＥステートからＶ
ステートに変化した場合は、ＥＸＶはＶＸＶレジスタ１
４２およびセレクタ１４６を経由してＷＸＶレジスタ１
４３にシフトされ、ＥＸＣはＶＸＣレジスタ１４５およ
びセレクタ４０を経由してＷＸＣレジスタ４１にシフト
される。命令のステートがＥステートからＳステートに
変化した場合は、ＥＸＶはＳＸＶレジスタ１４４にスト
アされ、ＥＸＣはＳＸＣレジスタ４２にストアされる。

【００４０】図１１は本発明の実施例によるプログラム
割り込みコードレジスタ更新の回路例を示すブロック図
である。割り込みが発生すると、割り込みの原因も保持
しなければならない。命令長コードＩＬＣと同様に、例
外コードＸＣはＶステート命令またはＥステート命令の
タグＶＸＣまたはＥＸＣとして保持される。ＶＸＣとＥ
ＸＣのいずれか一方がセレクタ４０により選択されてＷ
ＸＣレジスタ４１に格納される。ＥＸＣはＳＸＣレジス
タ４２にセットされる。

【００４１】セレクタ４３でＷＸＣまたはＳＸＣが選択
され、プログラム割り込みコードレジスタ（ＰＧＭＩ
Ｃ）４４にセットされる。ＰＧＭＩＣ４４の内容はハー
ドウエアによる割り込み処理中に、指定された主記憶領
域に格納される。ここで、セレクタ４３では、Ｗステー
トで割り込み条件がある場合にはＷＸＣを、割り込み条
件がＷステートになくＳステートにある場合にはＳＸＣ
を選択してＰＧＭＩＣ４４を更新する。ＷおよびＳステ
ートともに割り込み条件がない場合には、ＰＧＭＩＣ４
４は更新しない。

【００４２】図１２は図１１に示したプログラム割り込
みコードレジスタの動作を説明するフローチャートであ
る。同図において、ステップＳ１６０で、第１の命令の
ステートがＶステートからＷステートに変化し、且つ、
第２の命令のステートがＥステートからＳステートに変
化するかどうかを判別する。もしそうであれば、ステッ
プＳ１６１でセレクタ４０はＶＸＣを選択してＷＸＣレ
ジスタ４２に格納する。ついで、ステップＳ１６２で、
割り込み原因が第１の命令にあるかどうかを判別する。
もしそうであれば、ステップＳ１６３で、セレクタ４３
はＷＸＣを選択してＰＧＭＩＣ４４に格納する。ステッ
プＳ１６２で、割り込みが第１の命令によって生じたも
のでない場合、ステップＳ１６４で第２の命令が割り込
み原因かどうかを判別する。もしそうであれば、ステッ
プＳ１６５で、セレクタ４３はＳＸＣを選択してＰＧＭ
ＩＣ４４に格納する。ステップＳ１６６で答えがノーで
あれば、ステップＳ１６７で割り込みがＷステート命令
により生じたかどうかを判別する。もしそうであれば、
ステップＳ１６８で、セレクタ４３はＷＸＣを選択して
ＰＧＭＩＣ４４に格納する。

【００４３】上記の記載では、ストア命令を用いて本発
明の実施例を詳しく説明したが、本発明はこれに限るも
のではない。ＷステートにおいてＰＳＷＩＡＲの操作等
の他にはハードウエア資源の衝突が生じないケースの全
ての場合に本発明を適用することができる。そのような
例として、例えば浮動少数点命令と条件分岐命令との組
合せが考えられる。

【００４４】この場合にも、条件分岐命令をＥステート
からＳステートに遷移させることにより、図３に示した
ように先行する命令と同時に条件分岐命令を終了させ
て、性能向上（高速化）を図ることができる。この場合
に、先に説明したストア命令と異なるのは、条件分岐命
令のＳステートにおいて、パイプラインタグとして持っ
ている分岐のターゲットアドレスによってＰＳＷＩＡＲ
を入れ換えるかどうかを先行する浮動少数点命令に関す
る例外事象および自身の分岐の成立・不成立によって制
御する操作が入る点である。

【００４５】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、通常のパイプライン処理を行うステートと同時
にセットされうる特別なステートを別に設け、命令がこ
の特別なステートに遷移しうる場合には２個の命令のパ
イプライン終了処理を同時に行うようにすることによ
り、命令の遅れを無くして高速化を図ることができるパ
イプライン演算制御方法およびシステムを提供すること
ができる。

【図面の簡単な説明】

【図１】本発明の原理および実施例によるパイプライン
演算制御方法の動作を説明するフローチャートである。

【図２】本発明の原理および実施例によるパイプライン
演算制御方法の動作を説明するフローチャートである。

【図３】本発明の実施例によるパイプライン演算制御方
法におけるステートの遷移を示す図である。

【図４】本発明の実施例により、浮動小数点加算命令と
ストア命令のパイプライン動作の動作説明図である。

【図５】本発明の実施例により、特別のステートがない
場合のストア命令の動作説明図である。

【図６】本発明の実施例により、特別のステートがない
場合の加算命令とストア命令とのパイプライン動作の動
作説明図である。

【図７】本発明の実施例において用いられるタグレジス
タを示すブロック図である。

【図８】本発明の実施例による、ＰＳＷＩＡＲ更新回路
の例を示すブロック図である。

【図９】本発明の実施例によるパイプライン演算制御方
法におけるプログラムステータスワード命令アドレスレ
ジスタの動作を説明するフローチャートである。

【図１０】本発明の実施例において用いられる例外コー
ドレジスタを示すブロック図である。

【図１１】本発明の実施例によるプログラム割り込みコ
ードレジスタ更新回路の例を示すブロック図である。

【図１２】本発明の実施例によるパイプライン演算制御
方法におけるプログラム割り込みコードレジスタの動作
を説明するフローチャートである。

【図１３】パイプライン処理の従来例を示す図である。

【図１４】従来のパイプラインシステムの例を示すブロ
ック図である。

【図１５】従来のパイプラインシステムにおけるパイプ
ラインインターロックを説明する図である。

【図１６】従来のパイプライン処理の改良を示す図であ
る。

【図１７】従来のシステムにおける問題の説明図であ
る。

【符号の説明】

１０，１２…レジスタ １３…レジスタスタック ２１…キャッシュ・ストレージ・バス（ＣＳＢ） ２２…ストア・データ・レジスタ（ＳＴＤＲ） ２３…セレクタ

Claims (16)

【特許請求の範囲】
1. 【請求項１】 パイプライン処理による複数の命令を実
   行し、該命令の各々は、最終ステートとその最終ステー
   トの前の少なくとも１つの演算ステートとを含む複数の
   ステートのシーケンスを有するパイプライン演算制御方
   法における、連続する第１および第２の命令のパイプラ
   イン処理において、該方法は、 該第１の命令が該最終ステートの前に２つ以上の演算ス
   テートを有しているかどうかを判別する第１のステップ
   と、 特別のステートを該第２の命令の最終ステートとして挿
   入可能かどうか、および該第２の命令の演算ステートが
   １マシンサイクル内で実行されるかどうか、を判別する
   第２のステップと、 該第１のステップで該第１の命令が２つ以上の演算ステ
   ートを有していると判定し、且つ、該第２のステップで
   該特別のステートを該第２の命令の最終ステートとして
   挿入可能であり、且つ、該第２の命令の演算ステートが
   １マシンサイクル内で実行されると判定したとき、該第
   ２の命令の処理を該演算ステートから該特別のステート
   に移行するステップとを備え、 該第１の命令の最終ステートと該第２の命令の特別のス
   テートとは同時に実行される、パイプライン演算制御方
   法。
2. 【請求項２】 パイプライン処理による複数の命令を実
   行し、該命令の各々は、最終ステートとその最終ステー
   トの直前の少なくとも１つの演算ステートとを含む複数
   のステートのシーケンスを有するパイプライン演算制御
   方法における、連続する第１および第２の命令のパイプ
   ライン処理において、該方法は、 該第１の命令が該最終命令の直前に２つ以上の演算ステ
   ートを有しているかどうかを判別する第１のステップ
   と、 該第１の命令の最終ステートと競合しない特別のステー
   トを該第２の命令の最終ステートとして挿入可能かどう
   か、および該第２の命令の演算ステートが１マシンサイ
   クル内で実行されるかどうか、を判別する第２のステッ
   プと、 該第１のステップで該第１の命令が該最終命令の直前に
   ２つ以上の演算ステートを有していると判定し、且つ、
   該第２のステップで該特別のステートを該第２の命令の
   最終ステートとして挿入可能であり、且つ、該第２の命
   令の演算ステートが１マシンサイクル内で実行されると
   判定したとき、該第２の命令の処理を該演算ステートか
   ら該特別のステートに移行するステップとを備え、 該第１の命令の最終ステートと該第２の命令の特別のス
   テートとは同時に実行される、パイプライン演算制御方
   法。
3. 【請求項３】 該第１の命令と該第２の命令を同時に実
   行した後に、第１の命令および第２の命令の実行を完了
   するためおよび該第１の命令および第２の命令に続く命
   令の順序を制御するために必要な情報を格納するステッ
   プをさらに備える、請求項の２に記載の方法。
4. 【請求項４】 該第１の命令および第２の命令の実行を
   完了するためおよび該第１の命令および第２の命令に続
   く命令の順序を制御するために必要な該情報とは、割り
   込みを起こした命令の位置および割り込みの原因を指定
   するために必要な情報である、請求項の３に記載の方
   法。
5. 【請求項５】 該第１の命令の実行の直後に割り込みが
   発生した場合、該第１の命令および第２の命令の実行を
   完了するためおよび該第１の命令および第２の命令に続
   く命令の順序を制御するために必要な該情報とは、該第
   １の命令の実行後のパイプライン処理を継続するために
   必要な情報である、請求項の３に記載の方法。
6. 【請求項６】 該第１の命令および第２の命令の実行の
   後に、該第１の命令の実行完了の直後に割り込みが発生
   しない場合、該第１の命令および第２の命令の実行を完
   了するためおよび該第１の命令および第２の命令に続く
   命令の順序を制御するために必要な該情報とは、該第２
   の命令の実行の後のパイプライン処理を継続するために
   必要な情報である、請求項の３に記載の方法。
7. 【請求項７】 割り込みを起こした命令の位置を指定す
   るために必要な情報とは、プログラム割り込みを引き起
   こすための情報である、請求項の４に記載の方法。
8. 【請求項８】 該プログラム割り込みを引き起こすため
   の情報とは、命令のオペランドアクセスにおいて検出さ
   れたアクセス例外である、請求項の７に記載の方法。
9. 【請求項９】 該プログラム割り込みを引き起こすため
   の情報とは、該第１または該第２の命令の実行中に検出
   されたプログラム事象記録を指定するための情報であ
   る、請求項の７に記載の方法。
10. 【請求項１０】 該プログラム割り込みを引き起こすた
    めの情報とは、プログラム割り込みを引き起こすのに必
    要な制御情報である、請求項の７に記載の方法。
11. 【請求項１１】 該第１の命令および第２の命令の実行
    を完了するためおよび該第１の命令および第２の命令に
    続く命令の順序を制御するために必要な情報とは、割り
    込みを起こした命令のアドレスであり、該アドレスは，
    ＰＳＷアドレスレジスタに格納される、請求項の３に記
    載の方法。
12. 【請求項１２】 パイプライン処理による複数の命令を
    実行するパイプライン演算制御システムであって、該命
    令の各々は最終ステートとその最終ステートの前の少な
    くとも１つの演算ステートとを含む複数のステートのシ
    ーケンスを有しており、第１の命令が最終命令の前に２
    つ以上の演算ステートを含んでいる場合、該第１の命令
    に続く第２の命令が特別のステートを該第２の命令の最
    終ステートとして含んでおり、該特別のステートは該第
    １の命令の最終ステートと競合するものではなく、該第
    １の命令の最終ステートと該第２の命令の特別のステー
    トとが同時に実行され、該システムは、 該第１の命令の実行の後に割り込みが発生しない限り該
    第２の命令のアドレスを格納し、該第１の命令の実行の
    後に割り込みが発生した場合は該第１の命令のアドレス
    を格納するプログラムステータスワード命令アドレスレ
    ジスタ（ＰＳＷＩＡＲ）を具備する、パイプライン演算
    制御システム。
13. 【請求項１３】 該第１の命令が最終ステートの直前に
    少なくとも２つの演算ステートを有する場合に該第１の
    命令の命令長コードを格納するか、または、該第２の命
    令が該特別のステートを有していない場合に該第２の命
    令の命令長コードを格納する第１のレジスタ（Ｗ−ＩＬ
    Ｃ）と、 該第２の命令が該特別のステートを有している場合にの
    み該第２の命令の命令長コードを格納する第２のレジス
    タ（Ｓ−ＩＬＣ）と、 該第１のレジスタ（Ｗ−ＩＬＣ）の内容と該第２のレジ
    スタ（Ｓ−ＩＬＣ）の内容とを加算する第１の加算手段
    （３３）と、 該第２の命令が該特別のステートを有していない場合に
    のみ該第１のレジスタ（Ｗ−ＩＬＣ）の出力を選択し、
    該第２の命令が該特別のステートを有している場合にの
    み該加算手段（３３）の出力を選択する選択手段（３
    ４）と、 該選択手段（３４）の出力と該プログラムステータスワ
    ード命令レジスタ（ＰＳＷＩＡＲ）の出力とを加算する
    第２の加算手段（３５）とをさらに具備する請求項の１
    ２に記載のシステム。
14. 【請求項１４】 該選択手段（３４）は、該第１の命令
    の実行において割り込みが検出されると、該加算手段
    （３３）の出力の選択を禁止する禁止手段を具備する、
    請求項の１３に記載のシステム。
15. 【請求項１５】 割り込みの原因を格納するプログラム
    割り込みコードレジスタ（ＰＧＭＩＣ）を更に具備する
    請求項の１２に記載のシステム。
16. 【請求項１６】 第１の割り込み内容格納レジスタ（Ｗ
    ＸＣ）、第２の割り込み内容格納レジスタ（ＳＸＣ）、
    該第１の割り込み内容格納レジスタ（ＷＸＣ）の内容ま
    たは該第２の割り込み内容格納レジスタ（ＳＸＣ）の内
    容を選択して該プログラム割り込みコードレジスタ（Ｐ
    ＧＭＩＣ）に入力するレジスタ出力選択手段（４３）を
    具備し、該第１の割り内容格納レジスタ（ＷＸＣ）は該
    第１の命令が最終ステートの直前に少なくとも２つの演
    算ステートを有している場合に該第１の命令の割り込み
    内容を登録し、該第２の命令が該特別のステートを有し
    ていない場合に該第２の命令の割り込み内容を登録し、
    該第２の割り込み内容格納レジスタ（ＳＸＣ）は、該第
    ２の命令が該特別のステートを有している場合にのみ該
    第２の命令の割り込み内容を登録し、該レジスタ出力選
    択手段（４３）は該第１の割り込み内容格納レジスタ
    （ＳＸＣ）が該第２の命令の割り込みの内容を格納しな
    い限り該第２の割り込み内容格納レジスタ（ＳＸＣ）の
    出力を選択する、請求項の１５に記載のシステム。