JP2643399B2

JP2643399B2 - 情報処理装置

Info

Publication number: JP2643399B2
Application number: JP63321906A
Authority: JP
Inventors: 克美田中
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1988-12-22
Filing date: 1988-12-22
Publication date: 1997-08-20
Anticipated expiration: 2012-08-20
Also published as: JPH02168324A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置に係り、特に条件コード変更命
令の高速制御を実現するための情報処理装置に関するも
のである。

〔従来の技術〕

従来の情報処理装置において、命令のオペランドがつ
きるまで命令を実行しなくとも、また、第１および第２
のオペランドを有し、各オペランドの比較によつて命令
のオペランドがつきるまで命令を実行しなくとも、変更
すべき条件コードの値を確定可能な命令、例えば、オペ
ランド２のアドレスx2からオペランド長l₂の長さをもつ
データ２をオペランド１のアドレスx1で示されるバイト
とバイト単位で、アドレスx1のバイトの値に等しいバイ
トが見つかるかまたはバイトストリングがつきるまで左
から右にスキヤンを行ないその結果によつて条件コード
の値を変更するSFE命令のような命令の実行を例にとつ
て説明する。

第６図は従来の情報処理装置の一例を示すブロツク図
である。

図において、61は先行制御ユニツトで、制御記憶部61
−１と実効アドレス生成回路61−２から構成されてい
る。62はメモリ制御ユニツト、63は演算ユニツトで、演
算回路63−１から構成されている。64はメモリである。
65は制御パス、66,67・・・71はデータパス、72は制御
パスである。

第７図は従来の情報処理装置の他の例を示すブロツク
図である。

この第７図において第６図と同一符号のものは相当部
分を示し、73,74はデータバスである。

第８図は第６図および第７図の動作説明に供するタイ
ムチヤートで、SFE命令実行の例を示すものである。第
８図において、（ａ）はマシンサイクルを示したもので
あり、（ｂ）は先行制御ステージ、（ｃ）はメモリ制御
ステージ、（ｄ）は演算実行、（ｅ）は制御記憶部61−
１の出力を示したものである。そして、（ｄ）に示す演
算ステージ（演算実行）におけるアドレスx2の点で実際
は同一値をもつバイトを検出している。

前述したSFE命令の実行において、まず、先行制御ユ
ニツト61はオペランド１のアドレスx1で示されるデータ
のメモリへの読み出し要求を発行し、次にオペランド２
で示されるデータを、オペランド長を管理しながらデー
タがつきるまでｎバイト単位でメモリ64へのデータの読
み出し要求を順次発行する。そして、先行制御ユニツト
61においてメモリ64へのデータの読み出し要求が発行さ
れると、メモリ制御ユニツト62においてメモリ64により
データを順次読み出し、演算ユニツト63送出する。この
演算ユニツト63では、メモリ制御ユニツト62から順次読
み出されたデータを使用して、アドレスx1で示されるバ
イトをオペランド２で示されるデータのバイトストリン
グがつきるまでバイド単位でスキヤンし命令の処理を行
なつていた。

〔発明が解決しようとする課題〕

上述した従来の第６図に示す情報処理装置では、SFE
命令など、命令のオペランドがつきるまで命令を実行し
なくとも、変更すべき条件コードの値を確定可能な命令
の実行において、命令のオペランドがつきる以前に変更
される条件コードの値が確定しても、先行制御ユニツト
が条件コードの確定を認識できないため、変更される条
件コードの値が確定後も命令のオペランドがつきるまで
メモリへのデータ取り出し要求を行なつてしまうという
課題があつた。

また、上述した従来の第７図に示す情報処理装置で
は、SFE命令など、第１および第２のオペランドを有
し、各オペランドのデータ比較によつて、命令のオペラ
ンドがつきるまで命令を実行しなくとも、変更すべき条
件コードの値を確定可能な命令の実行において、命令の
オペランドがつきる以前に変更される条件コードの値が
確定しても、先行制御ユニツトが条件コードの確定を認
識できないため、変更される条件コードの値が確定後も
命令のオペランドがつきるまでメモリへのデータ取り出
し要求を行なつてしまうという課題があつた。

〔課題を解決するための手段〕

本発明の情報処理装置は、命令の演算に先行して命令
を順次解読する先行制御ユニツトと、解読した命令を実
行する演算ユニツトとを有し、各命令を複数のステージ
に分割して順次処理を行うパイプライン方式の情報処理
装置において、命令のオペランドがつきるまでその命令
の実行を行うことなしに、実行結果により変更される条
件コードを確定可能な条件コード変更命令の実行におい
て上記演算ユニツトで上記条件コード変更命令実行時に
変更される条件コードの値が確定したことを示すCC確定
信号を上記先行制御ユニツトへ通知する手段と、上記先
行制御ユニツトにおいて上記CC確定信号を受け取りその
信号が現在先行制御ユニツトで先行制御を行つている命
令か否かを識別する識別手段とを備え、現在先行制御ユ
ニツトで先行制御を行つている命令に対するCC確定信号
であつた場合に先行制御ユニツトでのその命令の先行制
御を終了し次命令の先行制御に遷移させるようにしたも
のである。

また、本発明の別の発明の情報処理装置は、第１およ
び第２の可変なオペランド長を有する第１オペランドと
第２オペランドのオペランドデータの比較によつて、命
令のオペランドがつきるまでその命令の実行を行うこと
なしに実行結果により変更される条件コードを確定可能
な条件コード変更命令の実行において、上記先行制御ユ
ニツトに上記第１オペランドと第２オペランドのオペラ
ンドデータの一致を比較する比較手段を備え、上記先行
制御ユニットは比較手段の一致出力によって条件コード
が確定した際に条件コード変更命令の先行制御を終了す
るようにしたものである。

〔作用〕

本発明においては、命令のオペランドがつきるまで命
令の実行を行うことなしに実行結果により変更される条
件コードを確定可能な条件コード変更命令の実行におい
て、演算ユニツトにおいて実行された結果により条件コ
ードが確定次第すぐに条件コードが確定したことを示す
CC確定信号を先行制御ユニットへ送出し、先行制御ユニ
ットでは演算ユニツトから送られてきたCC確定信号が現
在自ユニツトで先行制御中の命令のものであるか否かを
識別し、現在自ユニツトで先行制御中の命令であつた場
合に、以後の不必要なメモリへのデータの取り出し要求
の発行を中止し、その命令の先行制御を終了し、次命令
の先行制御に移行する。

また、本発明の別の発明においては、第１および第２
のオペランドをもち、各オペランドデータの比較によつ
て命令のオペランドがつきるまで命令の実行を行うこと
なしに、実行結果により変更される条件コードを確定可
能な条件コード変更命令の実行において、先行制御ユニ
ツトで第１および第２のオペランドデータを比較し、そ
の比較結果を制御記憶部に通知し、条件コード確定後の
不必要なメモリへのデータ読み出し要求を抑止する。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明す
る。

第１図は本発明による情報処理装置の一実施例を示す
ブロツク図である。

図において、21は命令の演算を先行して命令を順次解
読する先行制御ユニツト、22はメモリ制御ユニツト、23
は解読した命令を実行する演算ユニツト、24はメモリ、
25は実効アドレス生成回路、26は制御記憶部、27はCC確
定信号識別回路で、このCC確定信号識別回路27は先行制
御ユニツト21においてCC確定信号を受け取りその信号が
現在先行制御ユニツト21で先行制御を行つている命令か
否かを識別する識別手段を構成している。28は演算回
路、29はCC確定信号発生回路で、このCC確定信号発生回
路29は命令のオペランドがつきるまでその命令の実行を
行うことなしに実行結果により変更される条件コードを
確定可能な条件コード変更命令の実行において、演算ユ
ニツト23で条件コード変更命令実行時に変更される条件
コードの値が確定したことを示すCC確定信号を先行制御
ユニツト21へ通知する手段を構成している。

30,31,32は制御パス、33,34,35,36,37,38はデータパ
ス、39,40,41は制御パスである。

そして、現在先行制御ユニツトで先行制御を行つてい
る命令に対するCC確定信号であつた場合に先行制御ユニ
ツトでのその命令の先行制御を終了し次命令の先行制御
に遷移させるように構成されている。

つぎにこの第１図に示す実施例の動作を説明する。こ
こでは、先行技術の説明に使用したSFE命令を例にとつ
て説明する。

まず、始めに先行制御ユニツト21においてSFE命令を
解読すると、制御記憶部26はオペランド１によつて示さ
れるアドレスx1のデータを読み出すため実効アドレス生
成回路25へ実効アドレスx1の生成を指示し、実効アドレ
ス生成回路25で生成される実効アドレスx1と同期してメ
モリ制御ユニツト22へメモリ24へのデータ取り出し要求
を発行する。そして、実効アドレス生成回路25では制御
記憶部26の指示を受け実効アドレスx1を生成し、生成し
た実効アドレスx1をメモリ制御ユニツト22へ送出する。

メモリ制御ユニツト22では、先行制御ユニツト21より
送られたメモリ24へのデータ取り出し要求および実効ア
ドレスx1を受け取りメモリ24からアドレスx1に格納され
ているデータの読み出しを行ない、演算ユニツト23へデ
ータを送出する。

また、この時先行制御ユニツト21においては、アドレ
スx1の生成と同様にしてオペランド２で示されるアドレ
スx2を制御記憶部24の指示で実効アドレス生成回路25に
おいて生成し、メモリ24へのデータ取り出し要求と共に
メモリ制御ユニツト22へ送出する。また、従来技術にお
いても説明したように通常この種の情報処理装置におい
ては、メモリへのデータ取り出し要求は処理の高速化の
ためｎバイト単位で行つており、したがつて、SFEのよ
うに可変なオペランド長を有する命令においては、オペ
ランド長をｎバイト単位に分けオペランドがつきるまで
順次メモリへのデータの取り出し要求を発行し処理す
る。したがつて、先行制御ユニツト21においてはアドレ
スx2で示されるデータのメモリ24への取り出し要求を行
なつたのち、現アドレスにｎを加算しアドレスx2＋ｎで
示されるメモリ24に格納されたデータを取り出すための
データ取り出し要求を発行する。さらに、同様にしてx2
＋2n,x2＋3n・・・とオペランド２のデータがつきるま
で順次メモリ24へのデータ読み出し要求を発行する。メ
モリ制御ユニツト22においては、先行制御ユニツト21よ
り送出されたアドレスおよびデータを取り出し要求にも
とずいて、メモリ24からデータを順次読み出し、演算ユ
ニツト23へ送出する。

つぎに、演算ユニツト23では、メモリ制御ユニツト22
より送出されたオペランド１のデータおよびオペランド
２のデータを演算回路28へ取り込みオペランド１のバイ
トデータと同一値をもつバイトを検出するかオペランド
２のデータがつきるまでスキヤン動作を行なう。ここで
説明を解り易くするため仮にオペランド２のデータの最
初のバイトでオペランド１と同一値のバイトを検出した
ものとし、説明を加える。演算回路28でオペランド１の
バイトデータと同一値のオペランド２のバイトを検出す
るとCC確定信号発生回路29によつて先行制御ユニツト21
のCC確定信号識別回路27へ条件コードが確定したことを
通知する。

CC確定信号識別回路27は演算ユニツト23から送出され
たCC確定信号が現在先行制御ユニツト21で先行制御を行
つている命令に対するものか否かを識別する回路であ
る。このCC確定信号識別回路27は第２図に示すように構
成される。

この第２図において第１図と同一符号のものは相当部
分を示し、42は加算器、43はプラス（＋）１カウンタ、
44はフリツプフロツプ、45はコンパレータ、46はアンド
ゲート、47,48はレジスタである。

制御記憶部26において、命令のオペランドがつきるま
で命令の実行を行うことなしに実行結果により変更され
る条件コードを確定可能な命令であることを示すためフ
リツプフロツプ44を「１」にセツトし命令の先行制御終
了時までホールドする。また、レジスタ47には前述の命
令をオペランドがつきるまで命令の実行を行なうことな
しに実行結果により変更される条件コードの確定可能な
命令の処理回路を保持させる。以上の処理を命令開始時
に制御記憶部26により行つておき、演算ユニツト23から
CC確定信号が送られてくるとその命令実行以前までのCC
確定信号の発行回数を保持するレジスタ48の内容とを加
算器42によつて加算し、プラス１カウンタ43の出力と加
算器42の出力をコンパレータ45で比較し、一致の検出を
行なう。ここで、現在先行制御ユニツトにおいて先行制
御を行つている命令に対するCC確定信号が演算ユニツト
23より送られてきた場合、フリツプフロツプ44は前述の
とうり「１」でありコンパレータ45は一致を検出し１と
なり、したがつて、アンドゲート46の出力は「１」とな
り制御記憶部26へ通知される。そして、この制御記憶部
26はその信号を受け取ると現在先行制御中の命令の制御
を終了し、次命令の制御へと処理を遷移する。

以上の一連の命令の処理の流れ、すなわち、SFE命令
実行の一例のタイムチヤートを第３図に示す。この第３
図において、（ａ）はマシンサイクルを示したものであ
り、（ｂ）は先行制御ステージ、（ｃ）はメモリ制御ス
テージ、（ｄ）は演算ステージ、（ｅ）はCC確定信号、
（ｆ）は識別結果、（ｇ）は制御記憶部26の出力を示し
たものである。

第４図は本発明の他の実施例を示すブロツク図であ
る。

この第４図において第１図と同一符号のものは相当部
分を示し、49はオプランド比較器、50,51は制御パスで
ある。

このオペランド比較器49は第１および第２の可変なオ
ペランド長を有する第１オペランドと第２オペランドの
オペランドデータの比較によつて、命令のオペランドが
つきるまでその命令の実行を行うことなしに実行結果に
より変更される条件コードを確定可能な条件コード変更
命令の実行において、先行制御ユニツト21に第１オペラ
ンドと第２オペランドのオペランドデータを比較する手
段を構成している。

そして、条件コード変更命令によつて変更される条件
コードを確定させ、オペランドデータを比較する手段に
よつて条件コードが確定した際に条件コード変更命令の
先行制御を終了せしめるように構成されている。

つぎにこの第４図に示す実施例の動作を説明する。こ
こでは先行技術の説明に使用したSFE命令を例にとつて
説明する。

まず、始めに先行制御ユニツト21においてSFE命令を
解読すると制御記憶部26はオペランド１によつて示され
るアドレスx1のデータを読み出すため実効アドレス生成
回路25へ実効アドレスx1の生成を指示し、実効アドレス
生成回路25で生成される実効アドレスx1と同期してメモ
リ制御ユニツト22へメモリ24へのデータ取り出し要求を
発行する。そして、実効アドレス生成回路25では制御記
憶部26の指示を受け実効アドレスx1を生成し、生成した
実効アドレスx1をメモリ制御ユニツト22へ送出する。

また、このとき、先行制御ユニツト21においては、ア
ドレスx1の生成と同様にしてオペランド２で示されるア
ドレスx2を制御記憶部26の指示で実効アドレス生成回路
25において生成し、メモリ24へのデータ取り出し要求と
共にメモリ制御ユニツト22へ送出する。また、従来技術
においても説明したように通常この種の情報処理装置に
おいては、メモリへのデータ取り出し要求は処理の高速
化のためｎバイト単位で行つており、したがつて、SFE
のように可変なオペランド長を有する命令においては、
オペランド長をｎバイト単位に分けオペランドがつきる
まで順次メモリへのデータ取り出し要求を発行し処理す
る。したがつて、先行制御ユニツト21においてはアドレ
スx2で示されるデータのメモリへの取り出し要求を行つ
たのち、現アドレスにｎを加算し、アドレスx2＋ｎで示
されるメモリに格納されたデータを取り出すためのデー
タ取り出し要求を発行する。さらに、同様にしてx2＋2
n,x2＋3n‥‥とオペランド２のデータがつきるまで順次
メモリ24へのデータ読み出し要求を発行していく。そし
て、メモリ制御ユニツト22においては、先行制御ユニツ
ト21より送出されたアドレスおよびデータ取り出し要求
にもとづき、メモリ24からデータを順次読み出し、演算
ユニツト23および先行制御ユニツト21のオペランド比較
器49へ送出する。このオペランド比較器49はメモリ制御
ユニツト22から第１および第２のオペランドデータを受
け取るとそのデータを比較し一致しているか否かを制御
記憶部26へ通知する。制御記憶部26はオペランド比較器
49より一致信号を受けとるとSFE命令の第２オペランド
のメモリ24への読み出し要求の発行を防止しSFE命令の
先行制御を終了し次命令の先行制御に遷移する。

以上一連の動作、すなわち、この第４図に示す発明に
おけるSFE命令実行の一例を第５図のタイムチヤートに
示す。この第５図において、（ａ）はマシンサイクルを
示したものであり、（ｂ）は先行制御ステージ、（ｃ）
はメモリ制御ステージ、（ｄ）は演算ステージ、（ｅ）
はオペランド比較器データ入力レジスタ（op₁側）、
（ｆ）はオペランド比較器データ入力レジスタ（op
₂側）、（ｇ）は制御記憶部26の出力を示したものであ
る。

〔発明の効果〕

以上説明したように本発明は、命令のオペランドがつ
きるまで命令の実行を行うことなしに、実行結果により
変更される条件コードを確定可能な、条件コード変更命
令の実行において、演算ユニツトで実行された結果によ
り条件コードが確定次第すぐに条件コードが確定したこ
とを示すCC確定信号を先行制御ユニツトへ送出し、先行
制御ユニツトでは演算ユニツトから送られてきたCC確定
信号が現在自ユニツトで先行制御中の命令のものである
か否かを識別し、現在自ユニツトで先行制御中の命令で
あつた場合に、以後の不必要なメモリへのデータの取り
出し要求の発行を中止し、その命令の先行制御を終了
し、次命令の先行制御に移行することによつて、より高
速に情報の処理を行なうことができる効果がある。

また、本発明は、第１および第２の２オペランドをも
ち、各オペランドデータの比較によつて、命令のオペラ
ンドがつきるまで命令の実行を行なうことなしに、実行
結果により変更される条件コードを確定可能な条件コー
ド変更命令の実行において、先行制御ユニツトに第１お
よび第２のオペランドデータを比較する手段を設け、こ
の比較手段による比較結果を制御記憶部に通知し、条件
コード確定後の不必要なメモリへのデータ読み出し要求
を抑止することにより、より高速に情報の処理を行なう
ことができる効果がある。

【図面の簡単な説明】

第１図は本発明による情報処理装置の一実施例を示すブ
ロツク図、第２図は第１図におけるCC確定信号識別回路
の構成例を示すブロツク図、第３図は第１図および第２
図の動作説明に供するタイムチヤート、第４図は本発明
の他の実施例を示すブロツク図、第５図は第４図の動作
説明に供するタイムチヤート、第６図は従来の情報処理
装置の一例を示すブロツク図、第７図は従来の情報処理
装置の他の例を示すブロツク図、第８図は第６図および
第７図の動作説明に供するタイムチヤートである。 21……先行制御ユニツト、22……メモリ制御ユニツト、
23……演算ユニツト、24……メモリ、27……CC確定信号
識別回路、29……CC確定信号発生回路、49……オペラン
ド比較器。

Claims

(57)【特許請求の範囲】

【請求項１】命令の演算に先行して命令を順次解読する
先行制御ユニットと、解読した命令を実行する演算ユニ
ットとを有し、各命令を複数のステージに分割して順次
処理を行うパイプライン方式の情報処理装置において、
命令のオペランドがつきるまで該命令の実行を行うこと
なしに、実行結果により変更される条件コードが確定可
能な条件コード変更命令の実行を行う前記演算ユニット
に、前記条件コード変更命令実行時に変更される条件コ
ードの値が確定したことを示すCC確定信号を検出して前
記先行制御ユニットへ通知する手段と、前記先行制御ユ
ニットに、前記CC確定信号を受け取り該信号が現在先行
制御ユニットで先行制御を行っている命令か否かを識別
する識別手段とを備え、現在先行制御ユニットで先行制
御を行っている命令に対するCC確定信号であった場合に
先行制御ユニットでの該命令の先行制御を終了し次命令
の先行制御に遷移させるようにしたことを特徴とする情
報処理装置。
【請求項２】命令の演算に先行して命令を順次解読する
先行制御ユニットと、解読した命令を実行する演算ユニ
ットとを有し、各命令を複数のステージに分割して順次
処理を行うパイプライン方式の情報処理装置において、
第１及び第２の可変なオペランド長を有する第１オペラ
ンドと第２オペランドのオペランドデータの比較によっ
て、命令のオペランドがつきるまで該命令の実行を行う
ことなしに、実行結果により変更される条件コードが確
定可能な条件コード変更命令の実行が行われる際に、前
記先行制御ユニットに、前記第１オペランドと第２オペ
ランドのオペランドデータの一致を比較する比較手段を
備え、前記先行制御ユニットは前記比較手段の一致出力
によって条件コードが確定した際に前記条件コード変更
命令の先行制御を終了することを特徴とする情報処理装
置。