JPH0269825A - パイプライン制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［Ｊａ　　要］ 命令をパイプライン方式で処理する計算機におけるパイ
プラインの制御に関し、 演算不要の命令の処理に際して特定の演算サイクルを発
生せしめて処理を高速化する如く構成されたパイプライ
ンをより効率的に動作せしめることを目的とし、 演算不要の命令がパイプラインに投入されたとき、該命
令の直前の命令および直後の命令が演算命令であるか否
かを識別する手段と、前記演算不要の命令の直前の命令
および直後の命令が演算命令でないとき、前記特定演算
サイクル（Ｖ）の発生を抑止する手段とを設けることに
より構成する。

［産業上の利用分野］ 本発明は電子計算機システムにおける処理高速化の手段
として用いられるパイプライン処理制御装置に係り、特
に本来演算を必要としないロード系の命令等に、■サイ
クルとして、他の命令処理フローの演算ステージのＶサ
イクル以外のサイクルと同時に実行可能な演算サイクル
を強制的に設けることにより処理の一層の高速化を可能
とするパイプライン処理制御方式に関する。

［従来の技術］ 電子計算機の処理を高速化する目的でパイプライン処理
が広く用いられている。これは与えられた命令の実行手
順を、例えば命令解読、アドレス計算、オペランド取出
し、演算、結果の格納といった各段階（ステージ）の動
作に分割し、各ステージを実行するハードウェア機構を
用意し、各ステージの実行部はステージ動作の終了後そ
の結果を次のステージ実行部に渡すとともに、次の命令
に対する同一ステージを実行するものである。この方式
では、複数の命令が並列的に処理されるので、処理速度
が向上する。

一方、計算機のマシンサイクルは機種により決定され、
上述の命令解読、アドレス計算等の各ステージがすべて
１マシンサイクルで実行されるか否かはパイプライン処
理の速度に大きな影背がある。すべてのステージが１サ
イクルで終了する場合にはパイプラインの乱れもなく、
最短時間で処理を行なうことができるが、実際には２マ
シンサイクル以上の時間を要するステージも少なくない
。その典型的な例が演算命令中の演算実行ステージであ
る。演算実行には、その内容によって数サイクルを必要
とすることもある。

演算命令の実行時にパイプラインの乱れをなくし、高速
化をはかる手段として、演算ステージを構成する複数サ
イクルのうちの特定サイクルを、他の命令の演算ステー
ジにおけるこの特定サイクル以外のサイクルと同時に実
行可能とする方法がある。この同時に実行可能な演算サ
イクルは必要に応じてマイクロコードによって設けられ
るものでバニッシュサイクルと呼ばれる。以下これをＶ
サイクルと言う。

上述のように演算ステージを分割し、同時に実行可能な
演算サイクル、すなわち■サイクルを設けた場合の処理
高速化を、第５図を例にとって説明する。同図（ａ）は
Ｖサイクルを設けない場合、ら）は設けた場合を示す。

各ステージを表す記号り、Ａ、Ｔ、Ｂ、Ｅ、Ｗはそれぞ
れＤは命令解読（デコード）、Ａはデータ読出し等の場
合のアドレス計算、Ｔはデータがバッファ記憶にあるか
否かのチエツクと論理アドレスから実アドレスへの変換
（トランスレーション）、Ｂはバッファデータのリード
、Ｅは実行（エグゼキューション）、Ｗは結果をレジス
タ等に格納するライトのステージを示している。

第５図（ａ）で命令Ｉと■は同種の演算命令でその最短
処理時間は等しいものとする。ただし演算ステージは２
サイクルにわたっており、命令Ｉはり、Ａ、Ｔ、Ｂ、Ｅ
、Ｅ、Ｗの７サイクルで処理される。命令■は命令■よ
り１サイクルだけ遅れてその処理が開始され、Ｄ、Ａ、
Ｔ。

Ｂ、の順にステージ動作が進行した後、本来は次のＥス
テージに直ちに移行するはずであるが、命令■にＥステ
ージが続いているためにＥステージに移行できず、Ｂス
テージを再度繰り返して待機する必要がある。その結果
、命令Ｈの処理には８サイクルを要し、処理が遅れる。

これに対して第５図ら）では演算ステージ２サイクルを
ＥとＶの各サイクルに分割し、■サイクルを同時に実行
可能な演算サイクルとするために、命令■のＶサイクル
のところで命令Ｈの演算ステージを実行開始することが
でき、Ｂステージでの待機が不要となり、命令■も７サ
イクルで終了する。

上述のように演算命令中に同時に実行可能な演算サイク
ル、すなわちＶサイクルを設けることにより、演算命令
が連続する場合には処理の高速化に有効である。しかし
ながら演算の途中でレジスタを用いる場合にはレジスタ
へのデータセット等のためにロード系の命令を使うこと
が必要となる。このロード系命令は一般に１サイクルで
処理され、しかも演算ステージを必要としないため、前
述のＶサイクルを発生できず、その結果パイプラインの
乱れを生じ、高速化を妨げる原因になるという問題があ
る。その例を第６図により説明する。

第６図で演算命令Ｉで演算ステージはＥとＶの２サイク
ルにわたっている。次のロード命令では、Ｄ、Ａ、Ｔ、
Ｂまでの各ステージの処理に問題はない。その後の実行
ステージ、すなわちロード実行ステージＥは命令【のＶ
サイクルが実行されている区間で実行可能ではあるが、
その次のＷステージの区間が演算命令ＩのＷステージと
重なってしまう。そこでＢステージで待機して、Ｄ、Ａ
、Ｔ、Ｂ、Ｂ、Ｅ、Ｗの順でロード命令は処理される。

ここで、Ｄ、Ａ、Ｔ。

Ｂ、Ｅ、Ｅ、ＷのようにＥで待機することはできない。

その理由はＥ、ＥとＥ動作を続ける場合には演算ユニッ
トからの処理終了信号によりＥ動作を終了することにな
っており、ロード系命令では演算ユニットが起動されず
、処理終了信号も発生せず、Ｅ動作終了時点が指示され
ないためである。

ロード命令でのＢステージの繰返は以後の演算命令処理
を遅らせる原因となる。すなわち、次の演算命令■では
り、Ａ、Ｔの各ステージをそれぞれ１サイクルで処理し
た後、直ちにＢステージに移行できずにＴステージで待
機する必要があり、また演算命令■の処理ではＡステー
ジでの待機が必要となる。

このような問題を解決するため、すでに、特願昭６２−
２９１８１３号により、ロード命令などの演算を必要と
しない命令を実行する場合に、■サイクルを強制的に発
生させることによってバイブライン上のデータの流れを
円滑化して、処理速度を向上せしめる技術的手段が開示
されている。

［発明が解決しようとする課題］ 上述したような、演算を必要としない命令を実行する場
合にＶサイクルを強制的に発生させる方法は、マイクロ
コード中に特定フィールドを設定し、該フィールドの内
容が“１”であるか“０”であるかによって制御を行な
っている。

そして、この特定フィールドの値は、マイクロコードを
処理装置にロードした時点で決定し、以降、マイクロコ
ードを変更しない限り不変であった。

そのため、例えばロード命令のマイクロコード中にＶサ
イクル制御フィールドが“有効”を指示していた場合、
該ロード命令は実行の都度Ｖサイクルを発生する。

この方式では、演算命令が連続する中にロード命令が孤
立的に存在する場合には第７図（ａ）に示すように、パ
イプラインは各ステージが整然と円滑に移行するから、
損失時間を生ずることがなく高速な処理を期待できる。

ところが、ロード命令の前後に演算命令がない場合につ
いて見ると、第７図ら）に表示したように、英字群して
示す損失時間を生ずることになる。　そして、このよう
に、ロード命令が間に挿入された命令群では、ロード命
令の数だけ損失時間を生ずることになる。

本発明はこのような従来の問題点に鑑み、ロード命令な
どの演算を必要としない命令でＶサイクルを強制的に発
生させる場合に、該命令が他の演算を必要としない命令
群の中に存在する場合であっても損失時間を生ずること
のないバイブライン制御方式を提供することを目的とし
ている。

［課題を解決するだめの手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は、演
算命令処理時に、複数のマシンサイクルから成る演算実
行ステージ中のある特定演算サイクル（Ｖ）を、他の演
算命令の演算実行ステージ中で該特定演算サイクル（Ｖ
）に相当するサイクル（Ｖ）以外のサイクル（Ｅ）と同
時に実行することが可能であり、処理すべき命令が演算
不要の命令であるとき強制的に前記特定演算サイクル（
Ｖ）を発生せしめる如く構成させたバイブライン方式の
計算機において、演算不要の命令がパイプラインに投入
されたとき、該命令の直前の命令および直後の命令が演
算命令であるか否かを識別する手段と、前記演算不要の
命令の直前の命令および直後の命令が演算命令でないと
き、前記特定演算サイクル（Ｖ）の発生を抑止する手段
とを設けたパイプライン制御方式である。

［作　用］ 第１図は本発明の詳細な説明するための図であって、ｌ
はコントロールストレージ（以下Ｃ８とも言う。図にお
いてもＣ８と記載している。）、２１〜２．はマイクロ
コードのＶサイクル制御フィールドの移行を表わしてい
る。

同図に示すようにＣ８１からデコード（Ｄ）ステージで
読み出されたＶサイクル制御フィールド２．は順次各ス
テージΔ〜Ｅへ２２〜２．として移行するが、その値が
“１”であるときＶサイクルが発生する。

本発明による前述の手段においては、ロード命令などの
演算不要の命令がパイプラインに投入されたとき、該命
令の直前の命令および直後の命令を見て、それらが演算
不要の命令であるとき、前記マイクロコードのＶサイク
ル制御フィールドの値を例えばハードウェアによって強
制的に０″にしてＶサイクルの発生を抑止する。

これによって、第２図のタイムチャートに示すように、
演算不要の命令が連続して発生し、例えばロード命令が
演算不要の命令間に存在する同図のような場合において
の損失時間の発生を防止することができる。

［実施例］ 第３図は本発明の一実施例のブロック図である。

同図は、大きく分けて３つの部分（ユニット）からなる
。すなわち、それらは、命令の解読およびオペランド・
アドレスを計算しリクエストを出す命令制御部８と該命
令制御部８からのリクエストとアドレス情報とにより、
データを読み出してくるバッファ制御部１０と該データ
により演算を行う演算部９である。

また、同図において５は命令のオペコード等から読み出
されるマイクロコードを記憶しておくコントロール・ス
トレージ（Ｃ３）　、１１〜１４はＣＳ５から読み出さ
れたコードを保持しておく各ステートのレジスタである
。

また、１５はロード命令を示すレジスタで、これはＣ３
又は命令のオペコードでセットされる。

一方、６はロード命令とその直前の命令との関係を検出
する検出回路、７は■サイクル制御フィールドを受けて
パイプラインのステートを制御するパイプライン制御孔
、３は演算部とのインタフェース部、４はバッファ制御
部とのインタフェース部を表わしている。以下実施例の
動作について第４図のタイムチャートを用いて説明する
。

第４図（ａ）は演算命令ＡのＶサイクル制御フィールド
がＣ８から読み出されて各ステートのレジスタ１１．１
２．１３に伝搬されて行き、一方、次のロード命令がパ
イプラインに投入され、同様にＣ８から読み出されたフ
ィールドがレジスタに伝搬されて行く様子を示している
。

演算命令のＴステートすなわちロード命令のＡステート
のタイミングで、レジスタ１２とレジスタ１１そしてレ
ジスタ１５の出力が検出回路６に入る。該検出回路６で
はレジスタ１２がオンでかつレジスタ１１がオンでかつ
レジスタ１５がオン（ロード命令）であったらレジスタ
１２ヘセツトするためのセレクト信号を出す。この信号
によってレジスタ１１からレジスタ１２へ値が伝搬され
る。もし、このタイミングでレジスタ１２がオフ（すな
わち演算命令でない）であったらレジスタ１２へのセレ
クトが出すにレジスタ１１からの値は伝搬されない。そ
してレジスタ１２がオフとなるとその処理はＶステート
を発生せずに第４図（ｂ）のタイムチャートに示すよう
に通常の動きとなる。■ステートを発生させるかどうか
は、レジスタ１２以降の出力がバイブライン制御部７へ
送られオンの場合はＶステートを発生しオフの場合はＶ
ステートを発生しないように制御される。又、それと同
時にＥ−ユニット９及びＳ−ユニット１０のインタフェ
ースもバイブラインのステートと同期をとらなければな
らないので、これらの処理をインタフェース部３および
４で行なっている。

この方法によれば、ロード命令はＣ８から読み出された
時点ではＶステート発生となっているが、直前の命令が
演算命令であるか演算不要命令であるかによってＶステ
ートの発生の有無を自由に設定できる。

［発明の効果］ 以上説明したように、本発明によれば、命令をパイプラ
イン方式で処理する計算機における、連続する演算命令
の間にロード命令等の演算不要の命令が介在する場合に
その処理フロー中に同時に実行可能な演算サイクル（Ｖ
サイクル）を強制的に発生させることにより、バイブラ
インの乱れをなくし処理の高速化を図ったバイブライン
制御方式において、演算不要の命令の間にロード命令等
の演算不要の命令が存在し、■サイクルを発生すること
が、むしろ損失を招く状態であるとき該Ｖサイクルの発
生を抑止することができるので、バイブラインの処理効
率を一層高めることができる利点がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するための図、第２図は本
発明の詳細な説明するためのタイムチャート、第３図は
本発明の一実施例のブロック図、第４図は実施例の動作
の例を示すタイムチャート、第５図は従来のＶサイクル
を設けて処理を高速化する例について説明する図、第６
図は連続する演算命令の中にロード命令がある場合の処
理の遅れについて説明する図、第７図は、強制的にＶサ
イクルを発生すると演算不要命令中にロード命令が存在
する場合に損失時間を生ずることを説明する図である。 １．５・・・・・・コントロールストレージ２、〜２ｇ
・・・・・・Ｖサイクル制御フィールドの移行、３．４
・・・・・・インタフェース部、６・・・・・・検出回
路、７・・・・・・パイプライン制御部、８・・・・・
・命令制御部、９・・・・・・演算部、１０・・・・・
・バッファ制御部、１１〜１５・・・・・・レジスタ ホ発朗の一実箋伊１のブロック図

Claims (1)

1. 【特許請求の範囲】 演算命令処理時に、複数のマシンサイクルから成る演算
   実行ステージ中の、ある特定演算サイクル（Ｖ）を、他
   の演算命令の演算実行ステージ中で該特定演算サイクル
   （Ｖ）に相当するサイクル（Ｖ）以外のサイクル（Ｅ）
   と同時に実行することが可能であり、処理すべき命令が
   演算不要の命令であるとき強制的に前記特定演算サイク
   ル（Ｖ）を発生せしめる如く構成されたパイプライン方
   式の計算機において、 演算不要の命令がパイプラインに投入されたとき、該命
   令の直前の命令および直後の命令が演算命令であるか否
   かを識別する手段と、 前記演算不要の命令の直前の命令および直後の命令が演
   算命令でないとき、前記特定演算サイクル（Ｖ）の発生
   を抑止する手段とを設けたことを特徴とするパイプライ
   ン制御方式。