JPH0766325B2

JPH0766325B2 - パイプライン制御装置

Info

Publication number: JPH0766325B2
Application number: JP29181387A
Authority: JP
Inventors: 文郎松野下; 芳宏水島; 孝一上田; 聡杉浦; 哲也萩原; 正人田中
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-11-20
Filing date: 1987-11-20
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPH01134530A

Description

【発明の詳細な説明】〔概要〕電子計算機システムの処理高速化の手段として用いられ
るパイプライン処理制御装置に関し、本来演算を必要としないロード系の命令中に、Ｖサイク
ルとして、他の命令処理フローの演算ステージのＶサイ
クル以外のサイクルと同時に実行可能な特定演算サイク
ルを強制的に設けることにより一層の高速処理を実現す
ることを目的とし、処理すべき命令の制御データを記憶する第１の記憶手段
と、前記処理すべき命令の次に実行する命令の制御デー
タを記憶する第２の記憶手段と、演算を実行する演算部
と、演算命令実行時に前記第１の記憶手段からの出力に
より該演算命令実行ステージのうちの前記特定演算サイ
クルを前記演算部に実行させ、また演算不要の命令実行
時に前記第１の記憶手段と前記第２の記憶手段からの出
力により前記特定演算サイクルに相当する特定演算サイ
クルを強制的に発生させるパイプライン制御部を有する
ように構成する。

〔産業上の利用分野〕

本発明は電子計算機システムにおける処理高速化の手段
として用いられるパイプライン処理制御装置に係り、特
に本来演算を必要としないロード系の命令中に、Ｖサイ
クルとして、他の命令処理フローの演算ステージのＶサ
イクル以外のサイクルと同時に実行可能な演算サイクル
を強制的に設けることにより処理の一層の高速化を可能
とするパイプライン処理制御方式に関する。

〔従来の技術〕

電子計算機の処理を高速化する目的でパイプライン処理
が広く用いられている。これは与えられた命令の実行手
順を、例えば命令解読、アドレス計算、オペランド取出
し、演算、結果の格納といった各段階（ステージ）の動
作に分割し、各ステージを実行するハードウェア機構を
用意し、各ステージの実行部はステージ動作の終了後そ
の結果を次のステージ実行部に渡すとともに、次の命令
に対する同一ステージを実行するものである。ある時点
をみると見かけ上複数の命令が同時、かつ並列に処理さ
れ、全体の処理速度が向上する。

一方、計算機のマシンサイクルは機種により決定され、
上述の命令解読、アドレス計算等の各ステージがすべて
１マシンサイクルで実行されるか否かはパイプライン処
理の速度に大きな影響がある。すべてのステージが１サ
イクルで終了する場合にはパイプラインの乱れもなく、
最短時間で処理を行なうことができるが、実際には２マ
シンサイクル以上の時間を要するステージも少なくな
い。その典型的な例が演算命令中の演算実行ステージで
ある。演算実行には、その内容によって数サイクルを必
要とすることもある。

演算命令の実行時にパイプラインの乱れをなくし、高速
化をはかる手段として、演算ステージを構成する複数サ
イクルのうちの特定サイクルが、特定サイクル以外のサ
イクルを実行するハードウェア機構と同時に実行可能な
ハードウェア機構で実行される場合に、特定サイクル
を、他の命令の演算ステージにおける特定サイクル以外
のサイクルと同時に実行可能とする方法がある。この同
時に実行可能な演算サイクルは必要に応じてマイクロコ
ードによって設けられるものでバニッシュサイクルと呼
ばれ、以下Ｖサイクルと称する。

上述のように演算ステージを分割し、同時に実行可能な
演算サイクル、すなわちＶサイクルを設けた場合の処理
高速化を第５図を例にとって説明する。同図（ａ）はＶ
サイクルを設けない場合、（ｂ）は設けた場合を示す。
各ステージを表す記号D,A,T,B,E,WはそれぞれＤは命令
解読（デコード）、Ａはデータ読出し等の場合のアドレ
ス計算、Ｔはデータがバッファ記憶にあるか否かのチェ
ックと論理アドレスから実アドレスへの変換（トランス
レーション）、Ｂはバッファデータのリード、Ｅは実行
（エグゼキューション）、Ｗは結果をレジスタ等に格納
するライトのステージである。

第５図（ａ）で命令ＩとIIは同種の演算命令でその最短
処理時間は等しいものとする。ただし演算ステージは２
サイクルにわたっており、命令ＩはD,A,T,B,E,E,Wの７
サイクルで処理される。命令IIは命令Ｉより１サイクル
だけ遅れてその処理が開始され、D,A,T,B,の順にステー
ジ動作が進行した後、本来は次のＥステージに直ちに移
行するはずであるが、命令ＩのＥステージが続いている
ためにＥステージに移行できず、Ｂステージを再度繰り
返して待機する必要がある。その結果、命令IIの処理に
は８サイクルを要し、処理が遅れる。

これに対して第５図（ｂ）では演算ステージ２サイクル
をＥとＶの各サイクルに分割し、Ｖサイクルを同時に実
行可能な演算サイクルとするために、命令ＩのＶサイク
ルのところで命令IIの演算ステージを実行開始すること
ができ、Ｂステージでの待機が不要となり、命令IIも７
サイクルで終了する。

〔発明が解決しようとする問題点〕

上述のように演算命令中に同時に実行可能な演算サイク
ル、すなわちＶサイクルを設けることにより、演算命令
が連続する場合には処理の高速化に有効である。しかし
ながら演算の途中でレジスタを用いる場合にはレジスタ
へのデータセット等のためにロード系の命令を使うこと
が必要となる。このロード系命令は一般に１サイクルで
処理され、しかも演算ステージを必要としないため、前
述のＶサイクルを発生できず、その結果パイプラインの
乱れを生じ、高速化を妨げる原因になるという問題があ
る。その例を第６図により説明する。

第６図で演算命令Ｉで演算ステージはＥとＶの２サイク
ルにわたっている。次のロード命令では、D,A,T,Bまで
の各ステージの処理に問題はない。その後の実行ステー
ジ、すなわちロード実行ステージＥは命令ＩのＶサイク
ルが実行されている区間で実行可能ではあるが、その次
のＷステージの区間が演算命令ＩのＷステージと重なっ
てしまう。そこでＢステージで待機して、D,A,T,B,B,E,
Wの順でロード命令は処理される。ここで、Ｄ、Ａ、
Ｔ、Ｂ、Ｅ、Ｅ、ＷのようにＥで待機することはできな
い。その理由はE,EとＥ動作を続ける場合には演算ユニ
ットからの処理終了信号によりＥ動作を終了することに
なっており、ロード系命令では演算ユニットが起動され
ず、処理終了信号も発生せず、Ｅ動作終了時点が指示さ
れないためである。

ロード命令でのＢステージの繰返は以後の演算命令処理
を遅らせる原因となる。すなわち、次の演算命令IIでは
D,A,Tの各ステージをそれぞれ１サイクルで処理した
後、直ちにＢステージに移行できずにＴステージで待機
する必要があり、また演算命令IIIの処理ではＡステー
ジでの待機が必要となる。

本発明は、上述の問題点に鑑み、ロード系命令中に強制
的に同時に実行可能な演算サイクル、すなわちＶサイク
ルを設けることにより一層の処理高速化を実現するパイ
プライン処理制御装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明の原理ブロック図を第１図に示す。同図は、第１
の記憶手段１が先に処理すべき命令である演算命令の制
御記憶中の制御データを記憶し、第２の記憶手段２が演
算命令に続く演算を必要としない命令、例えばロード命
令の制御データを記憶した状態を示すものである。パイ
プライン制御部４は命令が演算命令であるときには第１
の記憶手段１からの出力により演算部３に同時に実行可
能な演算サイクル、すなわちＶサイクルを実行させ、命
令が演算不要のものであるときには第１の記憶手段１と
第２の記憶手段２からの出力により演算部３をデータス
ルーの状態に保ったままでＶサイクルを１サイクルだけ
強制的に発生させるためのものである。

〔作用〕

第１図は先に処理すべき命令が演算命令である場合を示
し、例えば計算機の制御記憶（コントロールストレージ
（CS））に格納されているマイクロコードの制御データ
が第１の記憶手段、例えばデータレジスタ（Ａ）１に格
納されている。これに続くロード系命令の制御データは
第２の記憶手段、例えばデータレジスタ（Ｂ）２に格納
されている。二つのレジスタの出力選択は、例えばマイ
クロコードのある特定ビットが‘1'であるときにレジス
タ（Ａ）、別の特定ビットが‘1'であるときにレジスタ
（Ｂ）とする方式で行なわれる。

演算命令に対しては、第１の記憶手段１、例えばデータ
レジスタ（Ａ）からのＶサイクル信号により、パイプラ
イン制御部４は演算部３に起動信号を出力し、演算部を
起動させる。演算が終了すると演算部３はパイプライン
制御部４に処理終了信号を出力し、Ｖサイクル動作が終
わる。

これに対して、命令がロード系のものであるときには、
第２の記憶手段２、例えばデータレジスタ（Ｂ）からの
Ｖサイクル強制信号と第１の記憶手段１のＶサイクル信
号によって、パイプライン制御部４は演算部３にデータ
スルー信号を出力する。このとき演算部３はＶサイクル
用には起動されず、図示しないレジスタへのデータ入出
力等のためにデータスルーの状態に保たれる。パイプラ
イン制御部４はＶサイクルを強制的に発生させ、それを
１サイクルのみで終了させる。

以上のように本発明ではパイプラインの乱れを防ぐこと
を目的として演算を必要としない命令中に、同時に実行
可能な演算サイクル、すなわちＶサイクルを強制的に発
生させる。

〔実施例〕

第２図に本発明のパイプライン処理制御装置の実施例全
体ブロック図を示す。同図でデータレジスタ（Ａ）１は
先に処理すべき命令である演算命令の制御記憶中の制御
データを、またデータレジスタ（Ｂ）２は演算命令の次
に実行する演算不要の命令の制御記憶中の制御データを
記憶している。演算部（Ｅユニット）３は複数のマシン
サイクルから成る演算ステージの一部であり、他の部分
と同時に実行可能な演算サイクル、すなわちＶサイクル
演算を実行できるものである。パイプライン制御部４は
命令のパイプライン処理を制御する。制御記憶（CS）５
は制御用の複数のマイクロコードを格納しているもの
で、各マイクロコードの格納アドレスは制御記憶５に与
えられる命令のオペレーションコード（OP−CODE）と一
対一に対応して指定される。レジスタ群６は、演算の途
中で演算結果を演算部３から受け取って一時記憶するた
めのものであり、バッファ制御部（Ｓユニット）７は演
算結果を外部メモリ８に格納したり、外部メモリ８から
データを取り込むためにバッファの制御を行なう。

本発明では、演算を必要としない命令のパイプライン処
理のフロー中に、制御データによる同時に実行可能な演
算サイクル、すなわちＶサイクルを強制的に１サイクル
だけ発生させる方式をとるので、制御記憶の形式を概念
的に第３図に示す。同図でオペレーションコードに対応
して、制御記憶５内のマイクロコードの格納アドレスが
指定され、そのアドレスにあるマイクロコード、同図で
はマイクロコードIIが読み出される。マイクロコードII
は例えば10ビットで構成され、そのうちの特定の１ビッ
ト、Ａ欄は、命令が演算命令であるときに‘1'をたてる
ビット、また別の特定の１ビット、Ｂ欄は、演算不要の
命令であるときに‘1'をたてるビットである。他の８ビ
ットには、バッファ制御部（Ｓユニット）７、演算部
（Ｅユニット）３等を制御するための制御データが格納
されている。これらのデータは二つのデータレジスタ1,
2のいずれかに記憶された後に、各部の制御用信号とし
て出力される。

第２図と第３図を用いて本発明の実施例の動作について
説明する。第２図で命令のオペレーションコードが与え
られ、制御記憶（CS）５のアドレスが指定され、そのア
ドレスにあるマイクロコードが読み出される。そのコー
ドを第３図でマイクロコードIIとする。マイクロコード
IIのある特定ビット、Ａ欄に‘1'がたっていると演算命
令であるので、データレジスタ（Ａ）１からパイプライ
ン制御部４に対して演算ステージのＶサイクルであるこ
とがＶサイクル信号として通知され、パイプライン制御
部４は演算部３に対して起動信号を出す。演算部３はそ
の起動信号を受け取ると、演算データをレジスタ群６、
又はバッファ制御部７から取り出し、演算を行なってそ
の結果をレジスタ群６、又はバッファ制御部７に戻すと
同時に、パイプライン制御部４に対して処理終了信号を
出力する。

第３図のマイクロコードの別の特定ビット、Ｂ欄に‘1'
がたっている場合には、例えばロード系の命令であり、
データレジスタ（Ｂ）２からパイプライン制御部４に対
してＶサイクルを強制的に発生させることを指示する信
号が送られる。また、データレジスタ（Ａ）１から先行
する命令がＶサイクルを実行するかどうかを示すＶサイ
クル信号が送られる。パイプライン制御部４は先行する
命令がＶサイクルを発生させるもので、その次に実行す
る命令がロード系命令の時に、演算部３に対して起動信
号は出さずにＶサイクルを発生させ、１サイクルのみで
それを終了させる。すなわち、ロード系命令であれば、
パイプライン制御部４は演算部３にデータスルー信号を
出力し、演算部３は、例えばバッファ制御部７からのデ
ータをそのままレジスタ群６に送るデータスルー動作を
行なう。演算部３は処理終了信号を出力せず、Ｖサイク
ル終了はパイプライン制御部４により制御される。

以上に詳しく説明したように、演算を必要としない命
令、例えばロード命令中に強制的にＶサイクルを発生さ
せた場合のパイプライン処理の例を第４図に示す。同図
で演算命令Ｉより１サイクルだけ遅れてロード命令の処
理が開始されるが、そのロード実行ステージ、すなわち
Ｅステージの直後に同時に実行可能な演算サイクルであ
るＶサイクルが強制的に設けれている。これにより、次
の演算命令IIでは、第６図のようにロード命令中にＶサ
イクルを設けない場合と比較してＴステージでの待機が
不要となり、その実行は７サイクルで終了し、第６図の
場合より１サイクル、処理が速くなる。また、同様に演
算命令IIIも７サイクルで実行され、処理が１サイクル
速くなる。

この実施例では第３図の制御記憶５内のマイクロコード
中の特定ビットが‘1'である場合に強制的にＶサイクル
を発生させる方式としたが、命令のオペレーションコー
ドを見て、ハード的にＶサイクル強制発生を行なうこと
もできることはもちろんである。

〔発明の効果〕

命令をパイプライン方式で処理する計算機システムにお
いて、連続する演算命令の間にロード命令等の演算不要
の命令が介在する場合、その処理フロー中に同時に実行
可能な演算サイクルを強制的に発生させることにより、
パイプラインの乱れをなくし、高速化が実現される。

【図面の簡単な説明】

第１図は本発明のパイプライン処理制御装置の原理ブロ
ック図、第２図は本発明の実施例の全体ブロック図、第３図はＶサイクル発生のための制御記憶の概念図、第４図はロード命令中にＶサイクルを発生させたときの
パイプライン処理説明図、第５図（ａ），（ｂ）は演算命令中にのみＶサイクルを
設ける従来例におけるパイプライン処理説明図、第６図は連続する演算命令の間にロード命令がある場合
の処理遅れの説明図である。１……データレジスタ（Ａ）、２……データレジスタ（Ｂ）、３……演算部（Ｅユニット）、４……パイプライン制御部、５……制御記憶（CS）、６……レジスタ群、７……バッファ制御部（Ｓユニット）、８……外部メモリ．

───────────────────────────────────────────────────── フロントページの続き (72)発明者杉浦聡神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者萩原哲也神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者田中正人神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】演算命令処理時に、複数のマシンサイクル
から成る演算実行ステージ中のある特定演算サイクル
（Ｖ）を、他の演算命令の演算実行ステージ中で該特定
演算サイクル（Ｖ）に相当するサイクル（Ｖ）以外のサ
イクル（Ｅ）と同時に実行することのできるパイプライ
ン方式の計算機において、処理すべき命令の制御データ
を記憶する第１の記憶手段（１）と、前記処理すべき命
令の次に実行する命令の制御データを記憶する第２の記
憶手段（２）と、演算を実行する演算部（３）と、演算
命令実行時に前記第１の記憶手段（１）からの出力によ
り該演算命令実行ステージのうちの前記特定演算サイク
ル（Ｖ）を前記演算部（３）に実行させ、また演算不要
の命令実行時に前記第１の記憶手段（１）と前記第２の
記憶手段（２）からの出力により前記特定演算サイクル
（Ｖ）に相当する特定演算サイクル（Ｖ）を強制的に発
生させるパイプライン制御部（４）を有することを特徴
とするパイプライン制御装置。
【請求項２】前記演算不要の命令はロード命令であるこ
とを特徴とする特許請求の範囲第１項記載のパイプライ
ン制御装置。
【請求項３】前記演算命令の演算実行ステージは２サイ
クルであることを特徴とする特許請求の範囲第１項記載
のパイプライン制御装置。
【請求項４】前記演算不要の命令の命令実行ステージは
１サイクルであることを特徴とする特許請求の範囲第１
項記載のパイプライン制御装置。