JPS5816490B2 - 複数の命令を同時に実行する方法 - Google Patents

Description

【発明の詳細な説明】 本発明は計算機の分野に関し、さらに具体的には命令実
行シーケンスに向けられる。

さらに詳細には本発明に従う計算機は各命令が異なるデ
ータ組を使用して成る型の多数の命令を単一マシン・ザ
イクルで同時に実行する事に向けられる。

多くの高速度計算機は科学型のプロゲラろを商業型のプ
ログラムよりも早く実行する。

速度の差は大部分は代表的には２種のコードに見出され
る命令のシーケンスの組立てに依存する。

科学的命令の流れはパイプライン化された機械組織によ
ってうまく処理される傾向の命令の規則的及び再起パタ
ーンを有する。

他方商業的命令の流れは極めて頻繁な分岐命令によって
不規則シーケンスに分割されるビット及びバイト処理に
よって特徴付けられる。

成るパイプライン組織はこの後者の種類のコードをおど
ろくべき程良好に処理する様に改良されているがパイプ
フィン法は最良の組織方法ではない事は明らかである。

計算機の主アーギテクチュアは命令がプログラム・シー
ケンス中に１つずつ遂行され、各命令が次の命令が開始
する前に完全に完了しているという命令の概念に固執し
ている。

パイプライン設計は出来るだけ早く命令の流れを処理す
るために、前の命令が完了する前に次の命令に対する仕
事を開始しているが、制御論理装置が同様に与えられて
正味の結果は恰もすべての前の命令が完了したかの様に
見える事が保証される。

この様なアーキテクチュアに従う設計方法は、各命令を
その順番に遂行すべき仕事の単位として処理する事にあ
る。

各型の命令はその性質及び可能な発生頻度に従い異なる
量の設計及び・・−ドウエア処理が与えられ得るが、命
令シーケンスは１つ１つ処理し、各１サイクルに対して
各々を解読し、次いで適切な経路を通して送る。

パイプラインの移動を保持するために、分岐がなされる
かについて選択がなされるが、選択された経路に沿うそ
の後の命令は結果が解決される迄条件付きで処理される
。

もし正しい選択がなされたのならばパイプライン移動は
中断されず、もし間違った選択がなされた場合には条件
付きの仕事は廃棄され、若干の時間が失われる。

上述の如き分岐が極めて頻繁に行われる場合にはパイプ
ライン方法は面倒なものとなる。

例えば次の命令シーケンスを考える。

ＭＶＩ 、ＳＬＲ，ＳＴ、ＣＬＩ 、ＢＣ、ＣＬＩ。

ＢＣ，ＣＬＩ 、ＢＣ，ＣＬＩ 、Ｂに こでＢＣは分岐命令を示す。

上述の１１の命令中には、４つの条件付き分岐（ＢＣ）
が存在する。

もし分岐の３つに対し、間違った。

推測がなされた場合には、計算機は条件付き命令を開始
し、これは後刻廃棄され、計算時間の７個のサイクルが
無駄になる。

背景技法 計算機中の１サイクル当りの命令の数を増強しようと試
みているいくつかの周知の方法が存在する。

米国特許第４０２５７７１号はデータを処理するための
１つもしくはそれ以上のパイプラインおよびデータ処理
を制御する命令を処理するための１つのパイプラインの
如き多重の経路すなわちパイプラインが与えられたパイ
プライン高速信号プロセッサを開示している。

これ等のパイプラインは太いに増大された速度の命令実
行を可能としてしたがってデータ処理速度を太いに増大
する。

なんとなれば１のクロック・サイクル以上を必要とする
２以上の命令の実行が進行中であり得るからである。

これはすべての命令が１つおきのクロック・パルスによ
って１つずつステップされる、制御パイプライン中にレ
ジスタの連鎖をあたえることによって達成される。

命令解読器が各レジスタに接続され連鎖レジスタによっ
てあたえられる命令パイプラインの各段階もしくは位相
において、命令のオーバラップ実行に対して必要とされ
る制御信号が演算ユニット中のデータ処理経路の異なる
段に与えられる様になっている。

米国特許第３７７１１３８号は２つの独立した命令流か
らの命令を直列化するための装置及び方法を開示してい
る。

この装置は独立命令流の各々の命令に対するバッファを
含んでいる。

これ等のバッファは種々の資源をザンプルし、２つの独
立命令流の命令のどれが次に実行されるかを決定する選
択装置に接続されている。

米国特許第３４０１．３７６号は現在及び予想された指
令の並列処理に影響を与えつつあるが、ルック・アヘッ
ド・ステーション中の将来の指令カ分岐を有さないが、
現在の指令の処理もしくは実行をして致命的もしくは不
必要にする他の事象を□有さない事が確かになる迄最後
のステーション中において現在実行されている命令が存
在しない点で真のルックヘッド特徴を有する計算機モジ
ュールを開示している。

上述の従来技術は一般に１サイクル当り複数の命令を実
行する手段を開示しており、米国特許第３４、０１３７
６号は実行が必要である事を決定し得る迄分岐命令の実
行を可能としない機能を開示している。

しかしながら上述の技法は与えられたマシン・サイクル
中の命令の群の実行を開示していない。

本発明に従い、全く異なる方法が命令実行に対して選択
され、この方法はパイプライン・システムより著しく早
く商業上のワークロードを運転し得る新しい計算機組織
に導へこの試みにおいて、単一命令以外の命令の成る群
が仕事の単位と考えられる。

例えば、上述の１１個の命令シーケンスにおいて、仕事
の単位は次の４つの群に配列されている。

（１）ＭＶＩ 、ＳＬＲ，ＳＴ、ＣＬＩ 、ＢＣ（２）
ＣＬＩ、ＢＣ （３）ＣＬＩ、ＢＣ （４）ＣＬＩ、ＢＣ 即ち、仕事の単位は分岐（ＢＣ）の直後において開始し
、次の分岐（ＢＣ）迄通して継続される命令のシーケン
スである様に選択される。

この仕事の単位に対する前提は正しいプログラム実行は
もしこの様な群中の最初の命令が実行される場合には、
群のすべての命令がすべて実行されなければならない点
にある。

例えば上記の群（１）においてＭＶＩが実行されるとＳ
ＬＲ，ＳＴ、ＣＬＩ及びＢＣが実行されなげればならな
い。

勿論最終（分岐）ＢＣは次の仕事の単位に対する２群の
間の選択をテスト命令（ＣＬＩ）の結果に依存して可能
とする。

この仕事の単位の選択はシステム設計者をして群のすべ
ての命令の正味の結果を考えせしめ、どの様な単位が次
に存在しようとも、望ましくは１サイクル内で正しいシ
ステム状態を発生せしめる事にある。

換言すれば、仕事の単位の各々はシステム設計者が出来
るだけ短い時間で仕事の単位を完成する能力を有し得る
様に一体として利用可能にされる。

本発明の概念は１つの機械サイクル中で仕事の単位を成
就する事にあり、その終りに最後の分岐命令の結果が同
様に決定される事にある。

次の仕事の単位が上述の分岐に従って選択される時次の
サイクルに対する実行のための準備状態になげればなら
ない。

より記号的術語で表わすと通常の方法は順次に命令の連
系（１１，■２．■３゜・・・・・・・・・・・・Ｉｎ
）を処理するが他方本発明に従い提案される方法はシー
ケンスＧ１．Ｇ２．Ｇ３・・・・・−・・・・・・Ｇｍ
中の命令の群Ｇ（Ｉ、ＩＫ）を処理する事にある。

ＩＫは常に分岐命令で群中の唯一の分岐命令である。

次に本発明について説明する。

計算機は群に編成された命令を利用する。

１つの群は１からｎ個の命令より成る。

ここでｎは機械の特定の具体例によって決定される。

次の説明の目的のためには整数４が使用される。

しかしながら、群の長さは４以下もしくは４以上であり
得る。

４の長さの群の場合には命令の群は次の規則に従わなけ
ればならない。

（１）群は４つの命令より成る。

（２）群は２つ以上のフェッチを要求してはならない。

従ってこの規則は群を４つ以下の命令に制限する。

（３）１つの群中では１つ以上の記憶動作は許容されな
い。

１つの記憶動作は１つの７エツチを必要とするので規則
２中のフェッチの１つは記憶動作のためのものである。

（４）分岐命令が発生する場合には、分岐命令は常に群
の終りに存在しなげればならない。

従って１つの群は３つの命令とこれに続く分岐、２つの
命令とこれに続く分岐、１つの命令とこれに続く分岐も
しくは分岐命令単独より成り得る。

これと同時に、コンパイラは命令を複数の群へコンパイ
ルし、各群を別個のメモリ語中にふりわける。

従って、もしメモリ語が完全に充満されるならば、これ
は４つの命令を含む。

しかしながら、メモリ語は３つの命令とこれに続く１つ
の空白命令スペースの群、２つの命令とこれに続く２つ
の空白命令スペースの群もしくは１つの命令とこれに続
く３つの空白命令スペースの群を含み得る。

コンパイラによって遂行されるこの命令のグループ化さ
れたものは多重命令語と呼ばれる。

この多重命令語は４つの命令のためのスペースを有し、
実際には１乃至４個の有効な命令を含む。

多重命令語中の各命令スペースには有効性ビットが関連
りする。

このビットが１にセットされているとこの事は命令が実
行されるべき事を示す。

このビットがＯにセットされていると、その命令のスペ
ースが空白で無視されるべき事を示す。

多重命令語の主特徴は型１の命令と呼ばれる多１くの命
令が存在する点にある。

これ等の型の命令は１マシン・サイクルで実行され、一
般にプログラム・ステータス語の変化、汎用レジスタの
変化もしくは記憶動作を含み得る命令であり、これ等の
命令の多くは並列に実行され得る。

１ 本発明に従って、型１の命令を並列に実行し、従っ
て計算機の動作速度が増大される方法及び装置が開示さ
れる。

本発明を遂行するベスト・モード 本発明に従う多重命令機械はすべてのコンポーネントを
含む単一機械であるが、以下説明される新しい機械共用
コンポーネントを有する通常の計算機より成り得る。

多重命令実行システムは第１図に一般的に示されている
。

例えばＩ ＢＭ３７０であり得る主計算機２は命令キャ
ッシュ（ｃａｓｈｅ ）１メモリ４及びデータ・キャッ
シュ６のみならず他の標準の計算機（図示されず）を含
む。

コンパイラ（図示されず）は上述の如く命令を命令キャ
ツシュ４中ｎ個（ｎは整数）の命令より成る群にコンパ
イルする。

これ等の命令は１群をなす４つの命令を受取るための４
゛つのレジスタ段１２．１４，１６及び１８を含む解読
兼アドレス発生レジスタ１０へ線８を介して与えられる
。

弁型１命令はもし存在するならば最も左のレジスタ即ち
レジスタ段１２中に常に位置付けられる。

非□型１命令がレジスタ段１２中に記憶されていると仮
定して、この命令は通常の如く実行されるために線２０
を介して直ちに計算機２の命令Ｑレジスタに転送される
。

レジスタ１０中に記憶された型１命令は、レジスタ段１
２中の命令が実行論理ボツクスＡに、レジスタ段１４中
の命令が実行論理ボックスＢに、レジスタ段１６中の命
令が実行論理ボックスＣに、レジスタ段１８中の命令が
実行論理ボックスＤに印加される様に並列に切換兼論理
ユニット２２を介して命令実行論理ボックスＡ。

Ｂ、Ｃ及びＤに転送される。

命令フェッチがある場合には、この要求はレジスタ１０
から切換兼論理ユニット２２に印加され、線２４を介し
て命令アドレス発生器２６に印加される。

命令アドレス発生器２６は線２８を介して命令キャッシ
ュ４から命令のフェッチを要求する。

次いでフェッチされた命令は線８を経て解読兼アドレス
発生レジスタ１０に印加され、次の動作サイクル中に適
切な実行論理ボックスに印加される３データが要求され
、線２９を経て汎用レジスタ４８から戻される。

命令アドレス発生器２６は同時に線３０を経て、線３４
を介して命令キャッシュ４に命令要求を与える命令カウ
ンタを含むプログラム・ステータス語ユニット３２と情
報を変換する。

プログラム・ステータス語ユニット３２は同時に実行論
理ボックスＡ、Ｂ、Ｃ及びＤと線３６を介して条件コー
ドを変換する。

データ・フェッチが存在する場合には、データ・アドレ
ス発生器３８及び４０は夫々線４２及び４４を介して切
換兼論理ユニット２２からデータ・フェッチ要求を受取
る。

次いでデータは線４６を介してデータ・キャッシュ６か
ら要求される。

データ・アドレス及びデータ復帰情報は汎用レジスタ４
８から夫々線５０及び５２を経て発生器３８及び４０に
与えられる。

汎用レジスタ４８は同様に線５４を介して主計算機２と
アドレス及びデータ情報を交換する。

データ・アドレス発生器３８及び４０は適切な型１命令
が同時に実行される様に線５６を介して夫々の実行論理
ボックスＡ、Ｂ。

Ｃ及びＤにアドレス兼データ情報を与える。

夫々の実行論理ボックスは線５８を介して情報を汎用レ
ジスタ４８と交換し、型１命令を適切に実行する。

実行論理ボックスの１つによって記憶命令が遂行される
時はいつでも、記憶さるべきデータはここから線６０を
介して主計算機２中のデータ・キャッシュ６へ与えられ
る。

どの様に多重命令実行システムが機能するかの詳細な説
明は第４図を参照してまもなく説明される。

第２図は４つの命令語より成る多重命令語のうちの１つ
の命令語のための命令フォーマットを示す。

従って４命令語の各々は第２図において示された如くフ
ォーマット化される。

最古ビット６２はもしこの命令が弁型１命令ならば１で
あり、０ならば型１命令である。

６４で示された次の左方の２ビツトは命令もしくはデー
タ・フェッチのための夫々アドレス発生器への経路を決
定する。

これ等の発生器は上述の如く、命令アドレス発生器２６
、第１のデータ・アドレス発生器３８もしくは第２のデ
ータ・アドレス発生器４０である。

もし命令フェッチもしくはデータ・フェッチが存在しな
いと、従ってアドレス発生がないとこの２ビツトは００
にセットされる。

もし命令フェッチが存在すると、アドレスが命令アドレ
ス発生器２６へ送られ、２つのビットは０１にセットさ
れる。

もしデータ・フェッチがあり、経路が第１のデータ・ア
ドレス発生器への３８の場合には２ビツトは１０にセッ
トされる。

もしデータ・フェッチが存在して、経路が第２のデータ
・アドレス発生器４０である場合には、２ビツトは１１
にセットされる。

左方の残りのビット６６は命令コード及び他の必要な命
令情報を含む。

最左ビット６８は妥当性ビットであり、もし１ならばこ
の命令が妥当であり、もし０ならば妥当でなく、メモリ
語中の単なる空白スペースを示す。

前もって述べられた如く、多重命令語は４つの命令のた
めのスペースを有する。

これ等のスペースは妥当な命令もしくは不妥当な命令で
充満され得る。

しかしながら各多重命令語中には少なく共１つの妥当な
命令が存在しなければならない事は明らかである。

どの様に切換論理ユニット２２が４つの命令の各々に応
答するかはまもな（詳細に説明される。

第３図は多重命令語のための命令アドレスが記憶される
小さなメモリを示す。

第１のメモリ語は命令アドレスｏｏｏｏ乃至００１１を
記憶する。

第２のメモリ語は命令アドレス０１００乃至０１１１を
記憶する。

第３のメモリ語は命令アドレス１０００乃至１０１１を
記憶する。

メモリ中の第１の多重命令語をアドレスするためには、
最左の２個の高ビット００のみが必要である。

なんとなれば、これ等のビットは第１の多重命令語より
成る４つの命令の各々に対し同一であるからである。

第２の多重命令語をアドレスするためには、最左の２つ
の高位ビット０１のみが必要である。

なんとなればこれ等のビットは第２の多重命令品より成
る４つの命令の各々に対して同一である力゛らである。

メモリ中の第３の多重命令語をアドレスするためには最
左の高位２ビツト１０のみが夕要である。

なんとなれば第３の多重命令語中の命令のすべてに対し
て同一であるからである。

命令機構が命令アドレス００００から命令アドレス１０
１１迄進んだと仮定し、後者の命令が矢印７０で示され
た如く命令アドレス０１０１にプログラムを分岐して戻
す無条件分岐であると仮定する。

この分岐は解読兼アドレス発生レジスタ１０（第１図）
中に第２の多重命令語を与える命令キャッシュ４に高位
のビット０１のみを与える事によって達成される。

低位ビット０１はこのレジスタの４段のうちどこから命
令シーケンスが開始するかを示している。

この事は第４図に述べられたシステムのブロック図に関
してより詳細に説明される。

第４図は第４Ａ図乃至第４Ｓ図が組合される方法を示し
、第４Ａ図乃至第４Ｓ図は組合された時本発明の多重命
令実行システムのブロック図を示す。

解読兼アドレス発生レジスタ１０には４つの命令より成
る多重命令語が４段１２，１４，１６及び１８中にロー
ドされる。

レジスタ段からのＯＰコード及びＲ１及びＲ２フィール
ドはケーブル７２，７４，７６及び７８を介して夫々ゲ
ート８０．８２，８４及び８６に与えられる。

クロック・パルスＣＬ−Ｂに応答して、これ等のゲート
は夫々の命令レジスタからの情報を保持レジスタ８８．
９０，９２及び９４に与える。

これ等のレジスタからの出力はデー）９６，９８，１０
０及び１０２に与えられ、クロック・パルスＣＬ−Ａに
応答して、夫々のレジスタの内容はこれ等のゲートから
実行論理ボックスＡ ｔ Ｂ 、Ｃ及びＤにゲートされ
る。

保持レジスタ８８の内容はゲート９６を介してゲートさ
れ、妥当性ビット及びＯＰコード並びにＲ１及びＲ２フ
ィールドが夫々ケーブル１０４，１０６，１０８及び１
１０を経てレジスタ１１２及び実行論理ボックスＡの夫
々の入力に与えられる。

保持レジスタ９０の内容はゲート９８を介してゲートさ
れ、妥当性ビット、ＯＰコード、Ｒ１フィールド及びＲ
２フィールドが夫夫ケーブル１１４，１１６，１１８及
び１２０を介してレジスタ１１３及び実行論理ボックス
Ｂに与えられる。

保持レジスタ９２の内容はゲート１００を経てゲートさ
れ、妥当性ビットは線１２０を介してレジスタ１２２に
、ＯＰコードＲ１フィールド及びＲ２フィールドは線１
２４゜１２６及び１２８を介して実行論理ボックスＣに
与えられる。

保持レジスタ９４の内容はゲート１０２を経てゲートさ
れ、妥当性ビットは線１３０を介してレジスタ段１３２
に、ＯＰコードノ及びＲ１及びＲ２フィールドは線１３
４，１３６及び１３８を経て実行論理ボックスＤに与え
られる。

４つの命令を同時実行するためにどの様に実行論理ボッ
クスがこれ等の入力に応答するかはまもなく詳細に説明
される。

ｙ 上述の如く、弁型１の命令が存在する場合には、こ
れ等は最左のレジスタ段１２（第４Ｄ図）中に導入され
る。

この様な弁型１の命令の場合にはゲ−Ｎ４２（第４Ｄ図
）の第１の入力への線１４０上に２進１信号が与えられ
る。

ゲートＮ４２の第２の入力へクロック・パルスＣＬ−Ｂ
が同時に与えられる事に応答して、入力線１４６上のレ
ジスタ１２の内容はゲート１４４を介して上述の如く通
常の実行のために主計算機に与えるために出力線２０に
通過される。

他方もしこれが１型１命令であり、線１４０が非付勢で
あれば、ゲ−Ｎ４２及び１４４が脱勢される。

線１４８が付勢されるならば、この信号はケーブル７２
に与えられ、ゲート１５０の第１の入力に与えられ、ゲ
ート１５０は線１５２上の妥当性ビットを受取１つ、線
１５４上に与えられるゲート１５０の出力はケーブル１
５６に与えられ、ゲート１５８の第１の入力に与えられ
る。

上述の如く、命令カウンタの２つの低位ビットはレジス
タ１６０に与えられ、その出力は解読器１６２へ与えら
れる。

これ等の２つの低位ビットは解読及びアドレス発生器レ
ジスタ１０の開始位置を示すために使用される。

即ちシーケンス段１２，１４，１６もしくは１８中にお
いて開始される。

解読器１６２は線１６４に第１の出力を与え、線１６４
がゲート１５８の第２の入力１６６、ゲート１７０の第
１の入力１６８、ゲート１７４の第１の入力１７２及び
ゲ−）１７８の第１の入力１７６に与えられる事によっ
てＯカウント開始位置を示す。

もし線１６４が付勢されると、これはシーケンスは段階
１２において開始し、段階１４，１６及び１８を含む事
を示す。

１を示すカウントはゲート１７０の第２の入力１８２、
ゲート１γ４の第２の入力１８４及びゲート１７８の第
２の入力１８６への線１８０上に与えられる。

もし線１８０が付勢されると、シーケンスは段１４から
開始し、段１６及び１８を含む。

２を示すカウントはゲート１７４の第３の入力及びゲー
ト１７８の第３の入力に至る線１８８上に与えられる。

もし線１８８が付勢されると、シーケンスは段１６で開
始し、段１８を含む。

３を示すカウントはゲート１７８の入力１９６への線１
９４上に与えられる。

もし線１９４が付勢されると、シーケンスは段１８で開
始し、他の段を含まない。

ベース及び変位は夫々ゲート２０６，２０８，２１０及
び２１２にケーブル１５６，２００，２０２，２０４を
経て夫々レジスタ段１２，１４，１６及び１８から与え
られる。

これ等のゲートは夫々レジスタ２１２゜２１４．２１６
及び２１８からレジスタ１０の夫夫段を示す第２の入力
を受取る。

即ちレジスタ２１２からの００は段１２が情報を与える
事を示す。

レジスタ２１４からの０１は段１４が情報を与えつつあ
る事を示す。

レジスタ２１６からの１０は段１６は情報を与えつつあ
る事を示す。

レジスタ２１８からの１１は段１８は情報を与えつつあ
る事を示す。

これ等の表示は詳細に説明される如く、データ・フェッ
チを正しい実行論理ボックスＡ、Ｂ、ＣもしくはＤに経
路付けるＤｌ及びＤ２アドレス発生器３８及び４０によ
って使用される。

ゲート２０６は線２３０上に付勢出力を与えるＡＮＤゲ
ート１５８に応答してケーブル２２４．２２６及び２２
８に至るケーブル２２０上にベース及び変位を与え、ケ
ーブル２９２上のレジスタ記憶装置１２の表示をゲート
２２６及び２２８に与える。

ゲート２０８は線２４６上における妥当性ビット及び付
勢出力を与えるＯＲゲート１７０に応答して線２４４上
に付勢出力を与えるＡＮＤゲート２４２に応答してゲー
ト２３６゜２３８及び２４０に至るケーブル２３２上に
ベース及び変位を与え、ゲート２３８及び２４０に至る
ケーブル２３４上にレジスタ段１４の表示を与える。

ゲート２１０は線２６２上の妥当性ビット及びＯＲゲー
ト１７４からの付勢出力に応答して線２６０上に付勢出
力を与えるＡＮＤゲート２５８に応答してゲート２５２
，２５４及び２５６に至るケーブル２４８上にベース及
び変位を与え、ゲート２５４及び２５６に至るゲート２
５０上にレジスタ段１６の表示を与える。

ゲート２１２は線２７８上の妥当性ビット及びＯＲゲ−
Ｎ７８からの付勢出力に応答して線２７６上に付勢出力
を与えるＡＮＤゲート２７４に応答してゲート２６８，
２７０及び２７２に至るケーブル２６４上にベース及び
変位を与え、デートン２７０及び２７２に至るケーブル
２６６上にレジスタ段１８の表示を与える。

解読器２８０．２８２．２８４及び２８６は命令もしく
はデータをフェッチするために、命令の与えられた１つ
に対してアドレス発生器が取るベニきルートを決定する
ため６４で示された２ビツト（第２図）を解読するため
に与えられる。

もしコードが０ならば選択されるべきアドレス・ルート
は存在しない。

各解読器のこの線はゲートに接続されない。

他方、もしアドレスはｏｌならば、関；連解読器からの
゛１パ線は付勢状態にあり、これに関連するゲートは付
勢される。

例えば、解読器２８０．２８２，２８４もしくは２８６
の゛１パ線出力が付勢されると、夫々デー）２２４゜２
３６．２５２もしくは２６８はイネーブルされ、ケーブ
ル２９６上に対し命令フェッチが要求された事を示して
命令アドレス発生器２６にベース及び変位出力を与える
様に付勢される。

命令アドレス発生器２６がどの様にこの要求に応答する
かについてはまもなく詳細に説明される。

２ビツトが１０である事に応答して、関連解読器からの
線２が付勢され、これ等に関連するゲートが付勢される
。

例えば、解読器２８０，２８２゜２８４もしくは２８６
からの線３出力が付勢される時、ゲート２２６，２３８
，２５４もしくは２７００１つば線２９８上においてベ
ース及び変位情報を与え、Ｄ１アドレス発生器３８に至
る線３００上に解読する目的のためにレジスタ段情報を
与える様にイネーブル可能である。

２ビツトが１１であると、解読器２８０゜２８２．２８
４もしくは２８６０１つの線３はゲート２２８，２４０
，２５６もしくは２７２０１つをイネーブルするために
付勢され、線３０２上にべ−４及び変位情報が線３０４
上に、Ｄ２アドレス発生器４０に対して線３０４上に解
読の目的のためにレジスタ段情報を与える。

どの様にＤｌ及びＤ２アドレス発生器３８及び４０がこ
の情報を利用するかは以下説明される。

命令アドレス発生器２６（第４Ａ図、第４Ｂ図、第４Ｆ
図及び第４Ｇ図）は次の如く機能する。

唯１つの命令フェッチが与えられた１サイクル中に解読
兼アドレス発生レジスタ１０中に存在する事を想起され
たい。

もしこれが生ずると、これは分岐命令が生ずべき事を示
し、この分岐命令要求はケーブル２９６上に与えられる
。

分岐命令要求の変位フィールドはケーブル３０６を経て
加算器３０８の第１の入力に与えられる。

分岐命令要求のベース・フィールドがケーブル３１０を
介してアドレスとして汎用レジスタに与えられる。

汎用レジスタ中のこのアドレスに記憶されるデータはケ
ーブル３１２を介して、ケーブル３０６上に与えられる
変位入力に加算されるべき加算器３０８の第２の入力に
与えられる。

結果の相は命令キャッシュ４中の要求された分岐命令の
アドレスである。

妥当性ビットはＡＮＤゲート３１６の第１の入力に対す
る妥当性分岐信号として線３１４上に与えられる。

前の動作サイクル中、妥当性ビットは非付勢状態にあり
、ＡＮＤゲート３１６をして脱勢せしめ、これによりＡ
ＮＤゲーデー３１８をして脱勢せしめる。

ＡＮＤゲート３１６の脱勢状態は反転器３２０をしてＡ
ＮＤゲート３２２０入力に付勢出力を与える。

クロック・パルスＣＬ−Ｂに応答して、ＡＮＤゲート３
２２のフリップ・フロップ３２４の１側に付勢入力を与
える。

フリップ・フロップ３２４の１側出力線３２５上で付勢
状態にあり、ＡＮＤゲート３１６を次のサイクルに付勢
されてゲート３２６，３２８，３３０゜３３２．３３４
及び３３６を付勢せしめる。

線３２５の付勢状態は同様に２重ゲート３３８の１側及
び反転器３４００Å力に印加され、その出力は２重ゲー
ト３３８の他の側に与えられる。

線３２５上の付勢信号はクロック・パルス時間ＣＬ−Ａ
と同時にゲート３３８（第４Ｃ図）をして、クリップ・
フロップ３４１の０側への付勢入力を与え、出力線３４
２及び３４４上に付勢条件を与える。

加算器３０８からの和信号はイネーブルされたゲート３
２８を通過してイネーブルされたゲ−）３３００Å力を
通過して分岐命令アドレスを命令キャッシュ４に与える
。

ゲート３２８から分岐命令アドレスは同様にゲート３４
６の１人力として与えられる。

線３４４は上述の如くこの時間には付勢され、ＡＮＤゲ
ート３４８の第１人力に対して与えられる。

クロック・パルスＣＬ−Ｂに応答してＡＮＤゲート３４
８の出力はアクティブとなり、ゲート３４６をイネーブ
ルして分岐命令アドレスを通過され、分岐アドレス・レ
ジスタ３５０はこのアドレスを記憶する。

線３１４の妥当性ビットはアクティブである時、分岐命
令アドレスを通過させる様にゲート３４６をイネーブル
する。

分岐命令が生ずべき事を示して線３１４上の妥当性ビッ
トが付勢されると、ＡＮＤゲート３１６はアクティブ出
力を与える。

なんとなれば線３２５がアクティブであり、これはＡＮ
Ｄゲーデー３２２をインアクティブ反転器３２０を介し
てディセーブルする。

同時にＡＮＤゲート３１８はクロッキング・パルスＣＬ
−Ｂに応答してアクティブとなり、フリップ・フロップ
３２４をゼロ状態にセットし、線３２５をインアクティ
ブになし、前もってイネーブルされたゲートをディセー
ブルする。

分岐命令アドレスがゲート３３０を介して命令キャッシ
ュ４に利用され得る様になると同時に、命令カウンタ３
５２（第４Ｃ図）中のアドレスはインクレメント装置３
５４によって４だけインクレメントされ、この新しい命
令アドレスはケーブル３５６を介してゲート３３２０入
力に与えられる。

線３２５のアクティブ状態はデー）３２２をイネーブル
し、新しい命令アドレスを命令キャッシュ４に通過し、
ここで次の命令は分岐が選択されない場合において実行
される新しい命令として定義される。

この様に分岐ターゲット及び次の命令が発生され、次の
アドレス発生サイクル中クロック・パルスＣＬ−Ｂが与
えられる侍医の命令は命令キャッシュ４からゲート３５
８に与えられ、これはクロック・パルス時間ＣＬ−Ｂに
次の命令を次の命令レジスタ３６０に与える。

命令キャッシュ４からの分岐ターゲット命令はゲート３
６２に与えられ、クロック・パルス時間ＣＬ−Ｂの時・
に分岐ターゲット・レジスタ３６４に与えられる。

従って２つの可能な命令が、分岐がなされるべきかどう
かについで実行論理ボックスＡ、Ｂ、ＣもしくはＤの１
つによって決定が下されるのを待つために記憶される。

命令フェッチに関する限りアイドル・サイクツしが続く
。

命令フェッチ・アドレス発生サイクルら終り近く、フリ
ップ・フロップ３４１は上述の〃［くそのＯ状態にあり
、線３４２及び３４４がアクティブで、ＡＮＤゲート３
４８がイネーブルされ従ってクロック・パルスＣＬ−Ｂ
が生ずる時、グー）３４６が付勢され、分岐アドレスが
レジスタ３５０へ与えられる。

この様にして、分岐アドレスは分岐が選択された場合に
保存される。

フリップ・フロップ３２４が０状態にセットされる時、
ゲート３２６がイネーブルされ、多重命令語が紐くクロ
ック・パルス時間ＣＬ−Ａにゲート３６５を介してレジ
スタ１０に転送されるのが防止される。

レジスタ３６４中の分岐ターゲットもしくはレジスタ３
６０中の次の命令のいずれが解読兼アドレス発生装置１
０に与えられるべき決定は実行論理ボックスＡ、Ｂ、Ｃ
もしくはＤの１つによってアイドル命令サイクル中に形
成される。

この決定は次の如く達成される。

もし分岐が選択されるのならば、線３６６はアイドル命
令サイクル中にアクティブにされる。

線３６６のアクティブ状態は２重ゲート３６８の１人力
（第４Ｇ図）に与えられ反転器３７０によって反転され
、２重ゲート３６８の他の入力に与えられる。

クロッキング・パルス時間ＣＬ−Ｂにおいて線３６６の
アクティブ状態はフリップ・フロップ３７２の１の側に
与えられ、インアクティブ状態が同一フリップ・フロッ
プのＯ側に印加される。

これに応答して、線３７４上のフリップ・フロッグの１
出力はアクティブとなり、線３７６上のフリップ・フロ
ップの０側がインアクティブとなる。

線３７４のアクティブ状態はゲート３７７及びゲート３
７８をイネーブルする。

ゲート３７７の付勢は分岐ターゲット命令をしてターゲ
ット３６５に通過せしめ、ケーブル８ヘクロツク・パル
ス時間ＣＬ−Ａに通過され、アドレス発生器レジスタ１
０に与えられる１分岐がなされる場合には同様にゲート
３７８がイネーブルされ、命令カウンタは分岐アドレス
によって更新される。

レジスタ３５０中の分岐アドレスはゲート３７８を経て
ケーブル３７９に与えられ、ゲート３８００Å力を与え
る。

クロック・パルス時間ＣＬ−Ａゲート３８０において分
岐アドレスを通過させて命令カウンタ３５２を更新する
３上述の如（。

命令カウンタ３５２の出力は次いでインクレメント装置
３５４によって４だけインクレメントされ、その出力は
ケーブル３５６を介してゲート３３２及びゲート３８２
に与えられる。

もし分岐が選択されないと、フリップ・フロップ３７２
はその１出力がインアクティブとなり、その０出力はイ
ンアクティブである線３６６に応答してアクティブとな
る。

線３７６のアクティブ状態はゲート３８４のゲート入力
に与えられ、レジスタ３８６の内容をゲート３８００Å
力に通過して命令カウンタ３６２をクロック・パルス時
刻ＣＬ−Ａにおいて更新する。

２つの低位ビットが１６０にある。

線３７６のアクティブ状態は同時にゲート３９０を付勢
し、レジスタ３６０中に記憶された次の命令をイネーブ
ルされたゲート３２６及び３６４を経てケーブル８及び
解読兼アドレス発生レジスタ１０に通過する。

データ・フェッチの動作がＤ２アドレス発生器４０に関
連して説明される。

アドレス発生器４０に関連するデータ・フェッチは所与
のサイクル中１つのデータ・フェッチに制限される。

同様にＤＩアドレス発生器３８に関係しても与えられた
サイクルに対して１データ・フェッチの制御が存在する
。

従ってゲート２２８，２４０，２５６及び２７２０１つ
且つ唯１つが命令の変位フィールド及びベース・フィー
ルドをケーブル３０２に印加してデータ・フェッチを開
始するために与えられたサイクル中にイネーブルされる
。

次いで命令の変位フィールドはケーブル３０２に与えら
れ、命令のベース・フィールドがケーブル３９２に与え
られる。

ケーブル３９２上の命令のベース・フィールドがアドレ
スとして汎用レジスタ（図示されず）に印加され、この
アドレスにおける汎用レジスタ中に記憶されたデータが
ケーブル３９４を経て加算器３９６に印加され、ケーブ
ル３９０上の命令の変位フィールドと加算するためにケ
ーブル３９４を介して加算器３９６に印加される。

加算器３９６中の結果の和はアドレス・レジスタ３９８
に印加され、これらのアドレスはケーブル４００及び４
０２に印加される。

ケーブル４０２上のアドレスはケーブル３３６を介して
データ・キャッシュ６に印加される。

上述の如く、ゲート３３６はフリップ・フロップ３２４
（第４Ａ図）が１状態にある時はいつでもイネーブルさ
れる。

ケーブル４０２上に示されたアドレスにおいてデータ・
キャッシュ６に記憶されたデータはケーブル４０４を経
てデータ・レジスタ４０６に印加される。

ケーブル４００上のアドレス及びケーブル４０８上に現
われるレジスタ４０６中のデータは各々ケーブル４１０
を介して夫々ゲート４１２．４１４，４１６及び４１８
の夫々の入力に与えられる。

解読器４２０はゲート４１２゜４１４．４１６もしくは
４１８のどれがイネーブルされるかを、レジスタ段１２
，１４，１６もしくは１８のどれが発生４０にデータを
与えるかを表示するケーブル３０４上の２ビツト・コー
ドに応答して決定する。

例えば、もしデータ・フェッチがレジスタ１２から開始
されると、ゲート２２８は解読器２８０によってイネー
ブルされ、レジスタ２１２からの２ビット信号００は解
読器４２０に通過され、これ等に応答してＯ線はアクテ
ィブとなりＡＮＤゲート４２２をイネーブルし、クロッ
ク・パルス時刻ＣＬ−Ｂにゲート４２２の出力はアクテ
ィブとなりゲート４１２をイネーブルしてケーブル４１
０上のアドレス及びデータを保持レジスタ４２４に通過
する。

もしデータ・フェッチがアドレス・レジスタ段１４から
開始される時は、解読器２８２はゲート２４０をイネー
ブルしレジスタ２１４からの２ビツト・コード０１を解
読器４２０に通過させ、線１を付勢し、ＡＮＤゲート４
２６がイネーブルされ、クロック・パルス時Ｍｃ Ｌ−
Ｂにおいてその出力はアクティブとなり、ゲート４１４
をイネーブルし、ケーブル４１０上のアドレス及びデー
タ情報を保持レジスタ４２８に通過される。

データ・フェッチがレジスタ段１６によって開始される
時は、解読器２８４はゲート２５６をイネーブルされ、
レジスタ段１６からの２ビツト・コードを解読器４２０
に通過させ、出力線２を付勢し、ＡＮＤゲート４３０を
イネーブルし、クロック・パルス時刻ＣＬ−Ｂにおいて
、その出力はゲート４１６をイネーブルする様にアクテ
ィブとなり、ケーブル４１０上のアドレス及びデータ情
報は保持レジスタ４３２に通過される。

もしアドレス・レジスタ段１８がデータ・フェッチを開
始するのであれば、解読器２８６はゲート２７２をイネ
ーブルし２ビツト・コードをレジスタ２１８から解読器
４２０に通過させ出力線３を付勢し、ＡＮＤゲート４３
４をイネーブルしてクロック・パルス時刻ＣＬ−Ｂにお
いて、その出力線はゲート４１８をイネーブルする様に
アクティブになり、ゲート４１８をイネーブルしてケー
ブル４１０上のアドレス及びデータ情報を保持レジスタ
４３６に通過させる。

レジスタ４２４，４２８，４３２及び４３６からの出力
は夫々ゲート４３８，４４０゜４４２及び４４４に印加
され、クロック・パルス時刻ＣＬ−Ａに夫々レジスタの
内容がゲート・アウトされる。

ゲート４３８からアドレス及びデータ情報はケーブル４
４６に印加され、ここからケーブル４５０及び４５２に
印加される様にケーブル４４８に印加され、ケーブル４
５０及び４５２上から夫々データ及びアドレス情報は実
行論理ボックスＡに与えられる。

ゲート４４０からアドレス及びデータ情報はケーブル４
５４に印加され、次いでケーブル４５６、ケーブル４６
６及び４６８に印加され、データ及びアドレス情報を夫
夫実行論理ボックスＣに与えられる。

アドレス及びデータ情報はゲート４４４からケーブル４
７０に与えられ、次いでケーブル４７２からケーブル４
７４及び４７８に印加され、次いで実行論理ボックスＤ
に夫々データ及びアドレス情報を与える。

ＤＩアドレス発生器３８はアドレス発生器４０と同一で
あり、詳細に説明されない。

命令の変位フィールド及びベース・フィールドより成る
データはケーブル２９８から夫々ケーブル４８０及び４
８２に与えられる。

ケーブル４８２上の命令のベース・フィールドはアドレ
スとして汎用レジスタ（図示されず）に与えられ、この
アドレスに記憶されたデータはケーブル４８０上の変位
と合計されるためにアドレス発生器３８中に加算器への
入力としてケーブル４８４上に与えられる。

この加算の結果はケーブル４・８６上のアドレスとして
使用され、ゲート３３４を介してゲートされ、データ・
キャッシュ６からデータをフェッチし、データは次いで
ケーブル４８８を介してアドレス発生器３８に与えられ
る。

ケーブル３００上の２ビツト・コード語に応答してアド
レス及びデータ情報はアドレス発生器４０で述べるもの
と同一のものである保存レジスタにゲートされ、これ等
のレジスタの内容はアドレス発生器３８からの出カケー
プル４９２，４９４，４９６及び４９８上に与えられる
。

ケーブル４９２上のアドレス及びデータ情報はケーブル
４４８に結合され、実行論理ボツクスＡに与えられる。

ケーブル４９４上のアドレス及びデータ情報はケーブル
４５６に結合されて実行論理ボックスＢに印加される。

ケーブル４９６上のアドレス及びデータ情報はケーブル
４６４に結合され、実行論理ボックスＣに印加される。

ケーブル４９８上のアドレス及びデータ情報はケーブル
４７２に結合され、実行論理ボックスＤに印加されろ。

どの様にして夫々の実行論理ボックスがアドレス発生器
３８及び４０からのアドレス及びデータ情報並びに解読
兼アドレス発生レジスタ１０からのオペランド情報に応
答するかについてはまもなく説明する。

実行論理ボックスＡ、Ｂ、Ｃ及びＤ中の命令の実行のた
めの開始点は解読及びアドレス発生レジスタ１０から命
令の開始点を決定するのと同一である。

即ち、レジスタ１６０からの２低位ビットは開始点を誘
導するために使用される。

レジスタ１６０からの２低位ビットはケーブル５００を
介してゲート５０２に与えられ、クロック・パルス時刻
ＣＬ−Ｂにおいて２ビツト・コードを保持レジスタ５０
４にゲートする。

保持レジスタ５０４は保持レジスタ８８，９０，９２及
び９４が解読兼アドレス発生レジスタ１０の夫々の段か
らの命令コードを保持しているのと同一時間枠に２つの
低位ビットを保持している。

クロック・パルス時刻ＣＬ−Ａにおいて、ゲート５０６
はイネーブルされ保持レジスタ５０４の内容をレジスタ
５０８に転送する。

解読器５１０は２ビツト・コードを解読してその２ビツ
ト・コードを示す４本の出力線に解読された結果を与え
る。

夫々の命令コードを含む保持レジスタの内容が実行論理
ボックスに与えられるのと同時に保持レジスタ５０４の
内容は解読の目的のために転送された。

解読器５１０の線５１２上の０出力がアクティブである
ならば、命令シーケンスは実行論理ボックスＡを使用し
て開始される。

もし線５１３上の１出力はアクティブならば、これは命
令シーケンスが実行論理ボックスＢで開始する事を意味
する。

線５１５上の１１２１１出力がアクティブならば、これ
は命令シーケンスは実行論理ボックスＣで開始する事を
意味する。

もし線５１７の３“出力がアクティブならば、命令シー
ケンスは実行論理ボックスＤで開始する事を意味する。

実行論理ボックスＡを参照するに、線５１２上のアクテ
ィブ信号は反転器５１４０入力、ＡＮＤゲート５１６の
第１の入力、ＯＲゲート５１８の第１の入力、ＯＲゲー
ト５２０の第１の入力及びＯＲゲート５２２の第１の入
力に与えられる。

線５１２がアクティブであるから、反転器５１４の出力
はインアクティブであり、ＯＲゲート５２４からのアク
ティブ入力に貢献せず、従ってゲート５２６をイネーブ
ルしない。

線５１２のアクティブ状態は反転器５２８（ボックスＢ
）のアクティブ出力に貢献せず、従ってこれに応答して
ＯＲゲート５３０がインアクティブ出力を与えてゲート
５３２をイネーブルしない。

同様に線５１２のアクティブ状態はインバータ５３２（
ボックスＣ）からのインアクティブ出力を与え、これは
ゲート５３４のイネーブルに貢献しない。

線５１２のアクティブ状態は反転器５３６にアクティブ
入力を与え、これらのインアクティブ出力はゲート５３
８のイネーブルに貢献しない。

ゲート５２６，５３２，５３４及び５３８は与えられた
条件コードに応答する。

この条件コードはこの技術分野で周知の如く完了した動
作を示すコードである。

この条件コードはプログラム状態語ユニットからゲート
５４２（第４Ｎ図）にもたらされ、ゲート５４２はクロ
ック・パルス時刻ＣＬ−Ａにおいて、イネーブルされ、
レジスタ５４４に条件コードを記憶するために与えられ
る。

記憶された条件コードは次いでケーブル５４６に対して
与えられ、これからケーブル５４８及び５５０に、そし
て実行論理ボックスＡ１ゲート５２６の入力に夫々印加
される。

もしゲート５２６がイネーブルされると、条件コードは
次の如く実行論理ボックスＢに通過される。

ゲート５２６は次の条件の下にイネーブルされる。

先ず妥当性ビットはレジスタ１１２の０出力において線
５５２上に示された如く０である。

妥当性ビットは上述の如く非妥当性命令の場合には０で
ある。

これ等の有効性ビットはＯＲゲート５２４の第２人力に
与えられ、これによって出力線５５４上にアクティブ出
力を与えられる。

これ等はゲート５２６をイネーブルして線５５６上に条
件コードを与える。

第２の方法ではもし実行論理ボックスＡは群の開始命令
を含まなければゲート５２６がイネーブルされる。

この事は線５１２がインアクティブならば生ずる。

この事は次いで反転器５１４からアクティブ出力を与え
、次いで線５５４上のＯＲゲート５２４からのアクティ
ブ出力を与える。

従って、これ等の２条件の下に、プログラム・ステータ
ス語からの条件コードはゲート５２６によって通過され
る。

これは実行論理ボックスＡをバイパスする。

もし他方実行論理ボックスＡに与えられる命令は妥当性
命令ならば、これ等は１である妥当性ビットによって示
され、線１４８はアクティブであり、型１命令を示す。

これ等の２信号はＡＮＤゲ−）５５３に与えられ線５５
５上のアクティブ出力は実行論理ボックスＡに対するイ
ネーブル信号となる。

この信号の機能は第５図に関連してより詳細に説明され
る。

これは線５１２がアクティブである事と結合させ、条件
コードは実行論理ボックスＡによって発生される。

線５１２のアクティブ状態は反転器５１４によって反転
され、ＯＲゲ−）５２４への線５５２上にインアクティ
ブ入力を与え、第５図に関連して述べられる新しいコー
ドの発生を示す実行論理ボックスＡからの線５６０は線
５５４上のＯＲゲート５２５からの出力はゲート５２６
をテ′スイネーブルするためにインアクティブである如
く反転器５６２からインアクティブ出力を与える様にア
クティブである。

線５１２上のアクティブ状態は線５５８及び５６０のア
クティブ状態である如（、ＡＮＤゲート５１６に印加さ
れ、ＡＮＤゲートはゲート５６４をイネーブルするアク
ティブ出力を与え、ケーブル５６３上の新しい条件コー
ドをケーブル５５６に通過し、実行論理ボックスＢ及び
ゲート５３２の入力を与える。

上述の如く論理網は実行論理ボックスＢ、Ｃ及びＤに関
連し、夫々実行論理ボックスに与えられる条件コードを
通過させるか、続く回路網に与えられる新しい条件コー
ドを発生する。

事実、最後の条件コードはケーブル５６８上に与えられ
、次いでブロック・パルス時刻ＣＬ−Ｂにおいてイネー
ブルされるゲート５７０に対して、次いでケーブル５７
２に対して与えられ、プログラム・ステータス・ワード
・ユニットに対して条件コードを更新する。

データをフェッチするための汎用レジスタへのアドレス
及び夫々実行論理ボックスに対してフェッチされるデー
タは５７４で示されたケーブルの群上に与えられる。

実行論理ボックスＡから及びこれへの並びに汎用レジス
タへ及びこれからのアドレス及びデータは夫々ケーブル
５７４０群からケーブル５７６及び５７８上に夫々与え
られる。

同様にアドレス及びデータ・ケーブル入力及び出力が残
りの実行論理ボックスＢ、Ｃ及びＤに対して与えられる
。

アドレス及びデータ情報は同様に実行論理ボックスＡか
らクロック・パルスＲＪＩＪＣＬ−Ｂにおいてイネーブ
ルされるデー１−５８４、ケーブル５８０及び５８２を
経て実行論理ボックスＡから汎用レジスタに与えられゲ
ートからの出・力はケーブル５８６上に与える。

実行論理ボックスＢ、Ｃ及びＤからの同様なアドレス及
びデータ情報が同様にゲート５８４に与えられる。

実行論理ボックスＡによる記憶動作の場合には、アドレ
ス及びデータ情報はゲート５９２に与えられるためケー
ブル５９０に至るケーブル５８８上に与えられる。

クロッキング・パルス時刻ＣＬ−Ｂに、ゲート５９２は
記憶のためのアドレス及びデータ情報を記憶データ兼ア
ドレス・レジスタ（ＳＤＡ−ｚ ）５９４に与える様に
イネーブルされる。

このレジスタの出力は情報を第２の記憶データ兼アドレ
ス・レジスタ（ＳＤＡ−２）５９８に与えるためにクロ
ッキング・パルス時刻ＣＬ−Ａにおいてイネーブルされ
るゲート５９６０入力に与えられ、このレジスタの出力
はケーブル６００上のデータ・キャッシュ６に与えられ
る。

次に実行論理ボックスＡを詳細なブロック図である第５
図を参照されたい。

実行論理ボックスＢ。Ｃ及びＤも同様であり、同様に動
作する。

実行論理ボックスは同様に型１命令を実行する事によっ
て演算兼論理ユニット型の機能を遂行する。

ケーブル１０６上のＯＰコード並びにケーブル１０８及
び１１０上のＲ１及びＲ２フィールドは夫々レジスタ６
０６，６０８及び６１０に印加される。

Ｄ１アドレス発生器３８もしくはＤ２アドレス発生器４
００１つからのデータ及びアドレス情報は夫々レジスタ
６１２及び６１４に印加される。

ゲート６０２は上記のレジスタの各々の夫々の出力に接
続される。

イネーブル信号は線５５５を介してゲート６０２に与え
られる。

上述の如（、線５５５はレジスタ段１２中の命令が妥当
な型Ｉの命令である時にアクティブである。

もし命令が弁型１命令もしくは非妥当命令であるならば
、線５５５はインアクティブであり、ゲートがディセー
ブルされる。

レジスタ６０６中のＯＰコードは解読器６１８に与えら
れ、これは夫々レジスタ６０８，６１０，６１２及び６
１４中に記憶された情報で動作を遂行するために命令を
解読する。

複数個の命令は解読器６１８によって解読され、この様
な命令の例示的群の実行は実行論理ボックスＡの動作に
関連して説明される。

他のこの様な命令が同様に遂行され得、実行論理ボック
スＢ。

Ｃ及びＤも与えられたＯＰコード、Ｒ１及びＲ２フィー
ルド並びにデータ及び夫々アドレス発生器からのアドレ
スに応答して同様に動作する。

第１のこの様な命令は条件付き分岐である。

この命令はＯＰコードによって呼出される時、線６２０
（第５Ａ図）はアクティブとなり、これによってゲート
６２２及びＡＮＤゲート６２４（第５Ｅ図）がイネーブ
ルされる。

レジスタ６０８の内容、Ｒ１フィールドはゲート６２２
を介してケーブル５４８上の条件コードと比較するため
にレジスタ６２６に与えられる。

解読器６２８は条件コードを解読し、解読器の４本の線
の出力はＡＮＤゲーデー３０，６３２，６３４及び６３
６の夫々の入力に与えられ、これ等のゲートの第２の入
力はレジスタ６２６の４個の段の夫々の１出力に接続さ
れている。

上記のゲートの各々の出力はＯＲゲート６３８の夫々の
入力に接続され、これからの出力線６４０はＯＲゲート
６３８に接続されたＡＮＤゲートの１つからアクティブ
出力が存在する時にはいつでもアクティブとなる。

線６４０はゲート６２４の第２の入力に接続され、入力
線の各々のアクティブ状態に応答してこれからの出力線
３６６は入力線は分岐がなさるべき事を示してアクティ
ブとなる。

第４図に関して上述された如く、この分岐選択信号はレ
ジスタ３６４（第４Ｂ図）中に記憶された分岐ターゲッ
ト命令をして出カケープル８に与える様にし、次いで次
のサイクルに分岐命令を実行するために解読兼アドレス
発生レジスタ１０に与える。

次に説明さるべき第２の命令は゛半語を記憶せよパであ
り、この命令は解読器６１８からの線６４２がアクティ
ブとなる時に呼出される。

線６４２はＯＲゲート６４４の第１の入力及びゲート６
４８のイネーブル入力に接続された線６４６に対して接
続される。

ＯＲゲート６４４からの出力線６５０はゲート６６０の
イネーブル入力に接続される。

レジスタ６０８のＲ１フィールドはイネーブルされたゲ
ート６６０を介してケーブル５７６及び５８０に延びる
ケーブル６６２に通過される。

これはＲ１フィールドを第１のアドレスとして汎用レジ
スタに与える。

このアドレスにおけるデータは次いでゲート６４８の入
力に接続されケーブル５７８を介して実行論理ボックス
に戻される。

イネーブルされたゲート６４８によるデータは出カケー
プル６６４に与えられる。

このケーブルはゲート６７０及び６７２への入力である
ケーブル６６６及び６６８に延びている。

アドレス・レジスタ６１４からの２ビツトは解読器６１
４への線６７４上に与えられ、これからの出力線６７８
及び６８０はケーブル６７０及び６７２へのイネーブル
入力並びにゲート６８２及び６８４へのイネーブル入力
に与えられる。

ゲート６８２及び６８４への入力はケーブル６８６及び
６８８を介してレジスタ６１２からのデータである。

イネーブルされたデー）６７０，６７２゜６８２及び６
８４は次いでケーブル６９０及び６９２を介してデータ
情報をケーブル５８８に与えられ、データ・キャッシュ
６にアドレス及びデータをレジスタ５９４及び５９８（
第４Ｓ図）に与える。

第３の命令は解読器６１８からの線６９４がアクティブ
となる時に実行される加算である。

線６９４は線６９６にのびゲート６９８．７００ 。

７０２及びＯＲゲート７０４の第１の入力をイネーブル
する。

ＯＲゲート７０４は第４図に関して説明された如く次の
実行論理ボックスに対して新しい条件付はコードの設定
を要求する。

線６９４のアクティブ状態は同様に線７０６に延びて、
ゲート７０８をイネーブルし、レジスタ６１２からのデ
ータを出カケープル７１０に、次いでゲート６９８の入
力に通過され、ゲート６９８はこの時イネーブルされて
いるので、次に加算器７１４０入カケ−プル７１２に印
加される。

ＯＲゲート６４４は線６９４のアクティブ状態に応答し
て出力線６５０にアクティブ信号を与え、レジスタ６０
８からＲ１フィールドをケーブル６６２上に、次いで汎
用レジスタのアドレスとしてケーブル５７６及び５８０
上に与えられる。

このアドレスにおけるデータはケーブル７１２上のレジ
スタ６１２からのデータと加算するために加算器７１４
に第２の入力としてケーブル７１６に至るケーブル５７
８に入力として与えられる。

加算器γ１４からの和はレジスタ７１６に与えられ、０
テスト回路網７１８及びゲート７２０に与える。

和はイネーブルされたゲート７００を通して出カケープ
ル５８２に通過される。

この和は汎用レジスタに対して与えられるデータである
。

Ｏテストユニットは線７２０上にアクティブ信号を与え
、和がＯである時は条件コードがＯＯにセットされるべ
き事を示す。

この信号はＯＲゲート７２２及び７２４の第１の入力に
対して与えられる。

０テスト信号は同時に反転器７２６に対して与えられ、
これからの出力はＡＮＤゲーデー２８の第１の入力とし
て与えられる。

ＡＮＤゲーデー２８の第２の入力は和がＯよりも大きい
事を示すレジスタ７１６中のレジスタ段７３０から与え
られる。

ＡＮＤゲーデー２８から出力はＯＲゲート７３２の第１
の入力に与えられる。

もし和の符号が負ならば、これはレジスタ段７３４によ
って示されている。

アクティブ出力がＯＲゲート７２２の第２の入力に与え
られ、ＯＲゲート７３６の第１の入力に対して与えられ
る。

加算器７１４からのオーバーフローはこのアクティブで
ある線７３８によって示されている。

このアクティブ信号はＯＲゲート７３６に第２の入力及
びＯＲゲート７３２に第２の入力として与えられる。

ＯＲゲデー ７２２゜７３２．７２４及び７３６の出力
はレジスタ７４０に与えられ、レジスタγ４０の出力は
ケーブル７４２を介してこの時間においてゲート７０２
に与えられる。

新しい条件コードはゲート７０２を介してケーブル５６
３に通過され、実行論理ボックスＢに与えられる。

以下説明されるべき第４及び最後の命令は線７４６がア
クティブとなる時に実行される比較論理即値命令である
。

線７４６はＯＲゲート７０４の第２人力に接続された線
７４８に延びている。

線５６０上のアクティブ・セット条件コード信号は再び
次の実行論理ボックスに対して新しい条件コードを与え
る。

線７４８上のアクティブ信号はデー１−７５０をイネー
ブルするために与えられる。

線７４６のアクティブ状態は同様に線γ５２に延び、ゲ
ート７５４及び７５６をイネーブルされレジスタ６０８
及び６１０の内容をレジスタ７５８に通過させる。

レジスタ７５８はケーブル７６０からの出力を比較回路
網７６２の第１の入力に与える。

線７５２の能動状態は同様にＡＮＤゲーデー６４．７６
６．７６８及び７７０に延び、これ等はその第２の入力
が解読器６７６からの夫々の出力に接続されている。

ＡＮＤゲーデー６４ 。７６６．７６８及び７７０から
の出力はゲート７７２．７７４．７７６及び７７８のイ
ネーブル入力として与えられ、これ等のデータ・レジス
タ６１２の選択された内容を比較器７６２の第２人力に
通過させる。

もしレジスタ７５８からのオペランドが下方レベルにあ
ると、比較器７６２からの出力線７８０はＯＲゲート７
８２の第１の入力及びレジスタ７８６０段７８４に与え
られる。

ケーブル７８１上の比較回路網７６２の第２の入力に与
えられるオペランドが下方レベルならば、線７８８がア
クティブになり、この信号はＯＲゲート７９０に第１の
入力及びレジスタ７８６のレジスタ段７９２に与えられ
る。

比較器７６２の第１及び第２の入力上のオペランドが等
しければ、線７９４はアクティブとなり、この線はＯＲ
ゲート７８２及び７９０の第２の入力に印加され、これ
等のＯＲゲートからの出力は夫々レジスタ段７９４及び
７９６に与えられる。

レジスタγ８６からの出力はケーブル１９８を経て、こ
の時間においてイネーブルされたゲート７５０に与えら
れ、次いで実行論理ボックスに対する出カケープル５６
３の新しい条件材はコードとして与えられる。

第６図は３つの多重命令語Ａ、Ｂ及びＣに対するタイミ
ング図である。

語Ｂは分岐及び語Ｃは記憶命令を含んでいる。

タイミング図は動作の６サイクルに対するもので、クロ
ック・パルス時刻ＣＬ−Ａ及びＣＬ−Ｂ中の動作シーケ
ンスを述べている。

工業上の応用 本発明の目的は計算機に対する改良された多重命令実行
システムを与える事にある。

本発明の他の目的は多重命令が同時に実行される計算機
のための改良多重命令実行システムを与える事にある。

本発明の依然他の目的は４つの命令が同時に実行され、
１つの命令フェッチ、２つのデータ・フェッチ及び１つ
の記憶動作が存在する多重命令実行システムを与える事
にある。

【図面の簡単な説明】

第１図は第１Ａ図及び第１Ｂ図より成る図面の配列を示
した図である。 第１Ａ図及び第１Ｂ図は本発明に従う多重命令実行機械
のブロック図表示である。 ２・・・・・・主計算機、４・・・・・・命令キャッシ
ュ、６・・・・・・データ・キャッシュ、１０・・−・
・・命令レジスタ、２６・・・・・・アドレス発生器、
３２・・・・・・プログラム°スデータス語、３８・・
・・・・アドレス発生器、４０・・・・・・アドレス発
生器、４８・・・・・・汎用レジスタ。 第２図は多重命令語の部分の１つの命令語の命令フォー
マットを示した図である。 第３図はどの様にして命令カウンタが１つの多重命令語
から次の多重命令語に命令カウンタがインクレメントさ
れるかを示す３つの多重命令語の表示である。 第４図は第４Ａ図乃至第４Ｓ図を構成する図面の配列図
である。 第４Ａ図乃至第４Ｓ図は第１図に一般的に図示された多
重命令実行機械のより詳細なブロック図である。 第５図は第５Ａ図乃至第５Ｆ図を構成する多重命令実行
機械のより詳細なブロック図表示である。 第５Ａ図乃至第５Ｆ図は第４０図乃至第４Ｒ図に一般的
に示された実行論理回路網のブロック図である。 第６図は第６Ａ図乃至第６Ｃ図を構成する図面の配列体
図であり、第６Ａ図乃至第６Ｃ図は本発明中に使用され
た多重命令語のタイミング図である。

Claims (1)

1. 【特許請求の範囲】 １ ｎを２以上の整数として、命令シーケンスからｎ個
   の命令を含む群を作成して第１記憶手段に記憶し、その
   際群毎のフェッチ動作及び記憶動作の回数を一定数以下
   に制限すると共に分岐命令を含む群においては該分岐命
   令を常に該群の最後の命令とし、前記第１記憶手段から
   １つの群を読出して第２記憶手段ヘロードし、該第２記
   憶手段ヘロードされた群に含まれるｎ個の命令をｎ個の
   実行手段で同時に実行するようにしたことを特徴とする
   、複数の命令を同時に実行する方法。 ２ 前記ｎ個の命令は１個以上ｎ個までの有効な命令と
   ｎ−ｉ個以下の無効な命令とより成り、前記ｎ個の実行
   手段の各々は対応する命令が有効な場合にのみ該命令を
   特徴とる特許請求の範囲第１項に記載の方法。