JP2532300B2 - 並列処理装置における命令供給装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は並列処理装置に関し、特に、スーパースカ
ラー型プロセサの命令供給方式の効率化に関する。

［従来の技術］ 近年のマイクロプロセサの進歩には目覚ましいものが
あり、その高性能化とともに動作速度も高速化されてき
ている。一方、半導体メモリの高速化がこのマイクロプ
ロセサの高速化に追随することができず、半導体メモリ
のアクセスがプロセサの高速化に対するボトルネックと
なっている。このため、並列処理を行なうことによりマ
イクロプロセサの性能向上を図ることが行なわれてい
る。

このような並列処理を実現する方式の１つに、スーパ
ースカラーと呼ばれる処理方式がある。このスーパース
カラー型のプロセサ（以下、単にスーパースカラーと称
す）は、第30図に示すように、スーパースカラー内部の
スケジューラ200が、命令ストリーム中の並列性を検出
し、並列処理可能な命令を並列に設けられたパイプライ
ンP1、P2およびP3へ供給する方式である。すなわち、ス
ーパースカラーは以下の特徴をもつ処理装置であるとい
える。

（１） 命令を複数個同時にフェッチする。

（２） 複数の機能ユニット（パイプライン） を有しており、複数の命令を同時に実行することができ
る。

（３） フェッチされた複数の命令の中から同時に実行
可能な命令を見つけ出し、この同時に実行可能な命令を
関連の機能ユニット（パイプライン）へ同時に投入す
る。

第31図はスーパースカラーの一般的構成を示す図であ
る。第31図において、スーパースカラーは、各々が所定
の機能を実行する複数の機能ユニット4,5,6および７
と、命令を格納する命令メモリ１と、命令メモリ１から
複数の命令を同時にフェッチする命令フェッチ（IF）ス
テージ２と、命令フェッチステージ２によりフェッチさ
れた複数の命令を同時に受け、この中から同時に実行処
理可能な命令を見出して対応の機能ユニットへ投入する
命令デコード（ID）ステージ３と、演算処理結果等を格
納するためのデータメモリ８とを含む。命令メモリ１
は、キャッシュメモリおよび外部メモリを含み、キャッ
シュヒット（キャッシュメモリ内に要求されたメモリが
存在する状態）の場合には高速で命令を読出すことがで
きる。

命令フェッチステージ２は、命令メモリ２へ命令ポイ
ンタIF PCを与え、この命令ポインタIF PCに対応する
複数の命令を命令メモリ１からフェッチする。

命令デコードステージ３は、命令デコーダおよびパイ
プラインシーケンサを含む。命令デコーダは命令フェッ
チステージ２によりフェッチされた複数の命令を受けて
解読する。パイプラインシーケンサ（命令スケジュー
ラ）はこのデコードされた複数の命令のたとえばマシン
タイプを識別し、異なるマシンタイプの命令を同時に対
応の機能ユニットへ投入する。ここで、マシンタイプと
は、命令がどの機能ユニットで処理されるべきかを示す
情報である。

機能ユニット４ないし７は、それぞれパイプライン化
されており、与えられた命令をクロック信号に応答して
実行する。この第31図においては、４つの機能ユニット
が一例として示されており、最大４つの命令が並列処理
可能である。機能ユニット４および５は整数加算などを
行なうための整数演算ユニットであり、整数演算を行な
う実行ステージ（EX）および書込ステージ（WB）を含
む。書込ステージ（WB）は、処理の実行結果をデータレ
ジスタ（図示せず）へ書込む。

機能ユニット６は、データメモリ８へのアクセス（デ
ータのロードまたはストア）を実行するユニットであ
り、アドレス生成ステージ（ADR）、データメモリ８へ
のアクセス実行ステージ（MEM）およびデータレジスタ
（図示せず）へのデータの書込ステージ（WB）である。
ここで書込ステージ（WB）においてはデータのロードま
たはデータのストアが行なわれる。

機能ユニット７は、浮動小数点加算などを実行するた
めのユニットであり、３段の実行ステージ（EX1、EX2お
よびEX3）と、実行結果のデータレジスタへの書込を行
なう書込ステージ（WB）とを含む。浮動小数点数は指数
と仮数とを用いて表わされ、その小数点の位置が一定し
ない数であり、浮動小数点演算は整数演算などに比べて
その実行により多くのサイクルが必要とされる。

この並列処理装置においては、各段はすべてパイプラ
イン化されており、命令フェッチ、命令デコードおよび
命令実行ならびにデータが書込が互いにオーバラップし
つつ実行される。したがって、命令メモリからフェッチ
された命令が次のサイクルで命令デコードステージでデ
コードされる。次に動作について簡単に説明する。

命令デコードステージ３は、命令フェッチステージ２
へ命令フェッチ要求を出力する。命令フェッチステージ
２は、この命令フェッチ要求に応答して命令ポインタIF
PCを命令メモリ１へ与え、命令メモリ１からその命令
ポインタIF PCに対応する複数の命令をフェッチする。
このフェッチされた複数の命令は命令デコードステージ
３へ同時に与えられる。命令デコードステージ３はこの
与えられた複数の命令を同時にデコードする。この命令
デコードステージ３はさらに、デコードされた命令か
ら、計算リソースおよびデータレジスタが競合しない、
並列処理可能な命令を検出し、この並列処理可能な命令
を対応の機能ユニットへ発行（投入）する。命令を与え
られた機能ユニットはこの与えられた命令に従って処理
を並列に実行する。機能ユニット４ないし７の処理の実
行は、パイプライン化されており、この第31図に示す各
ステージに従って処理が実行される。また、命令フェッ
チステージ２および命令デコードステージおよび命令実
行ステージ（機能ユニット４ないし７）の動作はパイプ
ライン化されており、それぞれ互いにオーバラップしな
がら所定の動作を実行している。

上述のように各ステージの動作をパイプライン化し、
かつ複数の機能ユニットで処理を並列に実行することに
より高速で命令を実行することができる。

［発明が解決しようとする課題］ 上述のように、スーパースカラーにおいては、複数の
命令がフェッチされ、かつ同時に複数の命令が実行され
るため、通常のコンピュータに比べて処理速度の向上を
図ることができる。たとえば、第31図に示す構成におい
て、同時にフェッチされた４つの命令が４つの機能ユニ
ット４ないし７で並列に実行された場合、４クロックサ
イクルで４命令を処理することができる。（機能ユニッ
ト４、５および６のパイプラインが機能ユニット７の処
理完了まで待ち合わせ状態となる場合）。

命令スケジューラ（または命令デコードステージに含
まれるパイプラインシーケンサ）は、効率的に並列処理
が実行されるように命令のスケジューリングを実行する
が、同時にフェッチされた命令が常に同時に処理される
とは限らない。たとえば、以下のようなデータ依存関係
がある命令を考える。

add R1,R2,R3 ;R2＋R3＝R1 sub R4,R1,R5 ;R1−R5＝R4） 命令はレジスタR2の内容にレジスタR3の内容を加
え、その加算結果をレジスタR1に書込む命令である。

命令はレジスタR1の内容からレジスタR5の内容を減
算し、この減算結果をレジスタR4に書込む命令である。
このような命令およびの演算はたとえば「ｘ＋ｙ−
ｚ」という処理に対応する。

この命令およびが同時にフェッチされたとき、こ
れらはレジスタR1を共通に使用しており、命令は命令
の結果を使用することになるため、これらの命令お
よびは同時に実行することができない。このような命
令間のデータ依存関係が存在する場合、命令の発行状況
（命令デコードステージから機能ユニットへの命令の発
行態様）は第32図に示すようになる。

第32図においては、同時に処理可能な命令のみが発行
される状況が示されており、また同時に発行される命令
は、アドレスの小さい方（図の左側に位置する）の命令
から順に決定される。

第32図において、サイクル１においては、命令2,3お
よび４が相互にまたは命令１に対しデータ依存関係を有
するため、これらは発行することができず、命令１のみ
が発行される。

サイクル２においては、命令４は命令４および／また
は命令３とデータ依存関係があり、命令２および命令３
は互いにデータ依存関係を有しないため、命令２および
３が発行される。

サイクル３においては、残った命令４が発行される。

サイクル４において、新たにフェッチされた４つの命
令５ないし８のデコードが行なわれ、相互にデータ依存
関係のない命令５および６が発行される。

サイクル５において命令７および８が相互にデータ依
存関係を有しないためこれらが発行される。ここで、第
32図においては□印で囲んだ数字は、相互にデータ依存
関係のない発行可能な命令を示している。

この第32図に示すような、同時にフェッチされた複数
の命令がすべて発行されるまで次の命令のフェッチを待
ち合わせる方式の場合、最初にフェッチされた命令１な
いし４と、次にフェッチされた命令５ないし８がすべて
発行されるまでに５サイクルが必要とされる。したがっ
て、このような命令供給および発行方式では、パイプラ
インに空きが生じ、並列処理装置の高速処理性能が損な
われる。

このような場合もし、第32図において命令４と命令５
および６との間にデータ依存関係が存在せず、かつ任意
の数の命令を命令メモリからフェッチすることが可能で
あれば、第33図に示す命令発行方式を実現することがで
きる。第33図は改良された命令発行方式における命令発
行状況を示す図である。

第33図を参照して、サイクル４において、同時にフェ
ッチされた４つの命令１ないし４のうち、命令１が発行
される。

サイクル２において、新たに命令５が供給され、命令
２ないし５のデコードが行なわれる。この４つの命令２
ないし５のうち、依存関係のない命令２および３が発行
される。

サイクル３において、新たに命令６および７が供給さ
れ、命令４ないし７がデコードされる。このデコード結
果に従って命令４、５および６が発行される。

サイクル４において、新たに命令8,9および10が供給
され、命令７ないし10のデコードが行なわれ、このデコ
ード結果に従って命令７および８が発行される。

この第33図に示す命令発行方式においては、命令１な
いし８の８個の命令の発行に４サイクルが必要とされる
だけであり、第32図に示す方式に比べてより高速で命令
の処理実行を行なうことができる。この第33図に示す命
令発行手順を実現する手法の１つとして第34図に示す方
法が考えられる。第34図は第33図に示す命令発行状況を
実現するための命令の供給手順を示す図である。

第34図を参照して、ステップ（１）において、命令レ
ジスタ（命令を保持するレジスタ）に保持された命令２
ないし５のうち命令２および３が発行されると命令レジ
スタに空きが生じる。

ステップ（２）において、この空きの生じたレジスタ
の数だけ命令レジスタの内容をシフトさせる。すなわち
第34図のステップ（２）において命令４および５は左へ
２つだけレジスタ位置がシフトされる。

ステップ（３）において、この空きの生じた命令レジ
スタ内へ次の命令６および７がフェッチされる。この第
34図に示すステップ（１）ないし（３）を１サイクルで
実行する必要がある。この第34図に示す命令シフト動作
を実行する構成としては第35図に示すような構成を考え
ることができる。

第35図において、命令デコードステージは、命令を格
納する命令レジスタIR1〜IR8と、与えられた命令をシフ
トさせるバレルシフタBRと、命令デコーダIDとを含む。
命令レジスタIR1〜IR4は命令フェッチステージ２により
フェッチされた命令およびバレルシフタからシフトされ
た命令を格納する。命令レジスタIR5ないしIR8は、命令
デコーダIDへ与えられる命令がデコードされずに格納さ
れる。バレルシフタBRは、命令レジスタIR5ないしIR8か
らの命令のうち、命令デコーダIDからの発行命令数情報
に従って命令をシフトさせる。

通常、並列演算処理装置は第36図に示すように２相の
互いに重なり合わないクロック信号ＴおよびＬに従って
動作している。次に動作について簡単に説明する。

前のサイクルでフェッチされた命令がクロック信号Ｔ
に応答して命令レジスタIR1〜IR4で保持される。命令レ
ジスタIR1〜IR4の保持命令は命令デコーダIDへ与えら
れ、デコードされ、該デコード結果に従って機能ユニッ
トへ発行される。

一方、命令レジスタIR5〜IR8はクロック信号Ｌに応答
してその命令デコードIDへ与えられた命令を保持しバレ
ルシフタBRへ与える。バレルシフタBRは、命令デコーダ
IDからの発行命令数情報に応答して、この命令レジスタ
IR5〜IR8から与えられた命令をシフトさせる。このバレ
ルシフタBRの内容は、次のクロック信号Ｔに応答して命
令レジスタIR1〜IR4へ与えられて保持される。

この場合、バレルシフタはクロック信号Ｌから次のク
ロック信号Ｔの間にその命令のシフト動作を完了してい
なければならない。しかしながら、バレルシフタBRにお
いては、命令長が長く（たとえば32ビット）、高速でそ
の命令シフト動作を実行することができず、命令シフト
動作に長時間を要する。したがって、次のクロック信号
Ｔに応答して命令レジスタIR1〜IR4へ命令を与えて保持
させることができなくなるため、高速で命令デコーダID
へ命令を供給することができなくなり、並列処理装置の
高速動作性が損なわれる。

また、命令メモリは、この命令レジスタIR1〜IR4にお
いていくら空きレジスタが存在しているかという情報を
知り、この情報に基づいて命令供給数および命令供給位
置を定める必要がある。この命令レジスタIR1〜IR4にお
いていくつ空きレジスタが存在するかの情報は命令デコ
ーダからの発行命令数情報で得られるが、この命令発行
数情報が発生されるのは命令デコーダIDにおけるデコー
ド動作後であり、また、この情報に従って、命令メモリ
において命令供給数および命令供給位置を判定するのに
長時間を要し、またその判定動作開始タイミングも遅
い。このため、所望の命令をフェッチするのに長時間を
要することになり、パイプライン構成を乱さずに実行す
るためには、クロック信号ＴおよびＬの周期が長くな
り、並列演算処理装置の高速動作性が損なわれる。それ
ゆえ、この発明の目的は並列処理を効率的に行なうこと
のできる並列処理装置を提供することである。

この発明の他の目的は並列処理を効率的に行なうこと
のできる命令供給装置を備えた並列処理装置を提供する
ことである。

［課題を解決するための手段］ この発明に係る並列処理装置における命令供給装置
は、命令メモリ装置からの命令の供給の有無を示す信号
と、リセット信号と、分岐が発生したことを示す分岐発
生指示情報とに応答して、命令の有効／無効を示す有効
性プラグを形成する手段と、命令メモリから同時にフェ
ッチされた複数の命令と、この同時にフェッチされた複
数の命令の上記命令メモリにおけるアドレスと有効性フ
ラグとを同時に格納する記憶手段を含む。この記憶手段
は、１エントリが１命令と、対応のアドレスと、対応の
有効性フラグとからなる複数のエントリ格納領域を備え
る。またこの記憶手段は、各々に異なる書込エントリ内
容が同時に伝達される複数の入力ポートと、各々に異な
る読出エントリ内容が同時に伝達される複数の出力ポー
トと、書込キューアドレスおよび読出キューアドレスに
応答して複数の書込エントリおよび複数の読出エントリ
を複数の入力ポートおよび複数の出力ポートへそれぞれ
接続する手段を含む。

この命令供給装置はさらに命令デコーダからの命令発
行数情報と分岐発生指示情報と命令供給有無指示信号と
に応答して、上記書込キューアドレスおよび読出キュー
アドレスをそれぞれ生成する手段を備える。

この記憶手段から同時に読出された複数のエントリの
内容が命令デコード装置へ与えられる。

［作用］ 記憶装置は、互いに独立にアクセス可能な複数の入力
ポートおよび複数の出力ポートを含む。この複数の入力
ポートへは同時に命令メモリからフェッチされた複数の
命令、アドレスおよび有効性フラグを伴なってそれぞれ
の入力ポートを介して異なるエントリ領域へ同時に格納
される。

またこの複数のエントリ格納領域からは読出キューア
ドレスに応答して同時に複数のエントリ領域が選択され
それぞれ異なる出力ポートに接続され、これにより複数
のエントリ内容が同時に読出される。

この入力ポートおよび出力ポートはそれぞれ独立にア
クセス可能であるため、エントリへの書込読出を同時に
実行することができる。また書込キューアドレスおよび
読出キューアドレスは、それぞれ命令の発行状況および
命令メモリからの命令供給状況に応じて選択され、常に
同一数の命令が発行対象命令として命令デコード装置へ
与えられる。有効性フラグは該命令の発行の可否を決定
する。

これにより、命令デコード装置へは、常に発行された
命令数を補償する命令が同時に与えられ、効率的に命令
供給を実行することができることになり、命令実行を高
速で行なうことが可能となる並列処理装置を実現する。

［発明の実施例］ 第１図はこの発明の一実施例であるスーパースカラー
の要部の構成を示す図である。第１図に示す構成はスー
パースカラーの命令デコード・ステージに対応する。こ
の第１図に示す装置は、２相の互いに重なり合わないク
ロック信号ＴおよびＬ（第36図参照）に応答して動作す
る。

図示しないが命令フェッチ・ステージ（第36図参照）
は、この命令デコード・ステージからの命令フェッチ要
求に従って複数（本実施例では４つ）の命令を命令メモ
リからフェッチする。フェッチした命令IC dataおよび
このフェッチした命令の論理アドレスIF PC Ｌは、命
令が命令メモリから供給されることを示す信号IC read
yとともにこのデコード・ステージへ供給される。フェ
ッチ命令の論理アドレスIF PC Ｌは、命令フェッチ・
ステージに含まれる、命令メモリのアドレスを作成する
ポインタから供給される。

命令メモリは、たとえばキャッシュミス等により低速
の主メモリ（または外部メモリ）へアクセスしている状
態または命令メモリがアクセスを受けている状態等にお
いては、命令メモリが命令フェッチ要求を受入れられな
いことを示す信号IC busyを発生してデコード・ステー
ジへ与える。

第１図を参照して、この発明の一実施例である命令供
給装置は、命令メモリからフェッチされた命令の論理ア
ドレス（IF PC Ｌ）、フェッチされた命令（IC dat
a）およびこの命令の有効／無効を示す有効性フラグ（i
nst avail）を１エントリとして格納するランダム・ア
クセス・メモリ（RAM）からなるキュー９を含む。この
キュー９は、後にその構造を詳細に説明するが、たとえ
ば12エントリを格納することができ、かつ複数の書込ポ
ートおよび複数の読出ポートを有する。この複数の書込
ポートおよび複数の読出ポートにより、１つの書込ゲー
トおよび読出ゲートを指定することにより、連続する複
数（本実施例では４つ）のエントリの内容を同時に書込
または読出すことができる。

このキュー９への命令の書込および読出ならびに格納
された命令の有効無効を制御するために、クロック信号
Ｔに応答して、与えられた信号を保持するＴラッチ回路
10,11,12,13および28と、各Ｔラッチ回路10〜13および2
8に対応して設けられ、対応のＴラッチ回路の出力デー
タ（保持データ）をクロック信号Ｌに応答して保持する
Ｌラッチ回路17,18,19,20および29と、各Ｌラッチ回路1
7〜20および29の保持データと命令デコード26からの信
号br taken、issued inst count、およびbranch is
t entryとから、キュー９の読出アドレス、書込アドレ
ス、動作制御信号および命令の有効／無効を示す信号を
発生する論理回路30,32,32、33、34、35および36ならび
に50を含む。

Ｔラッチ回路10（以下、キュートップラッチ10と称
す）は、キュー９に命令メモリからフェッチされた命令
を書込むべき複数のエントリの最初のアドレスを示すア
ドレスqueue topをクロック信号Ｔに応答して保持す
る。すなわち、キュー９に４つの命令が格納される場
合、命令、その論理アドレスおよび有効性フラグはキュ
ー９のアドレス： queue top,queue top＋１ queue top＋2,queue top＋３ に書込まれる。ここで「＋」はキュー９が有する全エン
トリ数（本実施例では12）についてのモジュロ加算であ
る。

Ｌラッチ回路17（以下、キュートップＬラッチ17と称
す）は、キュートップラッチ10の保持データを、クロッ
ク信号Ｌに応答して保持する。

Ｔラッチ回路11（以下、スコープラッチ11と称す）
は、クロック信号Ｔに応答して、キュー９から同時に読
出されるべき４エントリの最初の１エントリが登録され
ているキュー９のアドレスをクロック信号Ｔで保持す
る。すなわち、キュー９のアドレス： scope,scope＋1, scope＋2,scope＋３ のエントリの内容が読出される。ここで、「＋」はキュ
ー９の全エントリ数（本実施例では12）についてのモジ
ュロ加算である。

Ｔラッチ回路（以下、命令フェッチラッチと称す）12
は、命令フェッチを行なうことを示すフラグIC fetch
をクロック信号Ｔに応答して保持する。この命令フェッ
チ要求フラグIC fetchが“1"のサイクルにおいては、
命令フェッチ要求が命令フェッチステージへ発行され
る。

Ｌラッチ回路（以下、命令フェッチＬラッチと称す）
19は、クロック信号Ｌに応答して、命令フェッチラッチ
12にラッチされたフラグIC fetchを保持する。

Ｔラッチ回路（以下、命令ミスラッチと称す）13は、
命令メモリからの命令の待機状態であることを示すフラ
グIC missをクロック信号Ｔに応答して保持する。

Ｌラッチ回路（以下、命令ミスＬラッチと称す）20
は、この命令ミスラッチ13の保持するフラグIC missを
クロック信号Ｌに応答して保持する。

Ｔラッチ回路（以下、初期状態ラッチを称す）28は、
クロック信号Ｔに応答してキュー９の初期状態を表わす
フラグqueue init stateを保持する。

Ｌラッチ回路（以下、キュー初期状態Ｌラッチと称
す）29は、キュー初期状態ラッチ28の保持するフラグqu
eue init stateをクロック信号Ｌに応答して保持す
る。

論理回路30（以下、キュートップロジック30と称す）
は、命令デコーダ26からの分岐発生信号br takenと、
キュー初期状態Ｌラッチ29の保持するキュー初期状態フ
ラグqueue init stateと、信号IC readyと、キュー
トップＬラッチ17からのキュー９の書込先頭アドレスqu
eue topと、命令フェッチＬラッチ19からのフラグIC
fetchと、論理回路31からの次のサイクルにおけるキュ
ー９の読出先頭アドレスscope nextと、キュー９が利
用可能（書込可能）であるか否かを示す論理回路34から
のフラグqueue availおよび命令デコーダ26から発生さ
れる、分岐命令が登録されたエントリのアドレスbranch
inst entryとに応答して、次のサイクルにおけるキ
ュー９の書込先頭アドレスquee top inを形成し、キ
ュートップラッチ10、論理回路34および50へ与える。

論理回路31（以下、スコープネクストロジック31と称
す）は信号br tkenと、スコープＬラッチ18からの読出
先頭アドレスscope Ｌと、命令デコーダ26からの発行
命令数データissued inst countおよびアドレスbranc
h inst entryとに応答して、次のサイクルにおけるキ
ュー９の書込先頭アドレスscope nextを発生するとと
もに、このアドレスscope nextが11より大きいことを
示すフラグscope＞11を発生する。次のサイクルにおけ
るアドレスscopeを示す信号scope nextはスコープラッ
チ11および論理回路50へ与えられるとともに論理回路34
へも与えられる。フラグscope＞11は論理回路50へ与え
られる。

論理回路33（以下、命令ミスロジック33と称す）は、
命令フェッチＬラッチ19からのフラグIC fetch Ｌ
と、命令ミスＬラッチ20からのフラグIC miss Ｌと、
フラグbr takenと、信号IC readyとに応答して、、命
令待ち状態であるか否かを示す信号IC missを作成して
命令ミスラッチ13へ与える。

論理回路36（以下、キュー初期状態ロジック36と称
す）は、キュー初期状態Ｌラッチ29からの信号queue i
nit state Ｌと、信号br takenと、命令ミスＬラッ
チ20からの信号IC miss Ｌと、命令フェッチＬラッチ
19からの信号IC fetch Ｌと、信号IC readyとに応答
してキュー９が初期状態であるかを示す信号queue ini
t stateを作成してキュー初期状態ラッチ28へ与える。

論理回路34（以下、キューアベールロジック34と称
す）は、キュートップＬラッチ17からのアドレスqueue
top Ｌと、スコープネクストロジック31からのアド
レスscope nextと、信号br takenと、キュートップロ
ジック30からのアドレスqueue top in、論理回路50か
らのキュー９の状態（第１、第２および第３の状態：こ
れは後に説明する）を示す信号queue stateとに応答し
て、キュー９が利用可能であるか否かを示す信号queue
availを発生し、キュートップロジック30へ与える。

論理回路32（以下、命令フェッチロジック32と称す）
は、命令メモリまたは命令フェッチステージから与えら
れる、命令メモリが命令フェッチ要求を受入れられない
状態を示す信号IC busyに応答して、命令メモリへフェ
ッチ要求を出すか否かを示す信号IC fetchを発生し、
命令フェッチラッチ12へ与える。

論理回路35（以下、命令アベールロジック35と称す）
は、信号IC readyと、信号IC fetch Ｌと、信号br
takenと、信号IC miss Ｌとに応答して、キュー９に
含まれる命令が有効であるか否かを示すフラグinst av
ail inを発生し、キュー９のエントリ内の有効性フラ
グinst availの値を決定する。

論理回路50（以下、キューステートロジック50と称
す）は、命令デコーダ26からのアドレスbranch inst
entryと、キュートップロジック30からのフラグqueue
top＞11と、スコープネクストロジック31からのフラグs
cope＞11とアドレスscope nextとに応答して、キュー
９が、第１の状態、第２の状態および第３の状態のいず
れにあるかを示す信号queue stateを発生し、キューア
ベールロジック34へ与える。ここで第１の状態はキュー
９が初期状態にあり、その書込先頭アドレスqueue top
および読出先頭アドレスscopeがともに０または同一で
あり、またアドレスqueue topからの４エントリの有効
性フラグinst availがすべてオフ（０）の状態を示
す。この状態はリセット状態、分岐発生状態および命令
到着待ち状態のいずれかの状態である。第２の状態は、
読出先頭アドレスscopeが書込先頭アドレスqueue top
以下の状態、すなわち、 scope≦queue top の状態でありノーマル（NORMAL）状態である。

第３の状態は書込先頭アドレスqueue topが読出先頭
アドレスscope以下の場合であり、すなわち、 queue top≦scope の状態を示す。この第３の状態はリバース（REVERSE）
状態と呼ばれる。この第２の状態および第３の状態を区
別することにより、アドレスscope nextとアドレスque
ue top inが等しくなった状態において、キュー９が
空の状態であるのか満杯（フル）状態であるのかを区別
することができる。すなわち、第２の状態からscope n
ext＝queue top inとなった場合、このときはキュー
９は空の状態を示している。また、第３の状態からscop
e next＝queue top inとなった場合、このときはキ
ュー９はフル状態となる。この第２および第３の状態に
ついては後に詳細に説明する。

キュー９と命令デコーダ26との間には、キュー９から
読出された複数のエントリの内容をクロック信号Ｌに応
答して保持するＬラッチ回路14、15および16が設けられ
る。Ｌラッチ回路14（以下、IRLラッチ14と称す）は、
キュー９から同時に読出された複数の命令instを保持す
る。

Ｌラッチ回路15（以下、PCLラッチ15と称す）は、キ
ュー９から同時に入力された命令に対応するアドレスPC
を保持する。

Ｌラッチ回路16（以下、命令アベールＬラッチ16と称
す）は、キュー９から読出された命令に付随する有効性
フラグinst availを保持する。

命令デコーダ26は、このIRLラッチ14、PCLラッチ15お
よび命令アベールＬラッチ16からのアドレス、命令およ
び有効性フラグに応答して、与えられた複数の命令をデ
コードし、並列実行可能な命令を検出し、その命令を機
能ユニットへ発行する。この同時に機能ユニットへ発行
される命令は、PCLラッチ15からのアドレスの小さい順
に決定され、複数の命令が依存関係を有する場合には、
アドレスの小さい方の命令が先に発行される。また、一
般によく知られているように、分岐命令が、プログラム
・カウンタ相対の分岐命令である場合、分岐命令にエン
コードされている即値により分岐先アドレスが表わされ
る。この分岐先アドレスを即値を用いて表現する方法
は、一般によく知られており、この場合、命令メモリに
対する分岐先アドレスは、その分岐命令の命令アドレス
とそこにエンコードされている即値とを加算することに
より得られる。このようなプログラム・カウンタ相対の
分岐命令の場合の分岐先アドレスを計算するために、キ
ュー９に、命令のアドレス（論理アドレス）が格納され
る。この分岐先アドレスの計算は命令デコーダ26におい
て実行される。その加算結果が命令フェッチステージ２
へ与えられる。

次に、この発明による命令フェッチ方式の基本的な動
きについて説明する。

第２図は、キュー９の概念的構成を示す図である。第
２図において、キュー９は、アドレス０ないし11の付さ
れた記憶領域を有し、各アドレスに対応して１個のエン
トリＥが格納される。各エントリＥは、命令メモリから
フェッチされた命令のアドレス（論理アドレス）を格納
する領域Ｉと、命令メモリからフェッチされた命令IC
dataを格納する領域IIと、この対応の命令が有効である
か否かを示すフラグinst availを格納する領域IIIとを
含む。このアドレスIF PC Ｌと、命令IC dataおよび
フラグinst avail inはそれぞれ４つの命令が並列に
このキュー９に伝達され、４つの異なるアドレス領域に
同時に格納される。このキュー９のエントリの登録領域
はアドレスqueue topにより指定され、アドレスqueue
top〜queue top＋３の領域に格納される。

このキュー９からの命令の読出は、４つの命令が並列
に読出されることにより行なわれる。この読出のアドレ
スの指定は、アドレスscopeにより行なわれ、アドレスs
cope〜scope＋３のアドレスに登録されたエントリが並
列が同時に読出される。次に、第３図を参照してこの発
明によるフェッチ方式の基本的な動作について説明す
る。

まず状態（１）はリセット直後または初期化直後の初
期状態（第１の状態）である。この初期状態において
は、アドレスqueue topおよびscopeはともにキュー９
の初期アドレス０を示している。このとき、キュー９に
おいてはqueue topすなわちアドレス０から始まる有効
性フラグはオフ（０）とされる。この状態においては、
有効性フラグがオフ（０）を示しているためそのキュー
９のアドレス０〜３の４エントリは無効であり、発行ま
たは実行が禁止されていることを示している。

状態（２）において、アドレスqueue topが示すアド
レス０から始まる４つのアドレスに対して命令が書込ま
れる。この書込まれた命令は有効な命令であるため、こ
れに対応する有効性フラグがオン（１）とされ、この書
込まれた命令が有効であることが示され、この４つのエ
ントリの命令の読出、発行／実行可能なことが示され
る。この状態（２）においては、まだqueue topの変更
は行なわれていない。この状態（２）においては、アド
レスscopeが示すアドレス０から始まる４つのエントリ
が読出され、命令デコーダへ与えられ、解読される。

状態（２）において、命令デコーダから２つの命令が
同時処理可能であるとして機能ユニットへ発行され、読
出先頭アドレスscopeがアドレス２へ変更される。

状態（３）のサイクルにおいては、書込先頭アドレス
queue topがアドレス４に変更されており、このアドレ
ス４から始まる４つのアドレス領域に次の４つの命令４
ないし７がそれぞれ格納される。この新たに書込まれた
命令４ないし７に対応する有効性フラグも同時にオンと
される。

状態（４）は、１つの命令が発行された後の状態を示
している。１命令が発行されたため、読出先頭アドレス
scopeは１つ移動し、アドレス３を示す。またこの状態
（４）においては、新たに４つの命令８ないし11が書込
先頭アドレスqueue topが示すアドレス８から連続する
４つのアドレス領域にそれぞれ書込まれており、対応の
有効性フラグもオン（１）とされる。この状態（４）の
サイクルにおいては、アドレスscopeが示すアドレス３
から始まる４つのアドレスの命令がキュー９から読出さ
れ命令デコーダへ与えられて解読される。

状態（５）は、前のサイクルにおいて命令デコーダか
らは１つも命令が発行されなかった場合の状態で示して
いる。この場合、発行された命令数は０であるため、書
込先頭アドレスscopeは移動せず、アドレス３を示す。
この状態（５）のサイクルにおいては、アドレスscope
が示すアドレス３から始まる４つのアドレスの命令が再
びキュー９から読出されて命令デコーダにより解読され
る。この状態（５）においては、先のサイクルにおいて
queue top＋４（12のモジュロ加算）が行なわれ、書込
先頭アドレスqueue topは０（８＋４＝０）となり、ア
ドレス０を示している。この場合、queue topから始ま
る４つのアドレス領域は、まだ発行されていない命令
（アドレス３の命令）を含んでいるため、キュー９への
命令の取込は行なわれない。

状態（６）は、前のサイクルで命令デコーダから３つ
の命令が発行された場合の状態を示している。３命令が
発行されたため、読出先頭アドレスscopeは３シフトさ
れ、アドレス６を示している。書込先頭アドレスqueue
topが示すアドレス０から始まる４つのアドレス領域
に命令12,13,14および15が格納される。この命令12ない
し15は有効であるため、それに対応する有効性フラグが
オン状態とされる。このキュー９において空き領域があ
るか否かの判定は、キューアベールロジック34から出力
される信号queue availにより行なわれる。

次に、分岐命令による分岐が生じた場合の基本的動作
についてそのフローを示す第４図を参照して説明する。
いまキュー９が状態（１）にあった場合を想定する。こ
の状態（１）においては、アドレスqueue topはアドレ
ス10を示しており、アドレスscopeはアドレス２を示し
ている。この状態（11）においては、アドレス10,11,0,
1に命令8,9,10および11が書込まれる。キュー９のアド
レス2,3,4および５に格納されている命令2,3,4,5が読出
されて命令デコーダへ与えられる。この状態（11）のサ
イクルにおいて、アドレス４の命令２が分岐命令であ
り、この分岐命令２に従って分岐が生じたとする。次の
状態（12）においては以下のことが行なわれる。

キュー９のアドレス４以降の内容は、命令２において
分岐が生じたためもはや不要である。

アドレスqueue topに続くアドレスすなわちアドレス
４ないし７に格納された４エントリの有効性フラグをオ
フ（０）に設定する。

アドレスqueue topおよびscopeをキュー９のアドレ
ス４に設定する。

また、分岐先命令のアドレスは、このサイクルで命令
メモリへ送られ、分岐先命令はその次のサイクルで命令
メモリから供給される。すなわち、分岐先命令はこのサ
イクルではキュー９には書込まれない。

アドレスscopeより始まる４エントリの命令は発行対
象として解読することができる。しかしながら、これら
の内容は機能ユニットへ発行してはならないものである
ため、このサイクルにおいては、アドレスqueue topよ
り始まる４エントリの有効性フラグがオフ（０）に設定
される。

状態（13）においては、アドレスqueue topから始ま
るアドレス４ないし７の領域に分岐先命令20〜23が命令
メモリから供給されて書込まれる。またこの命令20ない
し23は分岐先命令であり、解読・発行されるべきもので
あるため、その有効性フラグもオン（１）に設定され
る。

このサイクルにおいては、またアドレスscope（キュ
ーアドレス４）から始まる４エントリの命令20ないし23
が命令デコーダへ与えられ、解読される。

次に、プロセサからの命令フェッチ要求に対して、命
令メモリから命令を供給することができない場合の基本
的な動きについてそのフローを示す第５図を参照して説
明する。

いま、キュー９が第５図に示す状態（21）にあった場
合を想定する。この状態（21）においては、キュー９の
アドレス０ないし３へ命令８ないし11が書込まれ、一
方、キュー９のアドレス6,7,8および９に格納されてい
る命令2,3,4および５が命令デコーダへ与えられ、発行
対象として解読される。

このサイクルにおいて命令2,3および４が機能ユニッ
トへ発行されたとする。

このサイクルにおいて、命令メモリに対して行なった
命令フェッチ要求に対して、命令メモリは何らかの原因
（たとえば命令メモリがキャッシュで構成される場合、
キャッシュミス）によりこのサイクル内で命令を供給で
きなかったとする。

状態（22）においては、前のサイクルで命令2,3およ
び４が発行されているため、アドレスscopeが３つシフ
トしてアドレス９を示している。

また、アドレスqueue topはアドレス４を示してい
る。命令メモリから命令が供給されていないため、この
キュー９のアドレス4,5,6および７に格納されている命
令はフェッチ要求が出された命令と異なるため、解読し
てはならない。そこで、命令が命令メモリから供給され
ない場合、このアドレスqueue topに続くアドレスに格
納された４エントリの有効性フラグがオフ（０）に設定
される。

状態（23）においてもまだ命令メモリから命令が供給
されず、プロセサは命令到着待機状態にある。このため
キュー９への命令書込は停止する。一方、命令フェッチ
が行なわれなくても、キュー９に未発行の命令が存在す
れば命令デコーダを介して機能ユニットへの命令発行が
続行される。この第５図に示す例においては、前のサイ
クル（状態（22））において２命令が発行されており、
このアドレスscopeは11を示している。

状態（24）において、命令が命令メモリから到着した
ため、アドレスqueue top（アドレス４）から始まるキ
ュー９の４エントリに命令が書込まれる。すなわち、命
令12〜15がアドレス４〜７にそれぞれ書込まれる。

また前のサイクルにおいて２つの命令（命令７および
８）が発行されており、アドレスscopeはアドレス１を
示す。

次に、第３図ないし第５図に示す動作を実現するため
のロジック30ないし36の論理について説明する。まず、
キュートップロジック30が実現するロジックについて説
明する。

（１） 初期状態：この状態は次の２つの状態を含む。

（ａ） リセット状態：信号reset＝１ このとき、queue top＝０となる。

（ｂ） 初期化状態：信号queue init state Ｌ＝１ この状態は、キュー９の書込先頭アドレスはキュート
ップＬラッチ17の保持するアドレスに設定される。した
がって、 queue top in＝queue top Ｌ となる。

次に非初期状態、すなわちreset・queue init stat
e Ｌ＝０の場合について説明する。ここで「・」は論
理積演算を示す。

（２） 分岐発生状態：信号br taken＝1: この状態においては、アドレスqueue topは、キュー
９において分岐命令が格納されたアドレスに設定され
る。したがって、このときは、 queue top in＝branch inst entry となる。

（３） 命令フェッチ要求が出されても命令供給が行な
われない場合:IC fetch Ｌ＝１かつIC ready＝０ このとき、アドレスqueue topは前のサイクルと同じ
値を維持するので、 queue top in＝queue top Ｌ となる。

（４） 発行された命令フェッチ要求に対し命令供給が
行なわれ、かつキュー９に空きが存在する場合 :IC fetch Ｌ＝１かつIC ready＝１、かつqueue av
ail＝１ このとき、アドレスqueue topは次のサイクルにおい
て４シフトされるため、 queue top in＝queue＋４ となる。ここで、「＋」はモジュロ12の加算である。し
たがって、 if（queue top＞11） ｛queue top in＝queue top in−12｝ となる。

（５） 命令フェッチ要求が出され、命令供給が行なわ
れても、キューに空き領域（４エントリ分）が存在しな
い場合 :IC fetch Ｌ＝１かつIC ready＝１かつqueue avai
l＝０ この状態はキュー９に４エントリ分の命令を書込む領
域が存在しないため、命令の書込みが行なわれない状態
を示しており、アドレスqueue topは前のサイクルと同
じ状態を維持する。したがって、 queue top in＝queue top Ｌ となる。

（６） 命令到着待ち状態の場合 ：この状態は２つある。

（ａ） 命令フェッチ要求が出されても何らかの原因
（キャッシュミス等）により命令供給が行なわれない場
合 :IC fetch Ｌ＝１かつIC ready＝０ この状態では前のサイクルのqueue topが保持され
る。したがって、 queue top in＝queue top Ｌ となる。

（ｂ） たとえば命令メモリがアクセスを受入れられな
い状態にあるとき ：この状態はIC miss Ｌ＝１かつIC ready＝０ この状態では、命令が供給されていないため、アドレ
スqueue topは前の値を保持する。したがって、 queue top in＝que top Ｌ となる。

（７） たとえばキャッシュミス等による命令到着待ち
状態において命令が与えられ、かつキュー９に空き領域
が存在する場合： IC miss Ｌ＝１かつIC ready＝１かつqueue avail
＝１ この状態では、与えられた命令をキュー９にすべて書
込むことができる。このときには、このサイクルでは、
queue top in＝queue top Ｌ＋４ となる。ただし「＋」はモジュル12のモジュロ加算であ
る。

（８） 命令到着待機状態において命令が供給されても
キュー９に空き領域が存在しない場合 :IC miss Ｌ＝１、かつIC ready＝１、かつqueue a
vail＝０ このとき、キュー９には命令を書込むことができない
ので、アドレスqueue topは前のサイクルの値を保持す
る。したがって、 queue top in＝queue top Ｌ となる。

（８） 命令フェッチ要求を出しておらず、また命令到
着待ち合わせ状態でもない場合 :IC fetch Ｌ＝０かつIC miss Ｌ＝０ この状態はたとえば割込み処理などにより、命令メモ
リの命令の実行が中断される状態である。この状態では
アドレスqueue topは前のサイクルの値を維持する。し
たがって、 queue top in＝queue top Ｌ となる。この上述の論理を第６図に一覧にして示す。

このキュートップロジック30が実行する論理は上述の
説明から明らかであろう。このキュートップロジック30
の具体的構成は、第６図に示す論理表を満足する構成で
あればどのようなものであってもよい。たとえば単純に
は、この第６図に示す表の各列（横方向）が示すロジッ
クをたとえばANDゲートにより形成し、この各列のロジ
ックの論理和をとる回路構成を用いて実現できる。

次にスコープネクストロジック31の実行する論理動作
について説明する。

（１） リセット状態：信号reset＝１ この状態ではアドレスscopeは０に設定される。すな
わち、 scope next＝０である。

（２） 分岐命令の発行 :br taken＝１ この場合、第４図に示すように、アドレスscopeは分
岐命令を格納するキュー９のアドレスに設定される。し
たがって、scope next＝branch inst entry となる。

（３） この上述の状態以外の場合:reset＝０かつbr
taken＝０ この状態においては、アドレスscopeは発行命令数に
従ってシフトする。すなわち、 scope next＝scope Ｌ＋issued inst count となる。ここで、「＋」はモジュール12のモジュロ加算
である。したがって、 scope＞11＝＝１のとき、 scope next＝scope next−12 となる。

このスコープネクストロジック31の実現する論理は第
７図に一覧にして示される。

ここでフラグscope＞11,queue top＞11はアドレスsc
opeおよびqueue topがキュー９を一巡りしたことを示
す。

次に第８図を参照して命令フェッチロジック32の実現
する論理について説明する。

（１） 命令フェッチ要求は、リセット状態のときまた
は命令メモリが、命令フェッチ要求を受入れられる状態
のとき発生される。すなわち、 reset!＝１かつIC busy!＝１のときに IC fetch＝１ となる。ここで「！」は否定を示す符号である。

（２） 命令フェッチ要求が出されないのは上述のごと
くリセット状態または命令メモリが命令フェッチ要求を
受入れない状態のときである。したがって上の状態
（１）以外すべて IC fetch＝０ となる。次に命令ミスロジック33が実現する論理につい
て第９図を参照して説明する。

信号IC missは、命令メモリからの命令到着待ち状態
であることを示すフラグである。この命令ミスロジック
33は次のサイクルのフラグIC missの状態を決定する。

（１） リセット状態:retet＝１ この状態においては、まだ何ら命令は発生されておら
ず命令を待つ必要もなく、フラグIC missは０である。

（２） 動作時において、分岐命令が発生した場合 :br taken＝１ この状態においては、次のサイクルで分岐先命令のフ
ェッチが行なわれるため、命令待ち合わせ状態となるこ
とはなく、フラグIC missは０となる。

（３）命令フェッチ要求が出されても命令メモリから命
令が供給されない場合 :IC fetch Ｌ＝１かつIC ready＝０ この状態では、次のサイクルは命令供給待機状態であ
り、次のサイクルで命令が与えられればその命令を書込
む必要がある。フラグIC missは１となる。

（４） 命令メモリから命令供給がされた場合 :IC ready＝１ この状態は命令メモリから命令が供給されたことを示
しており、次のサイクルにおいて命令待ち合わせ状態と
なる必要はなく、フラグIC missは０となる。

（５） 動作状態において、分岐命令が発生せず、命令
フェッチ要求も発生されず、また命令メモリからの命令
供給指示も与えられない状態 :br taken＝０、かつIC fetch Ｌ＝０、かつIC rea
dy＝０ この状態は、たとえば割込み処理などによる実行の中
断状態などが生じており、フラグIC missは前のサイク
ルの値を保持する必要があるため、 IC miss＝IC miss Ｌ、 となる。

次に第10A図および第10B図を参照してキューアベール
ロジック34が実現する論理動作について説明する。

（１） リセット状態:reset＝１ この状態においては、キュー９においては命令は何ら
格納されていないため、キュー９には、アドレスqueue
topからの連続する４つのアドレス領域に４つの命令
を書込むことができる。したがってこの場合、 queue avail＝１ となる。

（２） 分岐命令が発生した場合:br taken＝１ この状態においては、第４図に示すように、queue t
opから始まるアドレスに分岐先命令を書込む必要がある
ため、空き領域が等価的に存在することになる。したが
って、 queue avail＝１ となる。

分岐が発生していない状態において、キューフルロジ
ック（これは以下に説明する）がキュー９に空き領域
（４エントリ分）が存在していることを示している場合
には、 queue avail＝１となり、またこのキューフルロジッ
クがキュー９が空き状態（４命令を書込むエントリ分の
領域）にないことを示している場合に queue avail＝０となる。すなわち、 この状態においてはqueue avail＝!queue fullとな
る。

次に、キューフルロジックについて説明する。このキ
ューフルロジックは第１図におけるキューアベールロジ
ック34に含まれている。このキューフルロジックが実行
する論理を第10B図を参照して説明する。

（１） このキューフルロジックはスコープネクストロ
ジック31からのアドレスscopeとキュートップロジック3
0からのアドレスqueue top inに従ってキュー９が空
き領域を有しているか否かを判定する。ここで、スコー
プネクストロジック31から出力されるアドレスscopeは
次のサイクルにおける読出先頭アドレスを示しているた
めscope nextとして説明する。

（１） 次のサイクルにおける読出先頭アドレスscope
nextが次のサイクルにおける書込先頭アドレスqueue
top inよりも小さい場合 この場合、第10C図に示すように、命令がqueue top
inから書込まれるため、アドレスscope nextとキュ
ー９の全エントリ数との和からアドレスqueue top in
との差が４以上あれば次のサイクルで命令を書込むこと
ができる。したがって、 scope next＋12−queue top in≧４ の場合にはqueue full＝FALSE（0;空き領域有） となる。そうでない場合には、 queue full＝TRUE（1;空き領域無し） となる。

（２） scope next＞queue top in: この状態は第10D図に示す状態である。この状態で
は、scope nextとqueue top inとの差Ｃが４以上で
あればキュー９に命令を書込むことができる。したがっ
て、 scope next−queue top in≧４ならば、 queue full＝FALSE となる。

また、scope next−queue top in＜４ならば、 queue full＝TRUE となる。

（３） scope next＝queue top in この状態は次のサイクルにおける読出先頭アドレスと
書込先頭アドレスとが等しい状態である。このとき、後
述のキューステイト（queue state）に従って、キュー
９の空き領域があるか否かの判別が行なわれる。すなわ
ち、 queue state＝NORMALならば、 queue full＝FALSE となる。また、queue state!＝NORMALならば、 queue full＝TRUE となる。

次にキュー９の空き領域の有無を判定するための信号
queue teateについて説明する。ここで、空き領域とは
一度に命令メモリからフェッチされた複数の命令をすべ
て書込むことのできる領域であり、本実施令では最小４
エントリの領域を示す。キュー９の状態は第１の状態の
他に、第２の状態および第３の状態がある。まず、第11
A図および第11B図を参照して第２の状態（NORMAL状態）
について説明する。

第11A図および第11B図は、キュー９の第２の状態（NO
RMAL状態）のキュー９のアドレスqueue topおよびscop
eの位置関係を示す図である。第11A図において、アドレ
スqueue topは、キュー９のアドレス６を示し、アドレ
スscopeはキュー９のアドレス２を示す。この状態は、 scope＜queue top と表わせる。

第11B図において、命令が供給されず、命令の発行の
みが行なわれた状態を示す。この場合、次のサイクルに
おけるアドレスscope nextおよびqueue top inは互
いに等しくなる。この状態は、第２の状態（NORMAL状
態）において生じたものであり、この状態も第２の状態
と称される。この状態は、 scope next＝queue top in と表わせられる。

したがって、キュー９の第２の状態（NORMAL状態）に
ある条件は、 scope≦queue top と表わせる。次に、第12A図および第12B図を参照して、
キュー９の第３の状態（REVERSE状態）について説明す
る。

第12A図および第12B図はキュー９の第３の状態（REVE
RSE状態）におけるアドレスscopeおよびqueue topの位
置関係を示す図である。第12A図において、アドレスsco
peはキュー９のアドレス６を示し、アドレスqueue top
は、キュー９のアドレス２を示す。この状態は、 scope＞queue top と表わせる。

この状態において、命令発行が行なわれず、命令供給
が行なわれた状態を考える。すなわち、第12A図におい
てキュー９のアドレス２から命令が供給された場合を考
える。この場合、第12B図に示すように、次のサイクル
におけるアドレスは、 scope next＝queue top in となる。この状態では、未発行の命令のみでキュー９が
満たされている。この状態では、次のサイクルにおける
命令書込を禁止する必要がある。この状態をも合わせて
第３の状態（REVERSE状態）とよぶ。したがって、第３
の状態（REVERSE状態）の条件は、 scope≧queue top と表わせる。このキュー９の状態を信号queue stateに
よりモニタすることにより、前述のロジックqueue ful
lの論理動作を通して、キュー９に空き領域があるか否
かの判別を行なうことができる。

このキューステイトロジック50が実現する論理動作を
第13図に一覧にして示す。以下、キューステイトロジッ
ク50の動作について説明する。

（１） リセット時の初期状態においては、アドレスqu
eue topおよびscopeはキュー９のアドレス０に設定さ
れる。この状態は、キュー９の第１の状態であるが、キ
ュー９へ命令を書込むことができるため、信号queue s
tateは第２の状態に設定される。すなわち、 reset＝１ならば、 queue state＝NORMAL となる。

（２） アドレスqueue topが、キュー９のアドレス領
域を一巡し、かつアドレスscopeがまだキュー９のアド
レス領域を一巡しない場合： このとき、第13図の（２）に示すように、キュー９は
第３の状態（REVERSE状態）となる。したがって、 queue top＞11＝＝１、かつ scope＞11＝＝０のとき、 queue state＝REVERSE となる。

（３） アドレスscopeがキュー９のアドレス領域を一
巡した場合： この状態では、アドレスscope nextがアドレスqueue
top inを超えることはないので、キュー９は第２の
状態（NORMAL状態）となる。したがって、 scope＞11＝＝１ならば、 queue state＝NORMAL となる。

（４） 分岐が発生した場合： この状態においては、分岐命令から始まるキュー９の
アドレス領域に次の分岐先命令を格納する必要がある。
したがってこの状態ではアドレスscope nextおよびque
ue top inは等しくされるが、命令の書込を可能とす
るために、キュー９の状態は第２の状態（NORMAL状態）
となる。したがって、 br taken＝１ならば、 queue state＝NORMAL となる。次に、キュー９の「有効性フラグ」部分に書込
まれるフラグを決定する命令アベールロジック35が実現
する論理について第14図を参照して説明する。

第14図は命令アベールロジック35が実現する論理を一
覧にして示す図である。

（１） 初期状態:reset＝１ この状態では、まだキュー９に有効な命令は何ら格納
されていないため、有効性フラグはオフ（０）にされ
る。したがって、 retet＝１ならば、 inst avail in＝０ となる。

（２） 分岐が発生した場合、 この状態では、分岐命令が格納されたアドレスから続
く４エントリの命令の発行を禁止する必要がある。した
がってこの場合には有効性フラグはオフ（０）とする。
したがって、 br taken＝１、ならば、 inst avail in＝０ となる。

（３） 命令フェッチ要求が出された場合： この状態では、アドレスqueue topから始まる命令の
有効／無効は命令メモリからの命令の供給の有無に対応
する。したがって、 IC fetch Ｌ＝１、ならば、 inst avail in＝IC ready となる。

（４） 命令到着待ち状態の場合： この状態は、そのサイクルでの命令フェッチ要求の有
無にかかわらず生じる。このときも、アドレルqueue t
opから始まる命令の有効／無効は命令メモリからの命令
供給の有無に対応する。したがって、 IC miss Ｌ＝１、ならば、 inst avail in＝IC ready となる。

（５） 上述の４状態のいずれの状態でもない場合： この状態においては、アドレスqueue topから始まる
４エントリに書込まれる命令は要求する命令ではないた
め、有効性フラグはオフとされる。したがって、 else,inst avail in＝０ となる。

第15図はキュー初期化ロジック36の実現する論理を一
覧にして示す図である。以下、第15図を参照してキュー
初期化ロジック36の論理動作について説明する。ここ
で、キューの初期状態（第１の状態）とは、キューのリ
セット状態、分岐命令が発生した状態、および命令待ち
状態のいずれかの状態を示す。すなわち、キュー９に必
要とされる命令が書込まれていない状態を表わしてい
る。

（１） リセット状態： この状態においては、まだキュー９には何ら命令は書
込まれていないため。キュー９は初期状態にある。した
がって、 reset＝１、ならば queue init state＝１ となる。

（２） 分岐が発生した場合： この状態においては、キュー９は分岐先命令を格納す
る必要があるが、この命令は、まだキュー９に書込まれ
ていないため、キュー９は初期状態にある。したがっ
て、 br taken＝１、ならば、 queue init state＝１、 となる。

（３） 命令フェッチ要求が出されても命令メモリから
命令が供給されない場合： この状態においてはキュー９は命令待ち状態となるた
め、キュー９は初期状態となる。したがって、 IC fetch Ｌ＝１、かつ IC ready＝０、ならば、 queue init state＝１、 となる。

（４） 命令フェッチ要求が出されかつ命令メモリから
命令が供給された場合： この状態においてはキュー９には所望の必要とされる
命令が書込まれたことにより、キュー９は初期状態では
ない。したがって、 IC fetch Ｌ＝１、かつ IC ready＝１、ならば、 queue init state＝０、 となる。

（５） キュー９が命令待ち状態にあり、かつ命令メモ
リから命令が供給されない場合： この状態では、キュー９はフェッチ要求した命令の到
着を待っている。したがって、キュー９は初期状態にあ
る。したがって、 IC miss Ｌ＝１、かつ IC ready＝０、ならば queue init state＝１ となる。

（６） キュー９が命令待ち状態にありかつ命令メモリ
が命令を供給した場合： この状態では、キュー９にはフェッチ要求した命令が
書込まれたため、キュー９は初期状態ではなくなる。し
たがって、 IC miss Ｌ＝１、かつ IC ready＝１ならば、 queue init state＝０ となる。

（７） リセット状態になく、分岐発生状態でもなく、
命令フェッチ要求を行なっておらず、また命令待ち合わ
せ状態でもない場合： この状態においては、キュー９は命令メモリからの命
令の供給の有無にかかわらず、キュー９は次のサイクル
の状態では、そのときの状態を保持すべき状態にあり、
またすなわち、第６図に示すようにアドレスqueue top
は同一アドレスを続いて示す必要がある。したがって、 reset＝０、かつbr taken−０、かつ IC fetch Ｌ＝０かつIC miss Ｌ＝０、ならば、 queue init state＝queue init state Ｌ となる。

なおロジック30ないし36および50が実現する論理を一
欄にして示しているが、これらの論理を実現するための
具体的構成は当業者であれば容易に作成することができ
るであろう。

命令デコーダ26は、Ｌラッチ回路14〜16から与えられ
るアドレスID PC Ｌ、命令ID IR Ｌおよび有効性フ
ラグID inst avail Ｌをデコードし、並列処理可能
な命令を検出し、該命令を対応の機能ユニットへ転送す
るとともに、信号br teken、データissued inst cou
ntおよびbranch inst entryを発生する。

この第１図に示す回路構成は１サイクルですべて所望
の動作を実行する。分岐発生時において、分岐命令と同
時に命令デコーダ26に与えられた命令のうち分岐命令以
後の命令については、デコード動作を行なっても機能ユ
ニットへの発行を停止する構成であってもよく、また機
能ユニットへその命令を与える一方そのサイクルにおけ
る機能ユニットの動作を禁止する構成であってもよい。
次に、各ロジック30ないし36および50の動作について図
面を参照して説明する。

第16図は第３図に示すキュー、queue topおよびscop
eの基本的な動きに対応する各ロジックの動作を示す信
号波形図である。第16図には、各サイクルと第３図に示
す各ステップとの対応関係を合わせて示す。また、各サ
イクルの初めはクロック信号Ｔにより決定される。この
信号波形図においてサイクルの中間でロジックの出力の
変化は、クロック信号Ｌに応答して生じている。

（１） サイクル０および1: このサイクルはリセット信号resetが“1"にあり、キ
ュー９は初期状態にある。したがって、信号queue ini
t stateがオン（１）、アドレスqueue topおよびscop
eは０であり、また有効性フラグinst avail inは０で
ある。

また、リセット状態においては、命令メモリに対する
フェッチ要求は行なわれないため、命令フェッチ要求フ
ラグIC fetchはオフ（０）である。また、キュー９は
リセット状態においては空き領域が十分に存在するた
め、信号queue availは空き領域があることを示すため
“1"である。

（２） サイクル2: このサイクル２においてリセット信号resetが“0"と
なり、リセットが解除される。このリセットの解除はサ
イクルの中途で行なわれており、各ロジックの出力状態
はサイクル１と同様である。

（３） サイクル3: このサイクルにおいては、命令フェッチロジック32か
ら命令フェッチ要求IC fetchをオン状態とする。これ
により命令メモリに対する命令フェッチ要求が行なわれ
る。この発行された命令フェッチ要求に対して命令メモ
リから命令が供給される。命令メモリからは命令供給を
示す信号IC readyがオン状態となる。このオン状態のI
C readyに応答して、命令アベールロジック35からの出
力される有効性フラグinst avail inがオン状態とな
る。このとき、キュー初期状態フラグqueue init sta
teはオン状態にあり、キュー９が初期状態にあることを
示している。

（４） サイクル4: 信号IC fetchおよびIC readyがともにオン状態とな
ったことにより、キュー９の初期状態が解除され、信号
queue init stateがオフ（０）とされ、キュー９に対
する命令等の書込が実行される。すなわち、アドレスqu
eue topが示すアドレス０からの領域に命令メモリから
供給された命令IC dateおよび命令フェッチステージか
ら伝達された各命令の論理アドレスIF PC Ｌおよび命
令アベールロジック35からの有効性フラグ部inst avai
l inが書込まれる。

またこのときアドレスscopeから始まるアドレス０に
書込まれた命令およびアドレスおよび有効性フラグが読
出され、ラッチ回路14ないし16へ与えられる。このラッ
チ回路14ないし16へ与えられたデータはクロック信号Ｌ
に応答して命令デコーダ26へ与えられてそこで解読され
る。その結果、サイクル４において２つの命令が並列処
理可能であるとして対応の機能ブロックに発行される。
これにより、命令デコーダ26からは発行命令数が２であ
ることを示す信号issued inst countが発生され、ス
コープネクストロジック31へ与えられる。アドレスscop
e nextは２となる。また、アドレスqueue topは４を
加算され、４となる。

（５） サイクル5: このサイクルにおいては、アドレスqueue topはアド
レス４を示しており、またアドレスscopeはアドレス２
を示している。サイクル４と同様に命令メモリから命令
が供給され、アドレス４ないし７に命令が書込まれる。
このとき同時に、キュー９からアドレス２からの命令が
読出され、ラッチ回路14ないし16を介して命令デコーダ
26へ与えられる。命令デコーダ26からは１つの命令が機
能ユニットへ発行される。したがって、スコープネクス
トロジック31から出力されるアドレスscopeは３とな
る。また、キュートップロジック30から出力されるアド
レスqueue top inは８となる。

（６） サイクル6: このサイクル６においてもサイクル４と同様に命令メ
モリから命令が供給される。これにより、キュー９のア
ドレス８ないし11に命令が書込まれる。

一方、命令デコーダ26からは機能ユニットへ発行され
る命令が存在しなかったため、発行命令数０を示す信号
issued inst countが発生されスコープネクストロジ
ック31へ与えられる。

キュートップロジック30からの次のサイクルのアドレ
スqueue top inはアドレス０を示す。スコープネクス
トロジック31から出力されるアドレスscope nextは３
である。このとき、キュー９のアドレス３には未発行の
命令が残る。したがって、キューアベールロジック34
は、そこに含まめるキューフルロジックの機能によりキ
ュー９に空き領域がないことを示すために、信号queue
availをオフ（０）に設定する。これにより、次のサ
イクルにおけるキュー９への命令の書込が禁止される。

（７） サイクル7: このサイクルにおいては、キュー９のアドレス３から
命令が読出され、命令デコーダ26から３つの命令が発行
される。これにより、スコープネクストロジック31から
出力されるアドレスscope nextは６となる。アドレスq
ueue top inは、そのとき信号queue availがオフ状
態であったため変更せず０である。このとき、アドレス
scope nextが６であり、一方アドレスqueue top in
が０であり、キュー９に空き領域が生じたため、キュー
アベールロジック34からの出力信号queue availはオン
となり、次のサイクルにおけるキュー９への命令の書込
が許可される。

（８） サイクル8: アドレスqueue topはサイクル７と同様０であるが、
キュー９は命令を書込むことができるため（queue ava
ilはオン状態）、キュー９のアドレス０ないし３の領域
に命令が書込まれる。このとき、アドレスscopeは６で
あり、キュー９はアドレス６を示しており、このキュー
９のアドレス６からの命令が命令デコーダ26へ与えられ
る。

なお、このとき、命令フェッチ要求IC fetchが連続
して発行されるため、サイクル７とサイクル８とで命令
メモリから与えられる命令の内容が異なることも考えら
れる。これは、キューアベールロジック34からの信号qu
eue availを命令フェッチステージへ与え、この信号qu
eue availがオフの場合には、命令フェッチステージに
含まれるプログラムカウンタ（IF PC）のカウンタ動作
を禁止し、サイクル７とサイクル８とで命令メモリの同
一の内容が与えられるように構成すれば、同一命令を命
令メモリから与えることができる。

なお、各ロジック30ないし36および50は与えられた信
号を論理処理しているだけであり、クロック信号Ｔまた
はＬとの同期動作は行なってはいない。

第17図は、第４図に示す分岐発生時における各ロジッ
クの動作を示す信号波形図である。第17図において第４
図の各ステップが各サイクルに対応づけて示される。以
下、第17図を参照して分岐発生時におけるキュー、queu
e topおよびscopeの動きについて説明する。

（１） サイクル0: アドレスqueue topは10であり、アドレスscopeは２
である。したがってキュー９には命令８、９、10および
11がアドレス10、11、０および１に書込まれる。一方、
キュー９のアドレス２ないし５の命令０ないし３が読出
される。このサイクル０において、キュー９のアドレス
４に格納されていた分岐命令23により分岐が発生した場
合を想定する。この場合、信号br takenがオン（１）
となる。この分岐が生じたことにより、命令アベールロ
ジック35からの有効フラグinst avail inはオフ
（０）となる。

また、この分岐発生により、キュートップロジック30
から出力されるアドレスqueue top inは分岐命令２が
格納されていたアドレスbranch inst entryに従って
４となり、また同様に、スコープネクストロジック31か
ら出力されるアドレスscope nextも４となる。

またキュー初期化状態ロジック36の出力queue init
stateもこの分岐発生により初期状態（第１の状態）
を示すために１となる。また、キューアベールロジック
34の出力へはこの分岐発生によりキューステイトロジッ
ク50からNORMAL状態を示す信号が与えられ、信号queue
availは１のままである。

（２） サイクル1: このサイクルにおいては、アドレスqueue topおよび
scopeはともに４に設定され、またキュー９のアドレス
４ないし７の有効性フラグに０が書込まれる。この分岐
が発生した場合には、分岐先命令のアドレスがこのサイ
クルで命令フェッチステージから命令メモリへ与えら
れ、分岐先命令はその次のサイクルに命令メモリから供
給される。したがって、この分岐先命令はこのサイクル
ではキュー９には書込まれない。

このサイクル１においては、アドレス４から始まる命
令は命令デコーダ26へ与えられるが、この命令内容は機
能ユニットへ発行／実行してはならないものである。こ
のため、命令デコーダ26は、関連の有効性フラグinst
availがオフ状態となるためその発行を行なわない。

さらに、キュー初期化ロジック36からの出力信号queu
e init stateはオン（１）であるため、キュートップ
ロジック30およびスコープネクストロジック31から出力
されるアドレスqueue top inおよびscope nextは４
を保持する。またこのサイクルにおいては分岐は生じな
いため、命令デコーダ26からの信号br takenはオフと
なる。これにより、命令アベールロジック35からの有効
性フラグinst avail inはオンとなる。

（３） サイクル2: このサイクルにおいては、分岐先命令が供給され、キ
ュー９に格納されるとともに関連の有効性フラグinst
avail inもオンとなる。このときアドレス４から始ま
る命令すなわち分岐先命令が命令デコーダ26へ与えられ
デコードされる。このサイクルにおいては、信号queue
init stateはオフとされているため、その処理内容
に応じてアドレスqueue topおよびscopeはそれぞれ変
更される。ここで、サイクル２においては、信号IC re
adyがオンのため、サイクル２において分岐先命令が供
給されていることを示している。

第18図は第５図に示す動作状態における各ロジックの
動作を示す信号波形図である。以下、第18図を参照し
て、発生された命令フェッチ要求に対し命令メモリから
命令が供給されない場合の動作について説明する。な
お、第18図において第５図に示すステップも合わせて各
サイクルに対応づけて示されている。

（１） サイクル0: このサイクルにおいてアドレスqueue topが０、アド
レスscopeが６である。このサイクル０において発生さ
れた命令フェッチ要求（IC fetchがオン）に対し、命
令メモリから命令が供給されない場合を想定する。この
とき、命令メモリからの信号IC readyはオフとなり、
また命令メモリへのアクセスを禁止するため、信号IC
busyはオンとなる。このオフ状態の信号IC readyに応
答して有効性フラグinst avail ｉがオンからオフ状
態へ変わる。

（２） サイクル1: このサイクルにおいては、サイクル０において、IC
fetchが１でありかつIC readyが０のため、信号IC mi
ssが１となり、キュー９が命令待ち状態にあることを示
す。またキュー初期化ロジック36からの出力queue ini
t stateは、サイクル０において、命令要求が発生され
ても命令供給がされなかったことに応答して“1"となり
キュー９が初期状態（第１の状態であり命令待ち状態）
に設定され、アドレスqueue topの変更が禁止される。
このサイクルにおいては、アドレス４から始まるキュー
９の領域にはオフ（０）の有効性フラグinst avail i
nが書込まれ、該領域に格納された命令の発行／実行が
禁止される。

一方、アドレスscopeが示すアドレスキューからの命
令は命令デコーダ26へ与えられ、２つの命令が発行さ
れ、次のサイクルにおけるアドレスscope nextは11に
変更される。

（３） サイクル2: この状態においても待ち状態であり、IC fetchはオ
フ、信号IC missはオン、および信号queue init sta
teはオン状態である。この状態においては、アドレス４
から始まる４エントリ領域に命令無効を示すフラグinst
avail inが書込まれる。

一方、アドレスscopeから始まる命令は読出され、命
令デコーダ26へ与えられ、２つの命令が発行され、次の
サイクルにおける書込先頭アドレスscope nextは１に
変更される。

このサイクル２において、命令メモリから命令が供給
されたとする。このとき、信号IC readyがオン状態と
なり、信号IC busyはオフ状態となる。これに応答し
て、有効性フラグinst avail inはオン状態へ移行す
る。この状態により、キュー９は命令待ち状態が解除さ
れる。

（４） サイクル3:このサイクルにおいては、命令メモ
リから到達した命令がアドレスqueue topが示す４から
始まる領域に登録され、またその対応の有効性フラグin
st avail inも１に設定される。このとき、アドレスs
copeが示すアドレス位置からの命令に対する命令デコー
ダ26による機能ユニットへの発行が行なわれる。このサ
イクル３においてはキュー９は初期状態から解除された
ため、初期化状態信号queue init stateはオフとさ
れ、アドレスqueue topの変更が再開される。また、信
号IC fetchもオン状態とされ、命令フェッチ要求も再
開される。

上述のように、複数の命令をそのアドレスおよび有効
性フラグとともに同時に書込かつ読出を行なうことので
きるキューを設け、このキューの書込／読出ポインタ
を、分岐発生、命令供給状態およびリセット状態の第１
の状態のいずれにあるかおよびキューに空き領域がある
か否かに従ってポインタの制御および命令の機能ユニッ
トへの発行可否を制御するように構成したため、命令デ
コーダへ効率的に命令を供給することができ、高速で命
令を実行することのできるスーパースカラーを得ること
ができる。次に、この複数の命令を同時に書込／読出す
ることのできるキュー９の構成および動作について説明
する。

第19図は命令メモリ１からフェッチされる命令とキュ
ー９へ書込まれる命令との対応関係を概念的に示す図で
ある。まず、第19図を参照して、キュー９へのアドレス
IF PC Ｌ、命令IC dateおよび有効性フラグinst av
ail inの書込動作について説明する。

命令フェッチステージ２からは命令フェッチ要求IC
fetchに応答して、命令メモリ１のアドレスIF PCが発
生されて命令メモリ１へ与えられる。ここで、分岐発生
信号br takenが偽の場合、すなわち分岐が発生しない
場合には、命令メモリアドレスIF PCの値が、現在のア
ドレスIF PCの次の命令フェッチアドレス（たとえば１
命令が４バイトの場合、４命令同時にフェッチするた
め、現在の命令メモリアドレスIF PCに16（４×４）を
加算した値）が、このメモリフェッチステージ２から命
令メモリ１へ与えられる。一方、分岐発生信号br take
nが真の場合には、この命令フェッチステージが、命令
デコーダ26（図１参照）から与えられる分岐先アドレス
を命令メモリアドレスIF PCとして命令メモリ１へ送出
する。命令メモリ１からはこのアドレスIF PCに従って
４つの命令IC １、IC ２、IC ３およびIC ４が同時
に読出される。この４つの命令IC １〜IC ４は並列に
命令IC dataとしてキュー９の命令領域へ与えられる。

一方、命令フェッチステージ２からはこのアドレスIF
PC Ｌがキュー９へ供給される。このアドレスIF PC
Ｌは４つの命令IC １〜IC ４の各アドレスを示して
おり、これらのアドレスが並列にキュー９のアドレス領
域へ与えられる。この命令は任意の長さであってもよい
が、キュー９のエントリの効率的利用からは命令メモリ
１からの命令の長さはすべて同一の長さに設定される。

命令メモリ１から発生される信号IC busyは第１図に
示す命令フェッチロジック32へ与えられる。命令メモリ
１から発生される信号IC readyは命令アベールロジッ
ク35へ与えられる。この命令アベールロジック35へ与え
られる他のロジックからの信号は図示していない。

キュー９は、これらのアドレスIF PC Ｌ、命令IC
dataおよび有効性フラグinst avail inを受け、書込
イネーブル信号wen（これは第１図のキューアベールロ
ジック34から発生される）に応答して、アドレスqueue
topが示すアドレスから始まる４つのエントリ領域へ
同時にこれらを書込む。

このときまた、アドレスscopeから始まる４つのエン
トリの内容が読出される。このアドレスIF PC Ｌは、
クロック信号Ｌに応答して確定状態になるものではある
が、クロック信号Ｔに応答して発生されるものであって
もよい。

キュー９に書込まれた命令およびアドレスが同時にま
た読出される場合もあり、このキュー９から読出された
命令およびアドレスは、クロック信号Ｌに応答して保持
動作を実行するラッチ回路14および15で保持されるた
め、このキュー９の書込データはラッチ回路14および15
の保持動作に確定していれば良い。したがって、このア
ドレスIF PC Ｌが同時にまた読出されるときにはこの
ラッチ回路のラッチタイミングを少し遅らせておけば、
アドレスIF PC Ｌがクロック信号Ｌに応答して確定状
態とされるものであっても何ら誤動作は生じない。

第20図はキュー９の命令領域へ与えられる命令IC da
taの配置を示す図である。第20図を参照して、同時に読
出される４つの命令IC １〜IC ４の各々は、各ビット
ごとに集められる。すなわち、命令IC dataの第０ビッ
ト領域には４つの命令IC １〜IC ４の第０ビットIC10
〜IC40が順次格納され、以下この順番で第32ビットまで
同時に配置される。ここで、命令IC−１〜IC−４はすべ
て32ビット構成の場合が一例として示されている。

第21図はキュー９のアドレス領域へ伝達される命令ア
ドレスIF PC Ｌの配置を示す図であり、命令IC data
と同様各命令ごとにビットが順番に配置される。

第22図は有効性フラグの配置を示す図である。この有
効性フラグinst avail inは４エントリに対応して４
ビット構成とされ、すべて同一の値をとる。

第23図はキューの全体の構成を概略的に示す図であ
る。第23図においてキュー９は、アドレスqueue topを
デコードし、４エントリを選択するための信号を発生す
る書込デコーダWRDと、アドレスscopeをデコードし、命
令を読出すべき４エントリを選択する信号を発生する読
出デコーダRDDと、各々が１エントリ領域を構成し、ア
ドレス、命令および有効性フラグを格納する並列に設け
られたエントリ記憶装置92−０〜92−11を含む。

書込デコーダWRDおよび読出デコーダRDDは、それぞれ
与えられたアドレスqueue topおよびscopeに応答して
その変化に従ってデコード動作を実行する。すなわちこ
れらの書込デコーダWRDおよびRDDは非同期デコード動作
をスタティックに行なっており、特にこれらの書込デコ
ードおよびWRDおよび読出デコーダRDDの動作タイミング
を規定する制御信号は用いられてはいない。

書込デコーダWRDには12本の書込ワード線WD0〜WD11が
接続され、アドレスqueue topに従ってこれらの12本の
書込ワード線WD0〜WD11のうちの１本を選択状態とされ
る。読出デコーダRDDも12本の読出ワード線RD0〜RD11を
有しており、アドレスscopeに応答してこれらの12本の
読出ワード線RD0〜RD11のうちの１本を選択状態とす
る。後に詳細に説明するが、１つの書込ワード線WDi
（ｉ＝０〜11）および１本の読出ワード線RDiにはそれ
ぞれ連続して隣接する４つのエントリ記憶装置が接続さ
れる。したがって、１本の書込ワード線または読出ワー
ド線が選択状態とされることにより、同時に４つのエン
トリ記憶装置が選択状態とされる。

エントリ記憶装置92−０〜92−11の各々は、データ書
込ポートを選択するための書込アクセスゲートw0、w1、
w2、およびw3と、データ読出経路を選択するための読出
アクセスゲートr0、r1、r2およびr3を含む。この書込ア
クセスゲートwj（ｊ＝０〜３）および読出アクセスゲー
トr0〜r3のいずれか１つを選択することによりデータの
書込／読出ポートが選択される。４つの隣接するエント
リ記憶装置の書込アクセスゲートの異なる書込アクセス
ゲートが１本の書込ワード線WDiに接続される。同様
に、４つの隣接するエントリ記憶装置の異なる読出アク
セスゲートが１本の読出ワード線RDiに接続される。

たとえば、読出ワード線WD0には記憶装置92−０の書
込アクセスゲートw0、記憶装置92−１の書込アクセスゲ
ートw1、記憶装置92−２の書込アクセスゲートw2、およ
び記憶装置92−３の書込アクセスゲートw3が接続され
る。また、読出ワード線RD0には、記憶装置92−０の読
出アクセスゲートr0、記憶装置92−１の読出アクセスゲ
ートr1、記憶装置92−２の読出アクセスゲートr2および
記憶装置92−３の読出アクセスゲートr3が接続される。

エントリ記憶装置92−０〜92−11の各々は、書込デー
タ入力ポートiwi、書込データ出力ポートiwo、読出デー
タ入力ポートiri、読出データ出力ポートiro、書込アド
レス入力ポートpwi、書込アドレス出力ポートpwo、読出
アドレス出力ポートpro、読出アドレス入力ポートpri、
書込有効性フラグ入力ポートawi、書込有効性フラグ出
力ポートawo、読出有効性フラグ出力ポートaro、および
読出有効性フラグ入力ポートariを含む。

記憶装置92−０〜92−11の書込命令入出力ポートiwi
およびiwoはすべて共通の命令書込ビット線IWBに接続さ
れ、読出命令入出力ポートiroおよびiriは共通に命令読
出ビット線IRBへ接続される。

記憶装置92−０〜92−11の書込アドレス出力ポートpw
iおよびpwoはアドレス書込ビット線PWBに接続され、記
憶装置92−０〜92−11の読出アドレス入出力ポートpro
およびpriはアドレス読出ビット線PRBに接続される。

記憶装置92−０〜92−11の書込有効性フラグ入出力ポ
ートawiおよびawoは有効性フラグ書込ビット線AWBに接
続され、読出有効性フラグ入出力ポートariおよびaroは
有効性フラグ読出ビット線ARBに接続される。

命令書込ビット線IWB、命令読出ビット線IRB、アドレ
ス書込ビット線PWB、およびアドレス読出ビット線PRBは
４命令分のデータを伝達することのできるビット幅を有
しており、本実施例においては、４・32＝128のビット
幅を有している。有効性フラグ書込ビット線AWBおよび
有効性フラグ読出ビット線ARBは４ビットの幅を有して
いる。これらの読出ビット線および書込ビット線上に４
命令分の内容が同時に伝達される。

記憶装置92−０〜92−11の各々の入力および出力ポー
トはともに４つのポートを有しており、この４つのポー
トのうちの１つが書込アクセスゲートw0〜w3および読出
アクセスゲートr0〜r3より選択される。したがって、同
時に選択状態とされる４つの記憶装置は互いに異なる入
力ポートおよび出力ポートが選択状態とされる。

情報の入出力を行なうために、第１図に示すキューア
ベールロジック34から発生される書込イネーブル信号we
nに応答して所定のタイミングで書込パルスwpを発生す
る書込パルス発生器WPGと、書込パルス発生器WPGからの
書込パルスWBに応答してオン状態となる、トライステー
トバッファBF1、BF2およびBF3が設けられる。このトラ
イステートバッファBF1〜BF3は書込パルスWPが発生され
ない場合その出力状態をハイインピーダンス状態とす
る。

トライステートバッファBF1は、命令メモリからの命
令IC dataを受け、命令書込ビット線IWB上へ伝達す
る。トライステートバッファBF2は、アドレスIF PC
Ｌをアドレス書込ビット線PWB上へ伝達する。トライス
テートバッファBF3は有効性フラグinst avail inを有
効性フラグ書込ビット線AWB上へ伝達する。命令読出ビ
ット線IRBからは命令instが出力され、ラッチ回路14へ
伝達される。読出ビット線PRBからはアドレスPCが読出
され、Ｌラッチ回路15へ伝達される。読出ビット線ARB
上の有効性フラグinst availはＬラッチ回路16へ接続
される。

次にこの第23図に示すキューの動作について簡単に説
明する。

まずデータ書込動作について説明する。アドレスqueu
e topに従って、書込デコーダWRDにより１本の書込ワ
ード線WDiが選択状態とされる。これにより、連続して
隣接する４つのエントリ記憶装置が選択されるとともに
それぞれの異なる入力ポートが選択状態とされる。これ
により、４つのエントリ記憶装置へ同時に書込を行なう
ことが可能となる。次いで、キュー９に空領域が存在す
るとキューアベールロジック34からの書込イネーブル信
号wenがオン状態になり、書込パルス発生器WPGから所定
のタイミングで書込パルスWPが発生され、トライステー
トバッファBF1ないしBF3が導通状態とされ書込データが
選択されたエントリ記憶装置の対応のポートへ伝達さ
れ、４エントリに命令、アドレスおよび有効性フラグが
同時に書込まれる。

読出動作も同様であり、アドレスscopeが与えられる
と読出デコーダRDDは１本の読出ワード線RDiを選択し、
４つのエントリ記憶装置の異なる読出アクセスゲートを
選択する。これにより４つのエントリ記憶装置から同時
に４つのエントリ内容を読出すことができる。この読出
されたデータは読出ビット線IRB、PRBおよびARBを介し
て対応のラッチ回路14、15および16へ伝達される。

第24図は１個のエントリ記憶装置の構成を示す図であ
る。第24図において１個のエントリ記憶装置92を総称的
に示す。命令記憶装置93−１、アドレス記憶装置93−２
および有効性フラグ記憶装置94を含む。命令記憶装置93
−１およびアドレス記憶装置93−２は同一の構成を有
し、書込ポート選択ゲートwbと、読出ポート選択ゲート
rbと、書込アクセスゲートw0〜w3および読出アクセスゲ
ートr0〜r3を含む。ゲートwb,rbの＜3:0＞は入出力ポー
トが、ともに０ないし３の４つあることを示しており、
また＜31:0＞は32ビットのデータが、１つの選択された
ポートから出力されることを示している。したがって、
命令書込ビット線IWBおよび読出ビット線IRB、アドレス
書込ビット線PWBおよびアドレス読出ビット線PRBの128
ビットの信号線のうち32ビットの信号線が１つの記憶装
置により使用される。どの32ビットの信号線が使用され
るかはアクセスゲートwb0〜wb3およびr0〜r3の選択によ
り決定される。

有効性フラグ記憶装置94は書込ポート選択ゲートwbお
よび読出ポート選択ゲートrbと、書込アクセスゲートw0
〜w3および読出アクセスゲートr0〜r3を含む。この書込
ポート選択ゲートwbは、ポートを０ないし３の４つ有し
ており、１つの選択ポートから１ビットの有効性フラグ
が入出力される。すなわち、アクセスゲートw0〜w3およ
びr0〜r3を選択することにより、フラグ書込ビット線お
よびフラグ読出ビット線AWBおよびARBの４ビットのうち
１ビットが、１つの有効性フラグ記憶装置94により使用
される。

第25図は命令記憶装置93−１およびアドレス記憶装置
93−２の構成をより詳細に示す図である。この記憶装置
93−１および93−２は同一の構成を有しており、記憶装
置93を総称的に示す。第25図を参照して、命令記憶装置
93−１およびアドレス記憶装置93−２はともに、32ビッ
トのビット記憶装置95−０〜95−31を含む。このビット
記憶装置95−０〜95−31の各々は、命令またはアドレス
の第０ビットないし第31ビットをそれぞれ記憶する。ビ
ット記憶装置95−０〜95−31の各々は、書込ポート選択
ゲートwb0、wb1、wb2およびwb3と、読出ポート選択ゲー
トrb0、rb1、rb2およびrb3と、書込アクセスゲートw0〜
w3および読出アクセスゲートr0〜r3を含む。このゲート
wb1〜wb3およびrb0〜rb3の選択がアクセスゲートw0〜w3
およびr0ないしr3の選択により決定される。このビット
記憶装置95−０〜95−31の書込アクセスゲートw0〜w3に
はそれぞれ同一のアクセスゲート選択信号w0〜w3（信号
線とその上に伝達される信号とを同一の符号で示す）が
伝達され、また読出アクセスゲートr0〜r3には同一の読
出ゲート選択信号r0〜r3が伝達される。これにより、命
令またはアドレスの32ビットが同時に選択される。

有効性フラグ記憶装置94はこのビット記憶装置95−０
〜95−31と同一の構成を有している。

第26図はビット記憶装置および有効性フラグ記憶装置
の具体的構成の一例を示す図である。第26図において、
ビット記憶装置（および有効性フラグ記憶装置）は、書
込ポート選択トランジスタGT1〜GT4と、読出ポート選択
トランジスタRT1〜RT4と、１ビットのデータを記憶する
記憶素子MEを含む。記憶素子MEは、反並行または交差結
合された２つのインバータIV1およびIV2を含む。すなわ
ち記憶素子MEはインバータラッチにより構成される。

ゼートトランジスタGT1はポート選択信号w0をそのゲ
ートに受け、メモリMEをポートwb0に接続する。ゲート
トランジスタGT2は、ポート選択信号w1に応答して記憶
素子MEをポートwb1に接続する。ゲートトランジスタGT3
は、ポート選択信号w2に応答し記憶素子MEをポートwb2
に接続する。ゲートトランジスタGT4はポート選択信号w
3に応答して記憶素子MEをポートwb3に接続する。

読出経路も同様であり、トランジスタRT1〜RT4はそれ
ぞれ読出ポート選択信号r0〜r3に応答して記憶素子MEを
ポートrb0〜rb3へそれぞれ接続する。

このビット記憶装置および有効性フラグ記憶装置の異
なるエントリ間の接続形態を第27図に示す。第27図に示
すように、このポートwb0〜wb3およびrb0〜rb3はそれぞ
れ同一ビットの記憶装置に対して共通に設けられてお
り、また有効性フラグ記憶装置においてはすべての記憶
装置に対して共通に設けられる。

ビット記憶装置（有効性フラグ記憶装置）の動作につ
いて説明する。書込ワード選択信号WRDにより１本の書
込ワード線が選択された場合、この第26図の構成におい
て１個のゲートトランジスタGTiがオン状態となり、記
憶素子MEがポートwb0〜wb3のいずれかに接続される。こ
れにより、選択されたポートを介して記憶素子MEへのデ
ータの書込が行なわれる。データ読出も同様であり、読
出デコーダRDDにより１個の読出ワード線が選択され、
応じてトランジスタRT1〜RT4のいずれかがオン状態とな
り、記憶素子MEがポートrb0〜rb3のいずれかに接続され
る。これによりデータの読出が行なわれる。

第27図に示すように、１本の書込ワード線WDiを選択
状態とすることにより、隣接するエントリ記憶装置にお
いては異なるポートが選択される。たとえば第27図にお
いて記憶素子ME1は選択信号WDiによりポートwb0に接続
され、記憶装置ME2がポートwb1に接続される。これによ
り、４つの異なる命令の各ビットを４つの異なる記憶素
子へ同時に書込むことができる。データ読出も同様であ
る。１本の読出ワード線RDiを選択状態とすることによ
り、記憶素子ME1,ME2,…が異なるポートへ接続され、同
時に４つのエントリの内容がそれぞれ異なるポートに伝
達されるため、同時に４つの命令、アドレスおよび有効
性フラグを読出すことができる。

次に、このキューにおけるデータ読出時の動作につい
て第28図を参照して説明する。

この第28図に示す動作波形図においては、命令読出ビ
ット線IRB、アドレス読出ビット線PRBおよび有効性フラ
グ読出ビット線ARBが読出ビット線RBとして代表的に示
されている。アドレスscopeが与えられると、読出デコ
ーダRDDの出力は、このアドレスscopeの変化状態に従っ
て変化し、ある時間が経過するとその出力状態が確定
し、１本の読出ワード線RDが選択状態となる。この第28
図に示す動作波形図においては、すべての読出ワード線
の信号波形図がすべて示されており、選択状態および非
選択状態の読出ワード線の信号状態が示されている。こ
の選択ワード線（たとえばRD0）上の信号電位が確定す
ると、エントリ記憶装置の読出アクセスゲートが選択状
態とされる。この場合、記憶装置92−０〜記憶装置92−
３のアクセスゲートr0、r1、r2およびr3がそれぞれ選択
され、それぞれの異なるデータ読出ポートが選択状態と
され、対応のポート上にデータが読出される。この後、
トランジスタRT1〜RT4により読出ビット線RB上の信号状
態が確定する。この読出ビット線RB上の信号電位はＬラ
ッチ回路14〜16へ与えられる。

第29図はデータ書込時の動作を示す信号波形図であ
る。次にデータ書込動作について第29図を参照して説明
する。

アドレスqueue topが与えられると、書込デコーダWR
Dは、このqueue topに従ってデコード動作を開始し、
ある時間が経過した後、書込ワード線WD上の信号電位が
確定状態となる。これにより、データ書込を受けるべき
４つのエントリが選択され、かつこの４つのエントリ記
憶装置のそれぞれの異なるポートがアクセスゲートを介
して選択状態とされる。この書込ワード線WDの信号電位
が確定した後、キュー９に空領域があれば書込パルス発
生器WPGより所定のタイミングで書込パルスWPが発生さ
れ、トライステートバッファBF1〜BF3が導通状態とな
り、命令IC data、アドレスIF PC Ｌおよび有効性フ
ラグinst avail inを書込ビット線WB上へ伝達する。
この書込ビット線上のデータはそれぞれ選択されたエン
トリ（４つ）へそれぞれ同時に書込まれる。

書込んだデータを同時に読出すためには、書込パルス
WPが発生され、書込ビット線WB上のデータが確定状態と
なった後に読出されることになるが、この場合、書込ビ
ット線上に書込まれたデータが再びこのエントリ記憶装
置を介してＬラッチ回路14〜16へ伝達されたあとにこれ
らのＬラッチ回路がリッチ動作を実行する構成とされ
る。

また第26図および第27図に示す記憶素子はインバータ
ラッチを用いており、このままでは、書込データと読出
データが反転状態となることが考えられる。これは、ト
ライステートバッファBF1〜BF3をインバータ構成とすれ
ば容易に対処することができ、またこのインバータは任
意の箇所に設置することができる。

上述の構成により、アドレスqueue topから始まる４
つのアドレス領域に同時にそれぞれ異なるデータ（アド
レス、命令および有効性フラグ）を書込むことができ、
またアドレスscopeから始まる４つのアドレス領域に格
納されたエントリの内容を同時に読出すことができる。

なお、上述の記憶装置においては、記憶素子としてイ
ンバータラッチ構成の記憶素子が用いられているが、こ
の記憶素子の構成はどのようなものであってもよく、デ
ータを保持するものであればどのようなものであっても
よい。

また、記憶装置の構成は上述のエントリ記憶装置の構
成に限定されず、データ書込ポートおよび読出ポートが
４つ設けられており、それぞれ隣接する４つのエントリ
記憶装置の異なる書込／読出ポートが選択状態とされる
構成であればどのように構成であってもよい。

さらに、上記実施例においては、命令およびアドレス
はともに32ビットの場合および同時に読出される命令が
４つの場合について説明したが、これらのアドレスおよ
び命令長および同時にキューにおいて書込／読出される
命令の数は任意の数であってもよい。

［発明の効果］ 以上のように、この発明によれば、デコードステージ
において、命令デコーダ前段に、命令メモリからの命令
と、該命令の有効／無効を示すフラグと、該命令のアド
レスとを１エントリとして複数の命令を同時に格納する
キューを設け、命令メモリから同時に読出される複数の
命令、およびアドレスならびに該命令の有効／無効を示
すフラグを同時にキューに格納し、命令の実行状態、フ
ェッチ状態等に従ってこのキューへの書込／読出を制御
するように構成したため、命令デコーダへ効率的に命令
供給を行なうことができ、処理速度の速い並列処理装置
を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である並列処理装置の命令
供給ステージの構成を示す図である。第２図は第１図に
示すキューの概念的構成を示す図である。第３図はこの
発明による並列処理装置におけるキューのアドレスの基
本的の動きを示す図である。第４図はこの発明の並列処
理装置におけるキューの書込および読出アドレスおよび
有効性フラグの動きを示す図である。第５図はこの発明
による並列処理装置において命令フェッチ要求が出され
た場合に命令供給が行なわれなかった場合のキューにお
ける書込および読出アドレスと有効性フラグの動きを示
す図である。第６図は第１図に示すキュートップロジッ
クの実現する論理を一覧にして示す図である。第７図は
第１図に示すスコープネクストロジックの実現する論理
を一覧にして示す図である。第８図は第１図に示す命令
フェッチロジックの実現する論理を一覧にして示す図で
ある。第９図は第１図に示す命令ミスロジックが実現す
る論理を一覧にして示す図である。第10A図は第１図に
示すキューアベールロジックの実現する論理を一覧にし
て示す図である。第10B図は第10A図に含まれるキュー・
フルの実現する論理動作を一覧にして示す図である。第
10C図および第10D図は第10B図に示すキュー・フルの論
理動作を説明するための図である。第11A図および第11B
図はキューの第２の状態を説明するための図である。第
12A図および第12B図はキューの第３の状態を説明するた
めの図である。第13図は第１図に示すキューステイトロ
ジックの実現する論理を一覧にして示す図である。第14
図はキューの第１図に示す命令アベールロジックが実現
する論理を一覧にして示す図である。第15図は第１図に
示すキュー初期化状態ロジックが実現する論理を一覧に
して示す図である。第16図は第１図に示すキューが基本
的動きを行なう際の各ロジックの動作を示す信号波形図
である。第17図は分岐発生時における第１図に示す各ロ
ジックの動作を示す信号波形図である。第18図は命令フ
ェッチ要求に対し命令供給が行なわれなかった場合の第
１図に示す各ロジックの動作を示す信号波形図である。
第19図は命令メモリからキューへ与えられる命令および
アドレスならびに有効性フラグの対応関係を概念的に示
す図である。第20図はキューへ与えられる命令の配置形
態の一例を示す図である。第21図はキューへ与えられる
有効アドレスの配置形態の一例を示す図である。第22図
はキューへ与えられる有効性フラグの配置形態の一例を
示す図である。第23図はキューの全体の構成を示す図で
ある。第24図は第23図に示すエントリ記憶装置の構成を
示す図である。第25図は第24図に示す命令記憶装置およ
びアドレス記憶装置の構成を示す図である。第26図は第
25図に示す命令およびアドレス記憶装置および有効性フ
ラグ記憶装置の構成の一例を示す図である。第27図は第
26図に示すビット記憶装置の接続形態を例示する図であ
る。第28図はキューのデータ読出時の動作を示す信号波
形図である。第29図はキューのデータ書込時における動
作を示す信号波形図である。第30図は並列処理装置の概
念的構成を示す図である。第31図は、並列処理装置の一
般的構成を示す図である。第32図は従来の並列処理装置
における命令供給方法を示す図である。第33図は、この
発明が意図する命令供給方式を示す図である。第34図
は、第33図に示す命令供給方式を実現するために考えら
れることのできる命令供給方式を示す図である。第35図
は第34図の命令供給方式を実現するための構成の一例を
示す図である。第36図は並列処理装置において用いられ
る２相クロックを示す図である。 図において、１は命令メモリ、２は命令フェッチステー
ジ、３は命令デコードステージ、９はキュー、30はキュ
ートップロジック、31はスコープネクストロジック、32
は命令フェッチロジック、33は命令ミスロジック、34は
キューアベールロジック、35は命令アベールロジック、
36はキュー初期化状態ロジック、50はキューステイトロ
ジック、92−０〜92−11はエントリ記憶装置、93−１は
命令記憶装置、93−２はアドレス記憶装置、94は有効性
フラグ記憶装置、95−０〜95−31はビット記憶装置、ME
は記憶素子、WRDは書込デコーダ、RDDは読出デコーダ、
WRGは書込パルス発生器、BF1〜BF3はトライステートバ
ッファである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】各々が所定の機能を実行する複数の機能ユ
   ニットと、命令を格納する命令メモリ装置と、命令フェ
   ッチ指示に応答して前記命令メモリ装置から複数の命令
   を同時にフェッチする命令フェッチ装置と、該フェッチ
   された複数の命令から同時に実行可能な命令を見出し、
   該同時実行可能な命令を関連の機能ユニットへ発行する
   命令デコード装置とを含む並列処理装置における命令供
   給装置であって、前記命令デコード装置は、前記関連の
   機能ユニットへ発行した命令数を示す情報と、与えられ
   た命令に分岐命令が含まれておりこの分岐命令により分
   岐が発生したことを示す分岐発生指示情報とを発生する
   手段を含み、 前記命令メモリ装置からの命令の供給待ち状態であるか
   否かを示す命令供給有無指示信号と、リセット信号と、
   前記分岐発生指示情報とに応答して、命令の有効・無効
   を示す有効性フラグを形成する手段、 前記同時にフェッチされた複数の命令と、該同時にフェ
   ッチされた複数の命令の前記命令メモリ装置におけるア
   ドレスと、前記有効性フラグとを同時に格納する記憶手
   段、前記記憶手段は、１エントリが１命令と対応のアド
   レスと対応の有効性フラグとからなる複数のエントリ格
   納領域を備えかつ、各々に異なる書込エントリが同時に
   伝達される複数の入力ポートおよび前記複数の入力ポー
   トと別に設けられ、各々に異なる読出エントリが同時に
   伝達される複数の出力ポートと、書込キューアドレスお
   よび読出キューアドレスにそれぞれ応答して複数のエン
   トリを前記複数の入力ポートおよび前記複数の出力ポー
   トへ同時にそれぞれ接続する手段とを含み、および 前記命令発行数指示情報、前記分岐発生指示情報、前記
   命令供給有無指示信号、および前記リセット指示信号に
   応答して、前記書込キューアドレスおよび前記読出キュ
   ーアドレスをそれぞれ生成して前記記憶手段へ与えるア
   ドレス生成手段を備え、 前記記憶手段から同時に読出された複数のエントリの内
   容が前記命令デコード装置へ与えられる、並列処理装置
   における命令供給装置。