JPH03191461A - データ処理システム - Google Patents

データ処理システム

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JPH03191461A
JPH03191461A JP2279510A JP27951090A JPH03191461A JP H03191461 A JPH03191461 A JP H03191461A JP 2279510 A JP2279510 A JP 2279510A JP 27951090 A JP27951090 A JP 27951090A JP H03191461 A JPH03191461 A JP H03191461A
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
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    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ処理システムに関し、特に、単一順序の
命令を実行する複数の処理ユニットを有するデータ処理
システムに関する。
Ｂ、従来の技術 最近のフォノ・ノイマン装置では、同一メモリからの命
令とデータとのアクセスが共通の問題として生じる。最
近のデータ処理システムでは、処理ユニット内での命令
実行と比較して、メモリへのアクセスに非常に時間が掛
かる。メモリアクセスのために時間が掛かるという問題
は、キャッシュ・メモリ、すなわち、データ処理システ
ムに接続されて、頻繁に使用する情報を保持する非常に
高速のメモリを使用することにより、ある程度緩和され
る。ところが、アクセス対象の情報がキャッシュ会メモ
リで利用できない場合、主メモリにアクセスするので、
更に時間が必要となる。従来の連続送り形データ処理シ
ステムでは、複数の命令が順々に実行されるが、その実
行は準並列処理で行われる。各命令はいくつかの段階に
分けて実行され、１つの命令段階が実行されている間、
他の命令段階も並行して実行される。連続送り形処理の
結果、命令の並行実行は、命令の順序関係を維持しなが
ら、順序正しく行われる。ところが、通常は、ある命令
がメモリからデータを要求すると、データがメモリから
取り出される間に、連続送りが停止し、そのために、連
続送り処理における並行又は並列命令実行の多くの利点
が失われる。
本発明の目的は、メモリ・アクセスにより生じるこの不
具合を最小にすることにある。
この問題に対処するために、従来使用されている方法の
一つとして、未処理のロード動作の目標であるレジスタ
（すなわちメモリからデータを受は取ろうとするレジス
タ）にタグを付けるということがあった。この技術は、
出願臼が１９８４年Ｓ月３１日である米国特許第４．ｌ
１ｉ３０，１９５号からの再発行出願として１９８８年
１２月１６日に出願された同時継続中の再発行出願第０
７／２８５．８２７号に記載されている。この技術によ
ると、処理装置の各レジスタはタグ記憶機構を含んでい
る。タグ付きレジスタからのデータを必要としない命令
が実行されている時、命令実行の継続が許容される。と
ころが、タグ付きレジスタに記憶されたデータに従属す
る命令が実行される場合、タグで指定されたデータをレ
ジスタは受は取らず、命令は実行されない。
Ｃ０発明が解決しようとする課題 本発明の目的は、１つの命令の実行が第１処理装置で行
われ、同時に、その命令についてのデータが第２処理装
置で取り出されるような多重プロセッサを含むデータ処
理システムのためのタグ付は機構を提供することにある
。本発明は、メモリからのデータ・アクセスを管理しな
がら、連続する命令の順序室てた実行を許容することに
より、順次命令実行能力を与えるものである。
００課題を解決するための手段 本発明によるデータ処理システムは、第１形式の命令を
実行するための命令実行回路を含んでいる。メモリから
命令を取り出し、又、第２形式の命令に応答してメモリ
からデータを取り出すための取り出し回路が設けである
。又、命令デコーダが設けてあり、該デコーダは、取り
出された命令を復号するとともに、第１形式の命令を命
令待ち行列回路に指名し、又、第２形式の命令を取り出
し回路に指名する。命令待ち行列回路は、復号された第
１形式の命令を記憶し、これらの命令の実行に必要なデ
ータが取り出されていない時に、第１形式のこれらの命
令にタグを付ける。これらの命令についてのタグは、実
行に必要なデータが取り出された時に消去される。命令
待ち行列回路は、タグ無し命令を、実行のために命令実
行回路へ逐次与える。
実施例の多重処理システムでは、メモリが命令及びデー
タの両方を含んでいる。この実施例では、２つの処理装
置が、命令制御ユニットからの命令を実行するために設
けである。この実施例では、第１形式の命令は、浮動小
数点処理装置によってのみ実行され得る浮動小数点命令
である。第２形式の命令は、浮動小数点データを浮動小
数点処理装置レジスタに与えるためのロード命令であり
、固定小数点処理装置により実行される。固定小数点処
理装置は、浮動小数点データにアクセスするために、メ
モリへのバス上に与えられたアドレスを実際に計算する
。更に、実施例では、第１待ち行列が、レジスタ対レジ
スタ命令及びレジスタ対メモリ命令を記憶するために設
けてあり、又、メモリ対レジスタ命令を記憶する第２待
ち行列が設けである。実施例の命令復号行列は、多重命
令を並列に復号する能力を含んでいる。ロード命令はそ
の他の浮動小数点演算命令から分離して命令待ち行列（
メモリ対しジスタ待ち行列）に記憶され、又、上記その
他の浮動小数点演算命令は別の待ち行列に記憶される。
浮動小数点演算命令が、ロード命令の結果としてロード
されているデータを必要とする時、浮動小数点演算命令
に、その命令待ち行列においてタグが付けられる。命令
にタグがない場合、該命令は浮動小数点処理装置に与え
られて実行される。
本発明の上記及びその他の目的、構成、効果を次に添付
図面を参照して説明する。
Ｅ、実施例 第１図のブロック線図に示すデータ処理システムでは、
メモリ１０が命令ユニット１２に接続している。命令ユ
ニット１２の出力には２つの命令があり、それらは、固
定小数点処理ユニット１４又は浮動小数点処理ユニット
１６に与えられる。
固定小数点処理ユニットは命令待ち行列２７（「逐次命
令実行待ち行列」と呼ぶ）を含んでいる。
浮動小数点処理ユニット１６は命令待ち行列３４を含ん
でおり、該待ち行列３４は、第２待ち行列３０において
固定小数点処理ユニット１４で実行される同期命令であ
り、又、上記第２待ち行列３０は「非同期命令」と称さ
れる命令を含んでいる。
浮動小数点処理ユニット１６による命令の実行は、「同
期命令」を除いて、固定小数点ユニット１４による命令
実行から独立している。「同期命令」は、メモリ２０か
らのデータを浮動小数点処理ユニット１６レジスタに与
えるロード・データ命令を含んでいる。これらのロード
命令のためのアドレス計算は、索引付きロード命令の場
合の固定小数点計算のように固定小数点処理ユニット１
４で行われる。データの取り出しはメモリ１０に対して
固定小数点処理ユニット１４により開始される。
次にデータはデータ・キャッシュ１８を介して浮動小数
点処理ユニット１６のレジスタに与えられる。浮動小数
点処理ユニット１６についてのロード・データ命令は待
ち行列３４．２７の両方に含まれている。ロード命令の
記憶調整はライン２９により行われる。
第２図は浮動小数点処理ユニット１６を示すブロック線
図である。命令は前取り出しバッファ制御部２０で調べ
られて、これらの命令が有効であるかどうかが判断され
る。有効である場合、命令は浮動小数点命令待ち行列２
２に記憶される。次に、これらの命令はコード論理部２
４で制御されながら、復号装置２６．２８で２個づつ復
号される。復号された命令は次に命令待ち行列３０．３
４に与えられ、第１の利用可能なバッファ内に置かれる
。ロード・データ命令以外の浮動小数点処理ユニット命
令は、命令待ち行列３０に記憶される。この待ち行列３
０は、レジスタに対する全ての浮動小数点処理ユニット
レジスタと、メモリ動作に対するレジスタとを含んでい
る。　（データ命令をロードする）浮動小数点処理ユニ
ット１６のためのメモリ対レジスタ動作は命令待ち行列
３４に記憶される。待ち行列３０．３４のこれらの命令
は、適当な時間において実行制御ユニット３２により指
名される。
作動状態では、命令待ち行列３０の命令が、浮動小数点
処理ユニット・レジスタにデータが記憶されることを要
求することがある。このデータは、これらの命令が実行
のために指名できるようになる前に記憶される必要があ
る。本発明のタグ付は装置は、これらの命令を適切に管
理して、命令が指名された時に、これらの命令で要求さ
れるデータがレジスタに適切に記憶されているようにす
る。
第３図は本発明のタグ機構を示している。この発明は浮
動小数点ユニット１６の回路構成により構成されている
。浮動小数点ユニット１６において、復号０レジスタ２
６と復号ルジスタ２８は復号された命令を記憶する。復
号処理において、比較機構４０．４２．４４．４６．４
８を使用して比較が行われ、復号処理中のいずれかの命
令が、待ち行列７０．７２として第３図に示すロード命
令待ち行列３４に記憶されたロード命令の実行に従属す
るかどうかが判断される。両待ち行列位置７０．７２は
６ビツトｒＴＪ記連子を含んでいる。
該記述子は、ロード命令によりロードされている浮動小
数点実行ユニット１６におけるレジスタのアドレスであ
る。これらのレジスタ・アドレスは比較機構４０，４２
．４４．４６．４８への入力であり、復号回路２６．２
８において命令により特定されるレジスタと比較される
。なお、実施例では、浮動小数点命令が３個までの元レ
ジスタと、１個の宛先レジスタとを含んでいる。元レジ
スタはｒＡＪ、ｒＢＪ、ｒｃＪと指定されている。宛先
レジスタ又は目標レジスタは、　「Ｔ」で指定されてい
る。実施例では、浮動小数点実行ユニット１６が命令を
実行し、それにより、積及び和の両方（Ａ＊Ｂ＋Ｃ）が
求められる。様式にしたがって、積算・加算処理の結果
が次に目標レジスタ「Ｔ」に置かれる。
肯定比較が、復号処理中の命令におけるレジスタ指示子
でいずれかのレジスタによりなされる場合、命令が命令
バッファ６２に記憶された時に、適当なタグが設定され
る。タグは、タグ制御回路部６８で制御されながら、２
ビツトバツフア６４に記憶される。バッファ５０１５４
．５８．６２は第２図に示す命令待ち行列３０に対応す
る。各命令は、復号されると、第１の利用可能なバッフ
ァに記憶される（該バッファは、ロード命令については
、バッファ７２で始まり、その他の全ての浮動小数点命
令については、バッファ６２で始まる）。従って、全て
の非同期命令（固定小数点ユニット１４の命令の実行と
は無関係に浮動小数点実行ユニット１６で実行される命
令）は、最初に、バッファ５０に記憶される。又、バッ
ファ５０．５４．５８．８２に記憶された命令について
も、それらの個々のタグはタグ記憶機構５２．５６．８
０．８４にそれぞれ移送される。命令が指名されると、
該命令は実行回路部６６へ送られる。タグ制御論理部６
８はメモリ・バス８からデータ準備信号を受は取るよう
に接続されている。データ準備信号を受は取ると、適当
なタグがゼロ化される。又、タグ制御論理部は、タグ位
置６４の両方のタグ参ビットが０になると、バッファ位
置６２の命令を指名する。この様にして本発明は命令待
ち行列の命令順序を管理して、命令実行のためのデータ
が適切に取り込まれ、実行のために命令が実際に指名さ
れる前に利用可能となるようにする。
第４図はタグ付は処理をフローチャート形態で示してい
る。ステップ１００において、復号回路部に有効命令が
あるかどうかが判断される。ない場合、その様な有効命
令が存在するまで、制御動作はループ状態となる。次に
、ステップ１０２において、有効命令がロード待ち行列
１に存在するかどうかが判断される。有効命令がロード
待ち行列１にない場合、制御はステップ１０２の最初に
戻る。有効命令が待ち行列１に存在する場合、制御はス
テップ１０６に進んで、取り出されているオペランドが
復号中の命令にとって適切なオペランドであるかどうか
が判断される。適切であれば、制御はステップ１１０へ
進み、命令タグΦビット１が１に等しく設定される。適
切でない場合、制御はステップ１１２に進み、命令タグ
・ビット１が０に設定される。これと並行して、ステッ
プ１０４では、ロード待ち行列Ｏの命令が有効命令であ
るかどうかという判断がなされる。有効命令でない場合
、制御はステップ１０４の最初に戻る。
有効ロード命令が存在する場合、制御はステップ１０８
に進み、取り出されつつあるオペランドが復号中の命令
のためのオペランドであるかどうかが判断され、そうで
あれば、命令タグ・ビットＯがステップ１１４において
１に設定される。そうでない場合、命令タグ・ピッ）Ｏ
がステップ１１６でＯに設定される。
第３図から明らかなように、４つの命令バッファ５０１
５４．５８．６２の内の１つに記憶された命令が、バッ
ファ７２．７０に記憶された２つのロード命令の結果と
して、ロードされているオペランドのロードが完了して
いるこきを要求できる。この例では、ビット記憶バッフ
ァ５２又は５６．６０．６４の両方のビットが、そのそ
れぞれの命令バッファ５０又は５４．５８．８２につい
て、１つの１を含むことになる。バッファ７２のロード
動作が実行ユニット７４に移動すると、バッファ７０の
動作はバッファ７２まで下降し、タグ・バッファ５２又
は５６．６０．６４の最も左のビットが最も右のビット
位置へ移動する。従って、両方のビット位置が１に設定
され、これは命令バッファ７０．７２に記憶された両方
のロード命令カデータについての未処理要求を持ってい
ることを示すものである。同様に、両方のビット位置が
Ｏであれば、これは、ロード中のいずれのデータにも従
属性が全くなく、命令は実行のために指名できるという
ことを意味する。
第５図は実行のためのタグの順序及び命令のホールディ
ング拳オフを説明する状態線図である。
ロート・バッファＩ７０で実行中のロード命令に命令が
従属する時、タグは第１状態１２０において、工Ｘに設
定される。その場合、「Ｘ」は「任意」を意味する。そ
の時点で実行状態は０に設定され、これは命令を実行の
ために指名できないことを意味する。そのオペランドに
ついてのデータ準備信号が０である限り、処理はこの状
態に留まる。オペランドについて、データ準備信号が受
は取られると、処理は状態１２２に進む。これは、ロー
ド命令が第３図のロード命令バッファ７０からロード命
令バッファ７２へ移送されたことを示す。この場合も、
次のデータ準備信号が受は取られるまで、処理は状態１
２２に留まり、受は取りが行われると、処理は状態１２
４に進み、そこにおいて、タグが００に設定され、実行
状態が１に変化して、命令が実行のために指名されたこ
とが示される。
第６Ａ図は命令順序を示している。通常の順序で実行さ
れる連続送り形処理システムの動作では、第１命令ＬＤ
Ｏ（レジスターＯのロードを示す）が実行のために指名
される最初の命令となる。後続の全ての命令は、このレ
ジスタＯロードの完了を待つことになる。次に、レジス
タ２の内容とレジスタ３の内容とを乗算することが乗算
命令により指示される。乗算命令に続いて、レジスタ１
をロードするロード命令が与えられる。最後に、加算命
令が与えられ、レジスタＯの内容とレジスタ１の内容と
が加算され、その結果がレジスタ４に記憶される。
この例を説明するために、レジスタ２．３が予めロード
されているものとする。第３図において、ロード・レジ
スタＯ命令が復号Ｏレジスタ２６にロードされ、乗算命
令がサイクル１（第６Ｂ図）において復号ルジスタ２８
にロードされる。サイクル２では、ロード・レジスタ０
命令が未処理ロード待ち行列ルジスタ７２へ移送され、
データ従属性が全くないので、乗算命令が非同期命令バ
ッファ５０．５４．５８．６２がら実行ユニット６６へ
実行のために供給される。
サイクル１では、ロード・レジスタ１命令が復号０レジ
スタ２６に置かれ、加算命令が復号ルジスタ２８に置か
れる。サイクル１では、ロード・レジスタＯ命令が未処
理ロード命令待ち行列ルジスタ７２に留まり、ロード・
レジスタ１命令が未処理ロード命令待ち行列０レジスタ
７０に置かれる。加算命令はバッファ０レジスタ６２に
置かれ、又、タグ・レジスタ６４が１１に設定され、こ
れは加算命令がレジスタ７０１７２に記憶された両方の
ロード命令の実行完了に従属していることを示している
。サイクル３では、データ準備信号がデータ準備ライン
１５０で示すように受は取られる。これは、データが、
それを適当なレジスタで記憶するために、浮動小数点実
行ユニット１６に与えられていることを示す。ロード命
令はそれらの適当な未処理ロード命令待ち行列レジスタ
７０１７２に記憶されたままとなり、加算命令は、その
タグがタグ記憶機構６０に記憶された状態でレジスタ６
２に記憶された状態に留まる。サイクル４では、ロード
・レジスタ０命令は完了しているので、レジスタ７２か
ら除去され、ロード・レジスタＯからのロード昏レジス
タ１により置き換えられる。加算命令がレジスタ６２に
留まっている間、レジスタ６４のタグは０１に再設定さ
れ、これは、１つのロード命令が完了し、命令が従属す
る未処理ロードがこの時点でレジスタ７２に置かれたこ
とを示している。サイクル５では、第２のデータ準備信
号がライン１５０で受は取られる。
サイクル６では、データの第２ピースが浮動小数点実行
ユニット１６で既に受は取られているので、加算タグは
ＯＯに設定され、加算命令が実行ユニット６６に指名さ
れる。
第７Ａ図は第６Ａ図の命令順序に類似した第２の命令順
序を示している。但し、第７Ａ図の命令順序は、乗算命
令ではなく、除算命令を含んでいる。除算命令の重要性
は、それにより、乗算命令よりも実行に数多くのサイク
ルを必要とするということである。第６Ｂ図において、
乗算命令は単一サイクルで完了する。第７Ｂ図に示す例
では、除算命令はその完了までに７つのサイクルが必要
である。
サイクルＯにおいて、ロード及び除算命令の両者が前述
（第６Ａ図及び第６Ｂ図）の場合と同様に、復号レジス
タ２６．２８に置かれる。サイクル１では、復号レジス
タ２８からの除算命令が実行ユニット６６に直接置かれ
る。ロード壷レジスタ０命令は、未処理ロード命令待ち
行列ルジスタ７２内に置かれる。又、ロード・レジスタ
１命令は、復号Ｏレジスタ２６に置かれ、加算命令は復
号ルジスタ２８に置かれる。サイクル２において、ロー
ド・レジスタ１命令は未処理ロード命令待ち行列０レジ
スタ７０に置かれ、加算命令はバッファ０レジスタ６２
に置かれる。その時点において、タグ制御論理部６８が
レジスタ７０．７２の両方のロード命令の完了にタグを
設定する。
サイクル３において、データ準備信号はライン１５２で
示すように受は取られる。
サイクル４において、ロード・レジスタＯ命令は既に完
了しており、データは適当な浮動小数点実行ユニットφ
レジスタにロードされているので、該命令は破棄される
。ロード・レジスタ１命令が次にレジスタ７０からレジ
スタ７２へ移される。
次に、タグ制御論理部６８がタグ記憶機構６４のタグを
０１に再設定し、これは、単一ロード命令だけにデータ
従属性があり、ロード命令がレジスタ７２に記憶される
ことを示している。サイクル５では、第２のデータ準備
信号が受は取られる。
サイクル６では、レジスタ７２のロード１命令は既に完
了しており、データは浮動小数点実行ユニットに適切に
ロードされているので、該命令は破棄される。タグ制御
論理部６８はタグ記憶機構６４に一時的に記憶されたタ
グを００に再設定しており、これは、レジスタ５８に記
憶された加算命令について、データ従属性が全くないこ
とを示している。但し、除算命令は引き続いて実行され
る。
サイクル７では除算命令の実行が以前として継続してい
るために、バッフアルジスタロ２の加算命令を実行ユニ
ット６６に指名することができない。サイクル８では、
除算命令が最終的に完了するので、加算命令が指名され
、純粋に順序的な実行に比べて、全体で３サイクルが節
約される。
第８Ａ図は第３の命令の命令順序を含んでおり、それに
よると、２つのロード命令が復号され、又、それに対し
て加算及び乗算命令が続いている。この命令順序の目的
は、データ従属性のない（完了している未処理ロードに
従属しない）命令を実行ユニットに指名できないという
ことを説明することである。第８Ｂ図において、ロード
・レジスタＯ命令とロード・レジスタ１命令は、それぞ
れ、復号０レジスタ２６と復号ルジスタ２８とに指名さ
れる。サイクル１において、ロード拳しジスタＯ命令は
未処理ロード命令待ち行列０レジスタ７２に置かれる。
ロードφレジスタ１命令は未処理ロード命令待ち行列０
レジスタ７０に置かれる。
加算及び乗算命令は復号Ｏレジスタ２６及び復号ルジス
タ２８にそれぞれ置かれる。但し、加算及び乗算命令の
両者は、レジスタ０にロードされるデータに対して従属
性がある。この例を説明するために、　（レジスタ５．
７における）これらの命令により要求されるその他のデ
ータは既に与えられているものとする。サイクル２では
、ロード・レジスタ１及びロード・レジスタＯ命令が、
それぞれ、レジスタ７０．７２に留まっており、方、乗
算命令はバッフアルレジスタ５８に置かれ、加算命令は
バッファ０レジスタ６２に置かれている。加算及び乗算
命令の両者が、実行の完了したレジスタ７２のロード命
令に従属しているので、タグは両者とも０１に設定され
る。これらのタグは対応する命令ごとにレジスタ６０．
６４に記憶される。サイクル３では、データ準備信号が
ライン１５４で受は取られる。サイクル４では、加算命
令が、−時記憶機構６４のタグをＯＯに再設定し、又、
加算命令が実行のために、命令ユニット６６に指名され
る。一方、乗算命令はバッファ０レジスタ６２に移動さ
せられ、そのタグはタグ記憶機構６０からタグ記憶機構
６４へ移る。加算命令と同様に、乗算命令のタグもＯＯ
に再設定されており、これはデータ従属性が全く存在し
ないことを示す。又、サイクル４では、この時点で実行
が完了しているロード０命令が破棄される。ロード・レ
ジスタ１命令は未処理ロード命令待ち行列ルジスタ７２
に移される。サイクル５では、ロード・レジスタ１命令
が実行完了を待つ間に、乗算命令が実行ユニット６６に
指名される。最後に、サイクル８に置いて、データ準備
信号がラインエ５４で受は取られ、これはロード・レジ
スタ１命令の実行が完了したことを示している。
Ｆ０発明の効果 本発明は、１つの命令の実行が第１プロセツサで行われ
、その間に該命令のためのデータが第２プロセツサで取
り出される多重プロセッサを含むデータ処理システム用
のタグ付は機構を提供するものである。
【図面の簡単な説明】
第１図はデータ処理システムのブロック線図、第２図は
浮動小数点ユニットに配置される命令待ち行列を示すブ
ロック線図、第３図は浮動小数点ユニットの命令待ち行
列に接続される命令復号論理部を示すブロック線図、第
４図はタグ処理を示すフローチャート、第５図はタグ処
理における命令フローを示す状態説明図、第６Ａ図は第
１順序の命令の図、第６Ｂ図は第６Ａ図の命令順序の連
続送り実行を示すタイミング線図、第７Ａ図は第２命令
順序を示す図、第７Ｂ図は第７Ａ図の命令順序の連続送
り実行を説明するタイミング線図、第８Ａ図は第３命令
順序を示す図、第８Ｂ図は第８Ａ図の命令順序の連続送
り実行を説明するタイミング線図である。

Claims (8)

    【特許請求の範囲】
  1. （１）第１命令を実行するための命令実行手段とメモリ
    から命令を取り出すとともに、第２命令に応答してメモ
    リからデータを取り出す取り出し手段と； 取り出された命令を復号するための命令復号手段とを設
    け、それにより、上記第１命令を命令待ち行列手段に指
    名するとともに、上記第２命令を上記取り出し手段に指
    名するようにし； 上記命令待ち行列手段が、復号された第１命令を記憶す
    るとともに、実行に必要なデータが取り出されていない
    時に、記憶済みの第１命令にタグを付け、実行に必要な
    データが取り出された時に上記第１命令のタグを消去し
    、タグ無し第１命令を命令実行手段に順々に与えるよう
    になっていることを特徴とするデータ処理システム。
  2. （２）上記命令待ち行列手段が、レジスタ対レジスタ命
    令及びレジスタ対メモリ命令を記憶するための第１待ち
    行列手段と、メモリ対レジスタ命令を記憶するための第
    ２待ち行列手段とを含んでいる請求項１記載のデータ処
    理システム。
  3. （３）上記命令復号手段が、２つの命令を同時に復号す
    るための第１及び第２の命令復号回路手段を含んでいる
    請求項２記載のデータ処理システム。
  4. （４）上記取り出し手段が、第２命令に応答してメモリ
    からデータが取り出される間に、上記第２命令を記憶す
    るための第２命令待ち行列を含み、上記命令待ち行列手
    段が第１命令の記憶とは別に上記第２命令待ち行列に記
    憶された第２命令を記憶する手段を含んでいる請求項３
    記載のデータ処理システム。
  5. （５）上記取り出し手段が、命令実行手段へ、第２命令
    に応答して取り出されたデータを与える手段を含んでい
    る請求項４記載のデータ処理システム。
  6. （６）上記命令待ち行列手段が、第１命令に必要なデー
    タが取り出し手段により命令実行手段に記憶されている
    時に、記憶された第１命令のタグを消去する請求項５記
    載のデータ処理システム。
  7. （７）上記命令復号手段が、命令待ち行列手段に記憶さ
    れた第２命令から実行のためにデータが必要であるかど
    うかを各復号済み第１命令について判断するための比較
    手段を含んでいる請求項６記載のデータ処理システム。
  8. （８）上記命令待ち行列手段が複数の順序付けた第１命
    令記憶ラッチを含み、該ラッチが、第１命令をそれらの
    それぞれのタグで順序付けた順序で記憶する第１命令タ
    グ・ラッチを含み、更に、上記命令待ち行列手段が、第
    ２命令の実行に応答して、上記記憶済み第１命令とそれ
    に対応するタグとの順序を変更する手段を含んでいる請
    求項７記載のデータ処理システム。
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