JP2549256B2

JP2549256B2 - 浮動小数点プロセッサへデータを転送する方法及び装置

Info

Publication number: JP2549256B2
Application number: JP5276514A
Authority: JP
Inventors: リチャード・エドムンド・フライ; トロイ・ニール・ヒックス; ラリー・エドワード・サッチャー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-12-01
Filing date: 1993-11-05
Publication date: 1996-10-30
Anticipated expiration: 2011-10-30
Also published as: US5506957A; JPH07200324A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は浮動小数点ユニット（Ｆ
ＰＵ）と固定小数点ユニット（ＦＸＵ）との間のデータ
・ロード動作中の同期プロトコルに係り、更に詳細に説
明すれば、キャッシュ・ミスが生じた際に、順序外 (ou
t of order) のロード動作を許容することにより、プロ
セッサ・システムの性能を向上させることに係る。

【０００２】

【従来の技術】ＦＸＵとＦＰＵとを結合して、ＦＸＵを
浮動小数点データのロード及び記憶動作用の制御ユニッ
トとして動作させることは、当該技術分野では公知であ
る（以下、特に明記した場合を除き、この「浮動小数点
データ」を「データ」と略称し、「浮動小数点命令」を
「命令」と略称する）。この点については、本明細書で
援用する刊行物 "IBM RISC System/6000 Technology",
First Edition, published 1990, pp.24-30 を参照され
たい。例えば、ＩＢＭＲＩＳＣシステム／６０００ワ
ークステーションでは、ＦＸＵがＦＰＵ用のアドレス生
成手段として使用されているために、ＦＸＵがデータ・
キャッシュ・ユニット（ＤＣＵ）のデータをアドレスす
る場合にのみ、このデータがＦＰＵへロードされるよう
になっている。しかしながら、ＦＰＵとＦＸＵとは同期
的な態様で動作しているから、キャッシュ・ミスが生じ
た場合には、該当するデータをＦＰＵへロードする前に
複数の機械サイクルが徒過し得る、という問題がある。
このような状況では、ＦＰＵは複数の機械サイクルの間
はアイドル状態に留まるから、プロセッサ・システムの
効率が実質的に低下せざるを得ないのである。

【０００３】本明細書で援用する米国特許第４,９６１,
１６２号は、浮動小数点演算に必要なデータのメモリ・
アドレスを計算するために、固定小数点プロセッサを使
用することを開示する。米国特許第４,７６３,２９４号
には、他の従来技術の例として、ＦＰＵを中央処理ユニ
ット（ＣＰＵ）へ結合し、ＦＰＵが命令を実行している
間に、ＣＰＵで或る幾つかの非浮動小数点演算を並行し
て実行するようにしたシステムを開示する。しかしなが
ら、このＦＰＵには、単一のデータ・ポートが設けられ
ているに過ぎないから、データ・ロード・ミスが生ずる
と、ＦＰＵはこのミスを訂正するに必要な機械サイクル
の間はアイドル状態に留まることになる。米国特許第
５,１５０,４７０号に開示された命令実行回路は、解読
済みの命令に対応するデータが利用可能になるとき、こ
れらの命令に実行用のタグを付すようにしている。本明
細書で援用する米国特許第５,０７５,８４０号は、２台
のプロセッサが実行すべき複数の命令を格納するバッフ
ァを開示する。 IBM Technical Disclosure Bulletin,
Vol. 32, No. 12, May 1990, pp. 132-133 は、固定小
数点ユニットから命令キャッシュ・ユニットへ同期パル
スを送ること及びロード又は書き込み中のワードについ
て変換エラーを予測するための方法を開示する。

【０００４】IBM Technical Disclosure Bulletin, Vo
l. 35, No. 1B, June 1992, pp. 398-399 は、或る種の
固定小数点命令に関して固定小数点及び浮動小数点命令
の実行を調整及び制御するためのカウンタを開示する。
このカウンタがゼロより大きい数を有する場合のみ、Ｆ
ＰＵは一の浮動小数点命令を完了することができるよう
にされているので、実行された浮動小数点命令が取り消
されることはない。しかしながら、この刊行物には、キ
ャッシュ・ユニットとＦＰＵとの間に複数のデータ・ポ
ートを設けることは全く開示されていない。

【０００５】

【発明が解決しようとする課題】前述の内容から明らか
なように、データ・ロード・ミスの存在に拘わりなく、
浮動小数点ユニット（ＦＰＵ）上で命令の実行を実質的
に連続して行うことを可能にするようなプロセッサ・シ
ステムを提供することが望ましい。

【０００６】

【課題を解決するための手段】本発明によれば、ＦＰＵ
上の命令の実行を連続的に行うことができるように、デ
ータ・キャッシュと浮動小数点ユニット（ＦＰＵ）との
間に２つのデータ・ポート及びデータ・バスが設けら
れ、またこれに対応する２つのアドレス・バスが設けら
れる。更に、キャッシュ・ミスが生ずる際に順序外のロ
ードが行われるように、アドレスを供給する固定小数点
ユニット（ＦＸＵ）とＦＰＵとの間の同期が与えられ
る。

【０００７】一般的に説明すれば、本発明のＦＰＵに
は、２つのデータ・ポートに加えて、これに対応するデ
ータ・レジスタ、データ・バス及びデータ回転手段が設
けられる。これらの回転手段には、複数の浮動小数点レ
ジスタが接続される。ＦＰＵとデータ・キャッシュ・ユ
ニット（ＤＣＵ）との間でデータを転送することができ
るように、ＦＰＵのデータ・ポートは、それぞれ別個の
データ・バスを介してＤＣＵ上の対応するデータ・ポー
トへ接続される。ＦＰＵへ入力されつつあるデータのア
ドレスをＤＣＵへ供給するように、ＦＸＵは、前記デー
タ・バスに対応する２つのアドレス・バスを通してＤＣ
Ｕと相互接続される。更に、ＤＣＵからのデータがＦＰ
Ｕへ連続的に入力されるように、ＦＸＵからＦＰＵへ同
期信号が供給され、従ってＦＸＵとＦＰＵとは互いに通
信関係にある。この同期によれば、いずれか一方のデー
タ・バス上に存在し得るエラー状態（キャッシュ・ミ
ス）とは関係なく、ＤＣＵからＦＰＵへデータを転送す
ることができるようになる。もし、一方のデータ・バス
に影響を与えるようなキャッシュ・ミスが生ずるなら、
このデータに対応する命令が保留される。その後、前記
キャッシュ・ミスによって影響されない他方のデータ・
バスを介して、後続のデータがＦＰＵへ供給される。こ
のようにして、順序外の命令の実行がＦＰＵで実現され
るのである。

【０００８】同期信号は、ＦＰＵへ入力されつつあるデ
ータの状況を通知する信号を含んでいる。例えば、「ロ
ード可」（ＬＤ１ＲＤＹ）信号は、ＦＰＵに対し、入
力データが第１のデータ・ポートに対応するデータ・バ
ス上にあって、ＦＰＵへロードする準備が完了している
ことを通知する。それとは逆に、「ロード不可」（ＬＤ
１ＮＲＤＹ）信号は、浮動小数点ロードがＦＸＵで成
功裏に実行されたが、キャッシュ・ミスのようなエラー
が存在するために、ＦＰＵはこのデータをその第１のデ
ータ・ポートでまだ利用できないことを通知する。他の
「データ・レジスタ・ロード」（ＬＤ１ＤＲＥＧ）信
号は、ＦＰＵに対し、第１のデータ・ポートから対応す
るデータ・レジスタへデータをロードするように通知す
る。またＦＸＵは、ＦＰＵに対し、データ・レジスタ中
にあるロード済みのデータを回転して正しいフォーマッ
トへ整列させるように、すなわち最上位（most signifi
cant）のデータ・ワードを最上位のワード位置へシフト
して浮動小数点レジスタに置くように指示する。

【０００９】前述の各同期信号をＦＸＵからＦＰＵへ送
るようにすると、ＦＰＵへのデータの定常的な流れを保
証することが可能となり、かくてプロセッサ・システム
の効率及び性能を向上させることができる。

【００１０】

【実施例】図１は、ＲＩＳＣシステム／６０００のよう
なワークステーション用のプロセッサ・チップ・セット
を示す。このチップ・セットは、メモリ７、データ・キ
ャッシュ・ユニット（ＤＣＵ）５、固定小数点ユニット
（ＦＸＵ）３及び浮動小数点ユニット（ＦＰＵ）１を含
む。図１はこれらの機能要素をそれぞれ別個のチップと
して示しているが、必要に応じてこれらの機能要素を単
一のチップ上に搭載しても良い。メモリ７はＲＡＭ形式
のものであり、バス５３を介してＤＣＵ５と通信す
る。このようにして、メモリ７からＤＣＵ５へデータ
が供給される。このデータは浮動小数点形式のものであ
り、ＤＣＵ５からデータ・バス３１及び３３を介して
ＦＰＵ１へ通信される。本発明に従って、浮動小数点
データを転送するための２つのデータ・バス３１及び３
３が設けられ、順序外のデータ・ロード及び命令の実行
を行うことができるように、これらのデータ・バスが交
互に制御される。データ・バス３１及び３３は、対応す
るデータ・ポート３２及び３４（ポート０及び１）を通
して、ＦＰＵ１へデータをそれぞれ供給する。データ
・バス３１及び３３は、２つの１２８ビット・バスとし
て動作するように、４つの３２ビット・データ・ワード
をそれぞれ通信することができる。データ・レジスタ１
９及び１７は、データ・ポート３２及び３４からデータ
・ワードをそれぞれ受け取るとともに、これらのデータ
・ワードを一時的に格納する。必要に応じて、データ・
レジスタ１９及び１７からのデータ・ワードが回転手段
１３及び１５でそれぞれ回転されて、浮動小数点レジス
タ１１に置かれる。ＤＣＵ５からＦＰＵ１へ単一ワ
ードが移動されている場合、このワードを浮動小数点レ
ジスタ１１中の最上位のワード位置へ回転させる必要が
ある。勿論、ＦＰＵ１で「ダブルワード・ロード」が
生ずる場合は、後の実行に備えてこのデータを浮動小数
点レジスタ１１へ移動させる前に、「ロード・ダブル回
転」を行うことによって２つの単一ワードが最上位の２
つのワード位置に置かれる。データの回転については、
以下で詳述する。

【００１１】データが浮動小数点レジスタ１１に置かれ
た後、ＦＰＵ１及びＦＸＵ３によって浮動小数点命
令が同期的に実行される。これらの命令は、命令キャッ
シュ・ユニット５７から命令バス５１を介してＦＰＵ
１及びＦＸＵ３へ通信される。命令キャッシュ・ユニ
ット５７は、これらの命令をメモリ７から受け取る。浮
動小数点演算は、これを必要とする（適用業務プログラ
ム、オペレーテイング・システム又は他のルーチンのよ
うな）プロセスによって使用される。

【００１２】ＦＸＵ３は、ＦＰＵ１へ入力すべきデ
ータ・ワードのアドレス情報を、ＤＣＵ５へ供給す
る。このアドレス情報は、本発明の順序外命令機構が動
作することを可能にする。アドレス・バス４１及び４３
は、アドレス情報をＤＣＵ５へ供給する。アドレス・
バス４１及び４３は、ＦＸＵ３のアドレス・ポート４
２及び４４（ポート０及び１）にそれぞれ対応する（な
お、後者のポート０及び１は、ＦＰＵ１のポート０及
び１にそれぞれ対応する）。アドレス・ポート４２及び
４４に対応するアドレス生成手段２１及び２３は、ＤＣ
Ｕ５中に置かれているデータの実際のＦＰＵアドレス
を供給する。アドレス生成手段２１又は２３のどちらも
このアドレスを生成し得るが、アドレス・バス４１又は
４３のどちらにこのアドレスが供給されるかということ
に応じて、ＦＰＵ１へデータを送るべきデータ・バス
３１又は３３が決まる。一層具体的に説明すると、アド
レス・バス４１とデータ・バス３１は互いに関連してい
て、ＦＸＵ３からアドレス・バス４１を介してＤＣＵ
５へアドレスが供給される場合は、データ・バス３１
を介してＦＰＵ１のデータ・ポート３２へデータが送
られるようになっている。同様に、アドレス・バス４３
を介してアドレスが供給される場合には、データ・バス
３３を介してＦＰＵ１のデータ・ポート３４へデータ
が送られる。従って、ＦＸＵ３からの生成済みアドレ
スをアドレス・バス４１又は４３のどちらが転送するか
ということに応じて、ＤＣＵ５中のデータをＦＰＵ
１のデータ・ポート３２又は３４のいずれかへ入力する
ことができる。このように、データ・バス３１又は３３
を介してデータが転送されるので、ＦＸＵ３とＦＰＵ
１との間の動作を調整することが必要となる。このた
め、両者間に同期バス５５を設けて、ＦＰＵ１へ同期
信号を供給しなければならない。同期バス５５は、デー
タを受け取るべきデータ・ポートをＦＰＵ１に知らし
めるように、ＦＸＵ３からＦＰＵ１へ同期信号を転送
する。ＦＸＵ３とＦＰＵ１との間の同期について
は、図３を参照して以下で詳述する。

【００１３】図２は、本発明に従ってＦＰＵ１へデー
タをロードするために、順番に生じなければならない複
数の事象のシーケンスを示す。最初に、ＦＸＵ３中の
アドレス生成手段２１又は２３がアドレスを計算し、次
いで、これをアドレス・バス４１又は４３を介してＤＣ
Ｕ５へ加える。このアドレスを転送するアドレス・バ
ス４１又は４３が決まると、該当データをＦＰＵ１へ
転送するために使用されるデータ・バス３１又は３３が
決まり、ひいてはこのデータを受け取るべきデータ・ポ
ート３２又は３４が決まる。次に、このデータはＦＰＵ
１へ供給され、そのデータ・レジスタ１７又は１９へ
ロードされる。次に、このデータの位置合わせが行われ
て、このデータが最上位のワード位置にシフトされる。
最後に、位置合わせ済みのデータが浮動小数点レジスタ
１１へ移動される。

【００１４】以下では、ＦＸＵ３から同期バス５５を
介してＦＰＵ１へ通信されるような同期信号を示す図
３を参照して、本発明を一層詳細に説明する。ここで、
データ・バス３１及び３３並びにそれらに関連するＦＰ
Ｕ１のデータ・ポート３２及び３４の各々毎に１組の
同期信号が利用されている、という点に注意すべきであ
る。

【００１５】図示された最初の同期信号は、「浮動小数
点ロード可」（ＸＯＵＦＬＬＤｘＲＤＹ）信号で
ある。本発明の同期信号の全てに設けられた位置「ｘ」
の内容は、ＦＰＵ１のデータ・ポート３２及び３４の
うちどちらがデータを受け取るかということを指示す
る。図１に示すように、データ・ポート３２及び３４
は、ＦＰＵ１上で「ポート０」及び「ポート１」とし
てそれぞれ表記されている。かくて、もしこの「浮動小
数点ロード可」信号がポート１へ入力されつつあるデー
タに対応するのであれば、この信号は実際には（ＸＯＵ
ＦＬＬＤ１ＲＤＹ）のように構成される。この場
合の「１」は、ポート１に対応する。勿論、「１」の代
わりに「０」を持つ同じ信号は、ポート０へ転送中のデ
ータに対応する。

【００１６】この「浮動小数点ロード可」信号は、ＦＰ
Ｕ１に対し、データ・キャッシュ・ユニット（ＤＣ
Ｕ）５中のデータがアドレス・バス４１又は４３のどち
らからアクセスされたかに応じて、このデータが対応す
るデータ・バス３１又は３３のいずれかに現に置かれて
いることを通知する。このアドレスが与えられると、Ｄ
ＣＵ５中のデータがアドレスされ、次いで関連する適
当なデータ・バス３１又は３３上に置かれる。

【００１７】ＦＸＵ３からＦＰＵ１へ「浮動小数点
ロード不可」（ＸＯＵＦＬＬＤｘＮＲＤＹ）信号
が供給されるのは、ＤＣＵ５中でキャッシュ・ミスが
検出されたために、ＦＰＵ１へロードすべきデータが
まだ該当するデータ・バス上に現れていないような場合
である。この信号は、ＦＰＵ１に対し、当該キャッシ
ュ・ミスが依然として存在している間に、次に続く浮動
小数点ロード命令が生ずるような場合には、そのデータ
が他方のデータ・ポートに到着するようになっているこ
とを通知する。この「浮動小数点ロード不可」信号につ
いて注意すべきは、これがＦＰＵ１に対し次のこと、
すなわちデータを受け取ると予測されたデータ・バスが
使用中であって、しかも当該キャッシュ・ミスが存在す
る間に他のデータ・ロードが生じる場合には、次のデー
タが（当該キャッシュ・ミスによって影響されない）他
方のデータ・バスに受け取られるようになっているこ
と、を通知するという点である。通常の場合、ＦＸＵ
３はかかる命令を実行し、ＦＰＵ１はデータをかかる
命令と関連付ける。「浮動小数点ロード不可」信号を受
け取ると、ＦＰＵ１は、キャッシュ・ミスに起因して
データが転送されないことを確認する。この場合、ＦＰ
Ｕ１は、このキャッシュ・ミスが影響を与えているデ
ータ・バス上のデータに関連するような命令格納バッフ
ァ５９に当該命令を保留する。この命令が保留されるの
は、該当する「浮動小数点ロード可」信号が受け取られ
るまでである。その間、ＦＰＵ１は、かかる保留済み
の命令及びその関連データをキャッシュ・ミスの解決後
に処理する前に、他方のデータ・バスに受け取られるデ
ータに関連する命令を実行する（順序外の実行及びデー
タ・ロード）。例えば、ＤＣＵ５からデータ・バス３
１及び３３へデータがロードされている間に、データ・
バス３１へロードすべきデータについてＤＣＵ５中で
キャッシュ・ミスが生ずるなら、データ・バス３１（ポ
ート０）に該当する「浮動小数点ロード不可」信号は、
ＦＰＵ１に対し、このデータに関連する命令を保留す
るように通知する。この場合、当該キャッシュ・ミスが
解決される前に、ＦＰＵ１に対する他のデータ・ロー
ドが生ずるなら、そのデータはデータ・バス３３（ポー
ト１）に到着することになろう。このように、データ・
バス３１上のデータ及び関連する命令がキャッシュ・ミ
スの期間中は保留されるようになっているから、キャッ
シュ・ミスの解決前にＦＰＵ１に対する他のロードが
生ずる場合は、次のデータがデータ・バス３３に置かれ
て、その関連する命令が順序外で実行されることにな
る。

【００１８】「浮動小数点データ・レジスタ・ロード」
（ＸＯＵＦＬＬＤｘＤＲＥＧ）信号は、ＦＰＵ
１中に設けられたデータ・レジスタ１７及び１９へのロ
ーデイングを制御する。この信号は、ＦＰＵ１に対
し、データ・ポート３２及び３４からデータ・レジスタ
１９及び１７へそれぞれデータを移動するように通知す
る。ポート０及び１に対応して４つの３２ビット・デー
タ・レジスタ１７ａ−１７ｄ及び１９ａ−１９ｄがそれ
ぞれ設けられていて、その各々はデータ・バス３１及び
３３の各々から３２ビットのデータ・ワードをそれぞれ
受け取るようにされている（図３及び図４参照）。因み
に、データ・バス３１及び３３の各々は、４つの３２ビ
ット・バス０−３をそれぞれ含んでいる（図３及び図４
参照）。各ポートに加えられる４ビットは、当該ポート
に関連する４つのデータ・レジスタを制御する。すなわ
ち、１６進数の信号が、それぞれのポートからどのデー
タ・レジスタへデータがロードされるかということを指
示する。例えば、（ＸＯＵＦＬＬＤｘＤＲＥＧ
（０．．．３）＝Ｂ’００１１’）という信号は、１２
８ビット幅のデータ・バス３１又は３３からデータ・レ
ジスタ２及び３（例えば、１７ｃ及び１７ｄ）へ対応す
る複数のデータ・ワードをロードさせるように作用す
る。

【００１９】前述のように、ＦＰＵ１へ供給されるデ
ータは位置合わせされなければならない。「浮動小数点
データ回転」（ＸＯＵＦＬＲＯＴＬＦ）信号は、
データが浮動小数点レジスタ１１に置かれるとき、かか
るデータのシフテイングを制御して、最上位のデータ・
ワードが最初の、すなわち最上位のワード位置に置かれ
るようにする。かかるデータを回転させるために使用さ
れる制御信号は、２進数の００、０１、１０及び１１で
あり、これらは回転量０、１、２及び３にそれぞれ対応
する。かくて、このデータ回転信号は、回転量をも指示
する。例えば、（ＸＯＵＦＬＲＯＴＬＦｘ
（０．．．３）＝Ｂ’０１’）という信号は、データ・
ワードを１ワード位置だけ回転させる。これらの同期信
号の実際の機能については、本発明の全体的な動作の説
明と関連付けて以下で詳述する。

【００２０】次に、図４を参照して、ＦＸＵ３からＦ
ＰＵ１へ供給されるデータ回転制御信号を説明する。
ここで、ＤＣＵ５からデータ・バス３１又は３３及び
対応するデータ・ポート３２又は３４を介してＦＰＵ
１へ供給されるデータは、同一の態様で回転されること
に注意されたい。従って、図４のデータ・バスには、図
面の内容を簡潔にするため、図１のデータ・バスと同じ
参照番号３１及び３３が一括して付されている。レジス
タ１７ａ−１７ｄ及び１９ａ−１９ｄは、データ・レジ
スタ１７及び１９を構成するような４つの３２ビット・
データ・レジスタである。１２８ビット幅のデータ・バ
ス３１及び３３の各々はそれぞれ４つの３２ビット・デ
ータ・バス（０−３）を含んでおり、その各々はデータ
・レジスタ１７ａ−１７ｄ及び１９ａ−１９ｄの１つに
それぞれ対応する。これらの３２ビット・バスの各々
は、ＤＣＵ５からの単一データ・ワードをそれぞれ転
送する。かくて、３２ビット・バス０−３の各々がデー
タ・ワードをそれぞれ含む場合は、クワッド・ロード動
作が生ずることになる。ＦＰＵ１に設けられた回転手
段１３及び１５は、図１に加えて図４にも図示されてい
る。図４は、単一のロード動作を示す。すなわち、１デ
ータ・ワードがレジスタ１７ｃ又は１９ｃから供給され
ている。このデータ・ワードを適当なワード位置に置く
ために、ＦＸＵ３はＦＰＵ１へデータ回転用の信号を
送ることにより、このデータ・ワードを最上位のデータ
・ワード位置へ回転させる。図示の例の場合、（ＸＯＵ
ＦＬＲＯＴＬＦ（０．．．１）＝Ｂ’１０’）信号
が、ＦＰＵ１へ与えられる。この信号中の２進数１０
は、ＦＰＵ１に対し、このデータを２ワード位置だけ
回転するように通知する。かくて、レジスタ１７ｃ又は
１９ｃ中にあるデータは、これが浮動小数点レジスタ１
１へ入力されるとき、２ワード位置だけ回転されて最上
位のワード位置に置かれるのである。

【００２１】図５は、前述の動作を、プロセッサ・シス
テム内の機械サイクルと関係付けて示したものである。
サイクル１では、単一のデータ・ワードを浮動小数点レ
ジスタ１１にロードするための「浮動小数点シングル・
ロード動作」（ＬＦＳＯＰ）が、ＦＸＵ３によって
開始される。また、サイクル１の間には、ＦＸＵ３が
実効アドレス（Ｅ／Ａ）を生成して、このアドレスをＤ
ＣＵ５のアドレス・バス４１又は４３（図１参照）に
置く。かくて、サイクル１の間、ＦＸＵ３は「浮動小
数点シングル・ロード動作」を開始し、ＤＣＵ５中の
データに対するアドレスを生成するとともに、これをＤ
ＣＵ５中のデータに適用するのである。このアドレス
は該当するデータをアクセスして、これをそのアドレス
・バス（当該アドレスを転送したアドレス・バス）に関
連するデータ・バスに置く。このようにして、このデー
タを、ＤＣＵ５からＦＰＵ１のポート３２又は３４
へ送ることができるのである。前述のように、アドレス
・バス４１及び４３はデータ・バス３１及び３３とそれ
ぞれ関連しているから、アドレス・バス４１を介してア
ドレスが到着する場合は、これに関連するデータ・バス
３１を介してＦＰＵ１へデータが送られることになる。
同様に、アドレス・バス４３を介してアドレスが到着す
る場合は、データ・バス３３を介してデータが送られ
る。

【００２２】サイクル２では、ＦＸＵ３からＦＰＵ
１へ同期信号が転送される（図面を簡潔にするため、各
同期信号は簡略的に示されている）。この例では、キャ
ッシュ・ミスが存在しないものと仮定しているから、
「ロード不可」（ＬＤｘＮＲＤＹ）信号は使用されな
い。ＦＸＵ３はＦＰＵ１へ「ロード可」（ＬＤｘＲ
ＤＹ）信号を送ることにより、ＦＰＵ１に対し、デー
タ・バス３１又は３３上の現データがデータ・レジスタ
１９又は１７へ移動可能であることを通知する。「デー
タ・レジスタ・ロード」（ＬＤｘＤＲＥＧ）信号がＦ
ＰＵ１へ送られると、ＤＣＵ５からデータ・バス３
１又は３３に置かれたデータがデータ・レジスタ１７又
は１９へロードされる。次の「ロード・回転」（ＬＤｘ
ＲＯＴ）信号は、データが浮動小数点レジスタ１１へ
ロードされる際、最上位のデータ・ワードが第１のワー
ド位置にくるようにこのデータを回転手段１３又は１５
により位置合わせさせる。勿論、図３に示すように、デ
ータ・ポート３２及び３４に対応する２組の同期信号を
使用すると、ＤＣＵ５からデータ・バス３１及び３３
を介してＦＰＵ１へデータを並列に移動させることが
できる。かくて、ＤＣＵ５からＦＰＵ１へデータが
２機械サイクル以内に移動される。

【００２３】次に、図６を参照して、データ・キャッシ
ュ（ＤＣ）ミスが生ずる場合の本発明の動作を説明す
る。

【００２４】サイクル１において、ＦＸＵ３は「浮動
小数点シングル・ロード動作」（ＬＦＳＯＰ）を開始
し、実効アドレス（Ｅ／Ａ）を生成するとともに、この
アドレスをＤＣＵ５に至るアドレス・バス４１又は４
３に置く。次のサイクル２の間には、ＤＣＵ５の内部
でＤＣミスが生ずるので、データ・バス３１又は３３に
データを置くことはできない。一般に、キャッシュ・ミ
スとは、キャッシュ・ユニット中に要求データが存在し
ないことを意味する。かくて、このＤＣミスに基づい
て、ＦＸＵ３からＦＰＵ１へ「ロード不可」（ＬＤ
ｘＮＲＤＹ）信号を供給することにより、ＦＰＵ１
に対し、このポート（１又は０）には保留中のロードが
存在すること、及び他の命令に遭遇するときに当該ＤＣ
ミスが依然として存在する場合には、他のポートを調べ
て次のデータを獲得すべきことを通知する。かくて、Ｆ
ＰＵ１は、受け取るべき次のデータ・ワードとして、
順序外のロードを取ることになる。

【００２５】サイクルｎでは、データ・キャッシュ（Ｄ
Ｃ）ミスが解決されているから、「ロード可」（ＬＤｘ
ＲＤＹ）信号がＦＰＵ１へ与えられる。次いで、Ｆ
ＰＵ１は、このＤＣミスに関連するデータ・バス３１又
は３３でデータを待機する。次いで、「データ・レジス
タ・ロード」（ＬＤｘＤＲＥＧ）信号がＦＰＵ１へ供
給されて、データがＦＰＵ１中のデータ・レジスタ１
７又は１９へ移動される。次の「ロード・回転」（ＬＤ
ｘＲＯＴ）信号は、データ・レジスタ１７又は１９中
のデータの位置合わせを行わしめる。これが行われた
後、このデータをＦＰＵ１へ移動させて、命令キャッ
シュ・ユニット５７から命令バス５１を介して受け取ら
れる浮動小数点命令に関連してこのデータが使用される
ようにする。後続のＤＣミスが存在しないものと仮定す
ると、本発明のプロセッサ・システムは、「ロード
可」、「データ・レジスタ・ロード」及び「ロード・回
転」信号を使用することにより、ＦＰＵ１へのローデ
イングを継続する。このようにして、ＦＰＵ１は、順
序外のデータ・ロード及び命令の実行を行うことができ
る。もし、ＤＣミスが依然として存在している間に他の
浮動小数点ロード命令に遭遇すると、ＦＰＵ１は他の
データ・バス（３１又は３３）からデータを獲得する。
この場合、アドレス生成手段２１又は２３は、ＤＣミス
によって影響されない一方のデータ・バス３１又は３３
に対応するアドレス・バス４１又は４３上にアドレスを
置いている筈である。かくて、本発明が順序外のロード
実行をどのように行うかということが理解されよう。

【００２６】図７は、データ・ポート３２及び３４（ポ
ート０及び１）の双方が同時に使用されており且つデー
タ・バス３１に置くべきデータについてデータ・キャッ
シュ（ＤＣ）ミスが生ずる場合の、関連するデータ・バ
ス３１及びアドレス・バス４１並びにデータ・バス３３
及びアドレス・バス４３上の一連の動作を示す。サイク
ル１において、ＦＸＵ３は、データ・バス３１及び３
３からＦＰＵ１へデータをロードするための、２つの
「浮動小数点シングル・ロード動作」（ＬＦＳ０及びＬ
ＦＳ１）を開始する。またＦＸＵ３は、これらの２組
のデータに対する実効アドレス（Ｅ／Ａ）を生成し、こ
れをアドレス・バス４１及び４３を介してＤＣＵ５へ
加えることにより、ＤＣＵ５からのデータがデータ・
バス３１及び３３を介してＦＰＵ１のデータ・ポート
３２及び３４の双方へ転送されるようにする。サイクル
２では、ＦＸＵ３からＦＰＵ１へ「ロード不可」
（ＬＤＮＲＤＹ０）信号が送られ、データ・バス３１
（ポート０）に置くべきデータについてデータ・キャッ
シュ（ＤＣ）ミスのようなエラーが生じたことを指示す
る。この「ロード不可」（ＬＤＮＲＤＹ０）信号は、
ＦＰＵ１に対し、次の「浮動小数点シングル・ロード
動作」（ＬＦＳ）を開始している間にＤＣミスが依然と
して存在している場合は、次のデータがデータ・バス３
３からポート１に受け取られることを通知する。またサ
イクル２では、データ・バス３３上の第１のデータに対
する「ロード可」（ＬＤＲＤＹ１）信号が、「データ
・レジスタ・ロード」（ＬＤ１ＤＲＥＧ１）及び「ロ
ード・回転」（ＬＤＲＯＴ１）信号とともに、ＦＰＵ
１へ送られる。サイクル３では、ＤＣミスは依然とし
て未解決であり、従ってデータ・バス３１上のデータに
ついては何の変化も生じない。しかしながら、サイクル
２の間の「ロード可」（ＬＤＲＤＹ１）信号に基づい
て、浮動小数点レジスタ１１は第１のデータをロードさ
れる。同時に、サイクル３では、データ・バス３３上の
第２のデータに対応する他の「ロード可」（ＬＤＲＤ
Ｙ２）信号が、「データ・レジスタ・ロード」（ＬＤ
ＤＲＥＧ２）及び「ロード・回転」（ＬＤＲＯＴ２）
信号とともに送られる。また、サイクル３の間には、第
３のデータについて第３の「浮動小数点シングル・ロー
ド動作」（ＬＦＳ３）が開始される。

【００２７】サイクル４では、「第２のデータを浮動小
数点レジスタにロードする動作」（ＬＤＦＰＲ２）
が、第３のデータに対する「ロード可」（ＬＤＲＤＹ
３）、「データ・レジスタ・ロード」（ＬＤＤＲＥＧ
３）及び「ロード・回転」（ＬＤＲＯＴ３）信号とと
もに生じる。これらの信号は、データ・バス３３上のデ
ータについて、ＦＸＵ３からＦＰＵ１へ供給される
ものである。サイクル５では、データ・バス３１につい
てＤＣミスが解決され、そして「ロード可」（ＬＤＲ
ＤＹ０）、「データ・レジスタ・ロード」（ＬＤＤＲ
ＥＧ０）及び「ロード・回転」（ＬＤＲＯＴ０）信号
がＦＰＵ１へ供給されて、このデータ・バス３１上に
データが存在することを指示する。更に、浮動小数点レ
ジスタ１１は、データ・バス３３から第３のデータをロ
ードされる（ＬＤＦＰＲ３）。データ・バス３１から
のデータは、サイクル６の間に、浮動小数点レジスタ１
１へロードされる（ＬＤＦＰＲ）。

【００２８】次に、図８を参照して、図３及び図７に示
した種々の信号間の同期を説明する。図８の各サイクル
は、図７の各サイクルに対応する。サイクル２では、デ
ータ・バス３１に対する「ロード不可」（ＬＤ０ＮＲ
ＤＹ）信号は２進の１にあって、該当データが（ＤＣミ
スに起因して）ロード不能であることを指示する。この
場合、かかるデータをデータ・バス３１に置く準備はで
きていないから、「データ・レジスタ・ロード」（ＬＤ
０ＤＲＥＧ）及び「ロード・回転」（ＲＯＴＬＦ０）
信号は無効にされる。すなわち、データ・レジスタ３１
については、どのデータ・レジスタにロードすべきか又
はこのデータをどれだけ回転すべきか、ということを指
示するデータは存在しないのである。これに対し、デー
タ・バス３については、「ロード可」（ＬＤ１ＲＤ
Ｙ）信号は活動的であるから、これに応じて「データ・
レジスタ・ロード」（ＬＤ１ＤＲＥＧ）及び「ロード
・回転」（ＲＯＴＬＦ１）信号が有効にされる。すな
わち、これらの機能に関係するデータが存在するのであ
る。サイクル３では、ＤＣミスが依然として存在するか
ら、データ・バス３１からロードすべきデータについて
は同期信号が存在しない。データ・バス３３に関して言
えば、「ロード可」（ＬＤ１ＲＤＹ）信号が活動的で
あるから、「データ・レジスタ・ロード」（ＬＤ１Ｄ
ＲＥＧ）及び「ロード・回転」（ＲＯＴＬＦ１）信号
はいずれも有効である。サイクル３とサイクル４との間
では、プロセッサ・システムには如何なる変化も見られ
ない。というのは、データ・バス３１上にはＤＣミスが
依然として存在しており、しかも他の「ロード可」（Ｌ
Ｄ１ＲＤＹ）信号が活動的であるからである。サイク
ル５では、ＤＣミスが解決され、これに対応して「デー
タ・レジスタ・ロード」（ＬＤ０ＤＲＥＧ）及び「ロ
ード・回転」（ＲＯＴＬＦ０）信号が有効となる。更
に、後続のサイクル６では、アイドル状況に戻る。

【００２９】

【発明の効果】以上のように、本発明によれば、データ
・ロード・ミスの存在に拘わりなく、浮動小数点ユニッ
ト（ＦＰＵ）上で命令の実行を実質的に連続して行うこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明に従った浮動小数点ユニット（ＦＰ
Ｕ）、固定小数点ユニット（ＦＸＵ）、データ・キャッ
シュ・ユニット（ＤＣＵ）及びメモリの相互接続を示す
概略ブロック図である。

【図２】浮動小数点ユニット（ＦＰＵ）への通常のデー
タ・ロードを行うために、固定小数点ユニット（ＦＸ
Ｕ）及び浮動小数点ユニット（ＦＰＵ）で行われる一連
の事象を示す図である。

【図３】データ・キャッシュ・ユニット（ＤＣＵ）から
のデータのローデイングを同期させるために、固定小数
点ユニット（ＦＸＵ）から浮動小数点ユニット（ＦＰ
Ｕ）へ送られる各同期信号を示す図である。

【図４】浮動小数点レジスタへ単一のデータ・ワードを
ロードする前に、浮動小数点ユニット（ＦＰＵ）の内部
で行われるデータの回転を示す図である。

【図５】２機械サイクル中の同期信号の流れを示す図で
ある。

【図６】キャッシュ・ミスが生ずる場合の、ｎサイクル
中の同期信号の流れを示す図である。

【図７】データ・キャッシュ（ＤＣ）ミスが複数の機械
サイクルにわたって継続するような場合の、同期信号の
流れを示す図である。

【図８】６機械サイクル中の種々の同期信号の状況を示
す図である。

【符号の説明】

１・・・・・・浮動小数点ユニット（ＦＰＵ）３・・・・・・固定小数点ユニット（ＦＸＵ）５・・・・・・データ・キャッシュ・ユニット（ＤＣ
Ｕ）７・・・・・・メモリ１１・・・・・・浮動小数点レジスタ１３、１５・・・回転手段１７、１９・・・データ・レジスタ２１、２３・・・アドレス生成手段３１、３３・・・データ・バス３２、３４・・・データ・ポート４１、４３・・・アドレス・バス４２、４４・・・アドレス・ポート５１・・・・・・命令バス５３・・・・・・バス５５・・・・・・同期バス５７・・・・・・命令キャッシュ・ユニット５９・・・・・・命令格納バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者トロイ・ニール・ヒックスアメリカ合衆国テキサス州78727、オースチン、テインバーサイド・ドライブ 12804番地 (72)発明者ラリー・エドワード・サッチャーアメリカ合衆国テキサス州78759、オースチン、デイー・ケー・ランチ・ロード 11507番地

Claims

(57)【特許請求の範囲】

【請求項１】第１のデータ経路を介して浮動小数点プロ
セッサ上の第１のデータ・ポートへ第１のデータを供給
するステップと；前記第１のデータ経路とは独立に、第２のデータ経路を
介して前記浮動小数点プロセッサ上の第２のデータ・ポ
ートへ第２のデータを供給するステップと；前記第１及び第２のデータ経路上で前記第１及び第２の
データが利用不能状態にあるか否かを各別に検出するス
テップと；前記第１及び第２のデータのうち何れか一方のデータが
利用不能状態にあることを検出した場合には、前記浮動
小数点プロセッサが当該一方のデータよりも時間的に先
行して他方のデータをこれに対応するデータ経路を介し
て受け取るように、固定小数点プロセッサから前記浮動
小数点プロセッサへ同期用の制御信号を供給するステッ
プとを含む；浮動小数点プロセッサへデータを転送する
方法。
【請求項２】前記一方のデータに対応する命令を格納す
るステップと；前記他方のデータに対応する命令を実行するステップ
と；前記一方のデータの利用不能状態が解決されたときに当
該一方のデータに対応する前記格納済みの命令を実行す
るステップとを更に含む；請求項１記載の浮動小数点プ
ロセッサへデータを転送する方法。
【請求項３】前記第１のデータを供給するステップが、
前記第１のデータ用の第１のアドレスを前記固定小数点
プロセッサによって生成し且つ当該第１のアドレスを前
記第１のデータ経路に対応する第１のアドレス・バスへ
加えるステップを含み；前記第２のデータを供給するステップが、前記第２のデ
ータ用の第２のアドレスを前記固定小数点プロセッサに
よって生成し且つ当該第２のアドレスを前記第２のデー
タ経路に対応する第２のアドレス・バスへ加えるステッ
プを含む；請求項１記載の浮動小数点プロセッサへデー
タを転送する方法。
【請求項４】前記同期用の制御信号を供給するステップ
が、前記浮動小数点プロセッサへロード可信号を供給するこ
とにより、前記利用不能状態を検出されていない前記第
１又は第２のデータ経路からのデータがロード可能であ
ることを通知するステップと；前記利用不能状態が検出されたことに応答して、前記浮
動小数点プロセッサへロード不可信号を供給することに
より、当該利用不能状態を検出されている前記第１又は
第２のデータ経路からのデータがロード不能であること
を通知するステップとを更に含む；請求項１記載の浮動
小数点プロセッサへデータを転送する方法。
【請求項５】前記ロード不可信号を供給するステップ
が、前記利用不能状態が存続している間は、後続データ
が前記利用不能状態を検出されていない前記第１又は第
２のデータ経路を介して前記浮動小数点プロセッサへ供
給されることを指示するステップを含む；請求項４記載
の浮動小数点プロセッサへデータを転送する方法。
【請求項６】第１のデータ経路を介して浮動小数点プロ
セッサ上の第１のデータ・ポートへ第１のデータを供給
する手段と；前記第１のデータ経路とは独立に、第２のデータ経路を
介して前記浮動小数点プロセッサ上の第２のデータ・ポ
ートへ第２のデータを供給する手段と；前記第１及び第２のデータ経路上で前記第１及び第２の
データが利用不能状態にあるか否かを各別に検出する手
段と；前記第１及び第２のデータのうち何れか一方のデータが
利用不能状態にあることを検出した場合には、前記浮動
小数点プロセッサが当該一方のデータよりも時間的に先
行して他方のデータをこれに対応するデータ経路を介し
て受け取るように、固定小数点プロセッサから前記浮動
小数点プロセッサへ同期用の制御信号を供給する手段と
を含む、浮動小数点プロセッサへデータを転送する装
置。
【請求項７】前記一方のデータに対応する命令を格納す
る手段と；前記他方のデータに対応する命令を実行する手段と；前記一方のデータの利用不能状態が解決されたときに当
該一方のデータに対応する前記格納済みの命令を実行す
る手段とを更に含む；請求項６記載の浮動小数点プロセ
ッサへデータを転送する装置。
【請求項８】前記第１のデータを供給する手段が、前記
第１のデータ用の第１のアドレスを生成する手段及び当
該第１のアドレスを前記第１のデータ経路に対応する第
１のアドレス・バスへ加える手段を含み；前記第２のデータを供給する手段が、前記第２のデータ
用の第２のアドレスを生成する手段及び当該第２のアド
レスを前記第２のデータ経路に対応する第２のアドレス
・バスへ加える手段を含む；請求項６記載の浮動小数点
プロセッサへデータを転送する装置。
【請求項９】前記同期用の制御信号を供給する手段が、前記浮動小数点プロセッサへロード可信号を供給するこ
とにより、前記利用不能状態を検出されていない前記第
１又は第２のデータ経路からのデータがロード可能であ
ることを通知する手段と；前記利用不能状態が検出されたことに応答して、前記浮
動小数点プロセッサへロード不可信号を供給することに
より、当該利用不能状態を検出されている前記第１又は
第２のデータ経路からのデータがロード不能であること
を通知する手段とを更に含む；請求項６記載の浮動小数
点プロセッサへデータを転送する装置。
【請求項１０】前記ロード不可信号を供給する手段が、
前記利用不能状態が存続している間は、後続データが前
記利用不能状態を検出されていない前記第１又は第２の
データ経路を介して前記浮動小数点プロセッサへ供給さ
れることを指示する手段を含む；請求項９記載の浮動小
数点プロセッサへデータを転送する装置。