JPH076151A - オンチップメモリデバイスのアクセスのために最適化されたｃｐｕコアバス - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵコアがバスを介してメモリデバイスを
アクセスするデータ処理技術。 【構成】 幾つかのメモリデバイスはチップ上にあり、
また幾つかはチップ外にある。その動作を最適化するた
めに、ＣＰＵコアは、オンチップ動作に調整されたコア
のバッファインターフェースユニット（「ＢＩＵ」）を
介してオンチップデバイスにアクセスする。チップ外の
デバイスは、チップ外のデバイスの要求仕様に合わせる
ためにオンチップバストランザクションを変換するシス
テムＢＩＵを介してＣＰＵコアと通信を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、中央処理装置
（「ＣＰＵ」）コアがバス上のメモリデバイスにアクセ
スすることに関し、特に、オンチップメモリデバイスの
アクセスのためにこのバスを調整することにより組み込
みプロセッサシステムを改良する方法と装置に関する。

【０００２】

【従来の技術】マイクロプロセッサをベースとするデー
タ処理システムは、通常、オンチップやチップ外のメモ
リデバイス、例えば、メモリ、メモリマップ入出力、メ
モリマップ周辺装置やメモリマップコプロセッサ、もし
くは他のあらゆるデバイスを含み、これらはある種のプ
ロトコルを持ち、ＣＰＵコアによりそのメモリ空間の一
部としてアクセスされる。このプロトコルの例としては
ＮＳ３２ＣＧ１６バス、ＭＣ６８０２０バスもしくはイ
ンテル８０８６バスがある。「メモリ空間」という言葉
はプログラムやデータのメモリ空間、有効ならば、それ
ぞれの入出力アドレス空間（インテル８０８６プロセッ
サのようなある種のアーキテクチャにおいて、この部分
は分割されている）を含む。ＣＰＵコアはハードウェア
とソフトウェアの構成要素を含み、これらはプログラミ
ングと実行モデルを意味する。このモデルは、命令のフ
ェッチとデコード、オペランドのフェッチ、そしてその
結果の宛先への書き込みといった機能を実行する特定の
ユニットによって実現される。例えば、モトローラｃｐ
ｕ３２はモトローラＭＣ６８０００プロセッサファミリ
の中でコアＣＰＵになる。

【０００３】データ処理技術は、アプリケーションスペ
シフィックプロセッサ（ＡＳＰ’ｓ）としてまた知られ
る組み込みプロセッサシステムの設計を対象に発展して
きた。以降、二つの用語が交互に使用される。即ち、こ
の技術の一部として、ＣＰＵコアはメモリ装置をアクセ
スし、レーザビームプリンタ、ファクシミリマシンや通
信システムのような特定応用製品をターゲットにする仕
方で動作する。メモリデバイスはオンチップおよび／ま
たはチップ外にある。ＣＰＵコアのバスはこれらメモリ
デバイスのアクセスの手段である。

【０００４】ＣＰＵコアを既存のシステムのバスインタ
ーフェースユニット（「ＢＩＵ」）を介してチップ外の
デバイスに接続するという構成はよく知られており、シ
ステムを巧く集積しそのコストを減少させるために、組
み込みプロセッサは、チップ外の幾つかのデバイスをチ
ップ上に単に乗せ換えることだけに設計されてきた。こ
のように、組み込みプロセッサ技術を実施するために現
在使われるアプローチは、チップ外のデバイスの動作の
ために調整されたＢＩＵを介してオンチップデバイスを
既存の汎用目的コアに単に接続するというものである。
このアプローチとその欠点は、図１のユニット１で示す
パーツ番号ＮＳ３２ＡＭ１６０のナショナルセミコンダ
クタコーポレーション社製のＡＳＰに関連して説明され
る。図１の全ブロックはチップ上の回路を意味する。

【０００５】図１で示す通り、ユニット１は汎用目的Ｃ
Ｇコア３を持つ（注意：「ＣＧ」はＮＳＣによってこの
コンポーネントに単に割り当てられた名称で、他のいか
なる意義も持たないとみなすべきである）。ＣＧコア３
は３２ビットプロセッサで１６ビットバスと４ギガバイ
トのアドレス空間を持つ。図２で詳細に示す通り、ＣＧ
コア３は、グラフィックス論理回路６、マイクロコード
ＲＯＭと制御回路７、８バイト待ち行列８、パイプライ
ンディスプレースメントとイミディエートイクストラク
タ９、レジスタファイル１０、論理演算ユニット（ＡＬ
Ｕ）１１、ワークレジスタ１２、ダイレクトメモリアク
セス（「ＤＭＡ」）制御回路１３、プログラマブルバス
タイミング回路１４、クロックジェネレータ１５を内蔵
する。これら全ては良く知られた構成要素であり、それ
ゆえ、これらの詳細を提示する必要はないように思われ
る。本発明で特に重要なものはパイプラインバスインタ
ーフェース制御回路であり、これはコアのＢＩＵとして
機能する。ＣＧコア３は１６ビット多重アドレス／デー
タバス１７上のコアＢＩＵを介して信号のやり取りを行
う。

【０００６】図１に示す通り、バス１７はＣＧコア３、
ＲＯＭ１８、ＲＡＭ１９、ＤＳＰＭ５、入出力ポート２
０、ＩＣＵ２１、ＰＷＭ２２、ＤＳＰＭ ＲＡＭ２３、
クロックユニット２４、ＷＤ２５等を、ＢＩＵ＆ＤＲＡ
Ｍコントローラ２６を介してチップ外のデバイス（図示
していない）と同様につなぐ。ＤＳＰＭ５はハイパフォ
ーマンス実行ユニットで、ディジタル信号処理を実行す
る。ＷＤ２５の役割は、エラー発生時にソフトウェアを
リセットし、その制御を奪うことである。ＮＳＣでこれ
は商標ＷＡＴＣＨＤＯＧとして知られている。ＰＷＭ２
２（パルス幅変調器）は固定周波数と可変デューティサ
イクルで矩形波を発生する。ＩＣＵ２１は割り込み制御
ユニットで、これは二三のソースから割り込みを集め、
ベクタ割り込み方式を使用してＣＰＵコアとインターフ
ェースを取る。ＢＩＵ２６はシステムＢＩＵである、と
いうのはこれがオンチップバス１７からチップ外のバス
とデバイスにオンチップ信号を出すからである。例え
ば、ＮＳ３２ＡＭ１６０のＡＳＰはＤＲＡＭデバイスや
スタティックメモリとのインターフェースを取る。シス
テムＢＩＵ２６は、要求される制御信号を発生するタス
クを有し、これらのメモリの仕様に合うバスプロトコル
を持つ。この種の特徴は、多様な応用製品仕様のせいで
コアＢＩＵのパートにすることはできない。

【０００７】ＣＧコア３は様々なタイプの応用製品での
汎用的な利用のために設計されてきた。このように、そ
のコアＢＩＵ１６はチップ外のデバイスの動作に合わせ
て調整されてきた。用語の「調整された」や「調整す
る」といったその様々な使われ方は、バスが適用される
特定の処理や応用製品をベースとする解決策の中から二
者択一して最適なものを選ぶことに関連している。この
考察には、要求されるパフォーマンス、鋳型サイズやパ
ッケージピンの数によるデバイスコスト、システムコス
ト等が含まれる。デバイスコストとシステムコストを最
小化する一方で、この最適化は理想的な形でパフォーマ
ンスを最大化する。その上、特定応用製品がパフォーマ
ンスのある要求水準に達するために、例えば、ピンの数
を増やす（これによりデバイスコストは増す）ことはあ
まり高くないメモリの使用（これによりシステムコスト
は減る）を可能にするといった交換条件が必要かもしれ
ない。

【０００８】コアＢＩＵ１６はチップ外のデバイスとの
動作のために調整されてきたので、図１の実施には冗長
なコンポーネントが含まれている。例えば、ＣＧコアの
多重アドレス／データバスは、この汎用目的コントロー
ラのピンの数を減らすために専用ハードウェア（例え
ば、マルチプレクサと制御回路）を使用して生成されて
いる。その上、ユニット１は分割されたシステムのアド
レスとデータのバスを提供してチップ外のデバイスや外
部メモリの要求仕様に合わせている。それゆえ、システ
ムＢＩＵ２６は、これがコアＢＩＵ１６から受け取った
アドレスとデータを多重化するハードウェアを内蔵す
る。また、デマルチプレクシング（ｄｅｍｕｌｔｉｐｌ
ｅｘｉｎｇ）は、システムＢＩＵとオンラインで結ばれ
ていないすべてのオンチップ周辺装置（例えば、ＳＲＡ
Ｍ、ＲＯＭ等）によってなされる。その上、幾つかのシ
ステムはシステムＢＩＵを全く必要としない（例えば、
外部バスがない）、それゆえ、ＣＧコアによる多重化は
余計なことである。加えて、ＣＧコア３は、多重化バス
（例えば、アドレスストローブやバッファイネーブル）
をサポートするために外部デバイスによって要求される
一組の制御信号を発生し、これはオンチップでバスをデ
マルチプレクシングするためだけに使用される。

【０００９】ＣＧコアの基本的バスサイクルは４クロッ
クサイクルである。一番目のクロックサイクルはアドレ
ス出力に要求され、二番目はアドレスフロート、三番目
はデータ転送、そして四番目のクロックサイクルはデー
タフロートに必要とされる。しかしながら、オンチップ
メモリと周辺装置はひとつのクロックサイクルでアクセ
ス可能であり、コストや電力消費における損失を被らな
い。この潜在的なパフォーマンスの増大はＣＧのＢＩＵ
１６により課せられた４クロックサイクルのせいで利用
することができない。

【００１０】要約すると、既存の良く知られた汎用目的
プロセッサをベースとするＡＳＰは二つのＢＩＵを内蔵
する。一番目はコアＢＩＵである。これは未使用の特徴
と、ある場合、他のＢＩＵによる不必要な処理パフォー
マンスを要求する特徴を持つ。二番目のＢＩＵ（「シス
テムＢＩＵ」）は外部システムとインターフェースを取
る。これは応用製品の特定の要求仕様に合わせて設計さ
れており、それゆえＣＰＵコアの中に内蔵することはで
きない。この調整は、図１のＡＳＰにおいて本来必要と
されていないために不必要なハードウェアを含む。特
に、このハードウェアは、未使用の（動的バス幅または
バーストメモリサポートのような）特徴を含むこと、あ
るいは最近では反転されるはずの（アドレスデータの多
重化やそのデマルチプレクシングのような）ある処理を
実行する必要のために冗長なものである。加えて、オン
チップアクセスパフォーマンスはチップ外の低速バスプ
ロトコルをもってオンチップデバイスをアクセスするこ
とにより低下する。

【００１１】

【発明が解決しようとする課題】本発明の課題のひとつ
は、ＣＰＵコアとオンチップデバイスの間の通信に関し
て組み込みシステムのパフォーマンスを改善することで
ある。

【００１２】本発明の別の課題はより安いコストでＡＳ
Ｐを提供することである。

【００１３】本発明のまた別の課題はＡＳＰのパフォー
マンスを改善することである。

【００１４】本発明のさらに別の課題はＡＳＰの設計を
単純化することである。

【００１５】本発明のもう一つの課題はＡＳＰにおける
冗長な特徴および／または反転された特徴の実現を避け
ることである。

【００１６】

【課題を解決するための手段】これらのそして他の課題
は、ＣＰＵコアを内蔵するマイクロプロセッサをベース
とするデータ処理装置に直結する本発明のひとつの側面
に従って達成される。少なくとも一つのメモリデバイス
がＣＰＵコアとともにチップ上に集積されている。アク
セスする手段がＣＰＵコアとメモリデバイスをバスを介
して通信させるために提供されており、そこでアクセス
する手段は少なくとも一つのメモリデバイスをもってオ
ンチップ動作に調整される。

【００１７】本発明の別の側面は、ＣＰＵコアを内蔵す
るマイクロプロセッサをベースとするデータ処理に直結
している。少なくとも一つの第一メモリデバイスはＣＰ
Ｕコアとともにチップ上に集積され、少なくとも一つの
第二メモリデバイスはチップ外に配置されている。一番
目のアクセス手段は、内部バスを介してＣＰＵコアと少
なくとも一つの第一メモリデバイスを通信させ、少なく
とも一つの第一メモリデバイスをもってオンチップ動作
に調整された手段を含む。二番目のアクセス手段は、Ｃ
ＰＵコアと少なくとも一つの第二メモリデバイスを外部
バスを介して通信させる。二番目のアクセス手段は、少
なくとも一つの第二メモリデバイスの要求仕様に内部バ
ス上のトランザクションを転換するための手段を持つ。

【００１８】本発明のまた別の側面は、次のステップを
含むマイクロプロセッサをベースとするデータ処理装置
において少なくとも一つの集積されたメモリデバイスを
アクセスする方法に直結するものである。ＣＰＵコアは
少なくとも一つのメモリデバイスとバスを介して通信す
る。この通信は少なくとも一つのメモリデバイスとのオ
ンチップ動作に調整される。

【００１９】本発明のさらに別の側面は、次のステップ
を含むマイクロプロセッサをベースとするデータ処理装
置においてＣＰＵコアとともに集積された少なくとも一
つの第一メモリデバイスと少なくとも一つのチップ外の
第二メモリデバイスとをアクセスする方法に直結するも
のである。ＣＰＵコアは内部バスを介して少なくとも一
つの第一メモリデバイスと通信する。内部バスを介して
のこの通信は少なくとも一つの第一メモリデバイスとの
オンチップ動作に調整される。ＣＰＵコアは外部バスを
介して少なくとも一つのチップ外の第二メモリデバイス
と通信する。内部バス上のトランザクションは少なくと
も一つの第二メモリデバイスの要求仕様に転換されてＣ
ＰＵコアと少なくとも一つの第二メモリデバイスとの間
の通信に効果を発揮する。

【００２０】

【実施例】図３に示す通り、半導体３０上に組み込まれ
たＣＰＵコア２８は、コアＢＩＵ３６、データバス４
８、アドレスバス５４および制御バス５５を介してＲＡ
Ｍ３２、周辺装置３４のようなオンチップデバイスに結
合されている。ＢＩＵ３６は、ＣＰＵコア２８の一部分
として、図１で代表的に示されている。しかしながら、
これはハードウェアコンポーネントの識別可能なセット
形式である必要はない。その代わり、ＢＩＵ３６は実行
ユニットのステートマシンの一部分であることが可能で
ある。これは、ＢＩＵが処理された（ＬＯＡＤ、ＳＴＯ
ＲＥおよび例外操作に関するメモリアクセスのような）
プログラム命令に直接関係する動作を実行するとき特に
明らかである。本発明の単純化バス調整は、オンチップ
デバイスをアクセスするために調整されたＢＩＵ３６を
もって、ＬＯＡＤ／ＳＴＯＲＥ構造を伴う３２ビットＲ
ＩＳＣＣＰＵコアに関係して説明される。このＣＰＵコ
アの例は図４に示されている。

【００２１】ＣＰＵコア２８において、プログラムカウ
ンタ（「ＰＣ」）４０は、その出力が論理演算回路
（「ＡＬＵ」）４２やバレル型シフタ４４に結合される
カウンタもしくはより高速なインクリメンタである。マ
ルチプレクサ（「ＭＵＸ」）４６はＡＬＵ４２とバレル
型シフタ４４の出力を受け取り、そこに供給されるもう
一つの入力はデータバス４８上の信号である。ＭＵＸ４
６は結果バス４９を通して出力を、アドレスバス５４に
結合される後の出力をもって、バッファ５３、レジスタ
ファイル５０、ＰＣ４０およびＭＵＸ５２に供給する。
バッファ５３は出力信号をＭＵＸ４６からデータバス４
８上へ送るように方向付けられている。このバッファ
は、書き込みサイクルの適当な時間の間にだけデータを
データバス４８上に送る。バッファ５３は残りの時間ト
ライステート（非動作状態）になる。

【００２２】ディスプレースメント回路（「ＤＩＳ
Ｐ」）６２はデータを計算のために供給し、そこではそ
のデータが即時モード（プログラムストリームの一部
分）に置かれる。これはまたメモリ参照におけるディス
プレースメントで明らかなことである。

【００２３】待ち行列５８はフェッチ命令の間にバス４
８上でメモリから読みとったデータを受け取る。フェッ
チ命令は、バスが有効で待ち行列が一杯でないときは何
時でもデコードとその制御回路６０の制御部によって発
せられる。待ち行列は３２ビットデータバス上で命令を
受け取り、そのアドレス（命令はバスの低位もしくは高
位１６ビットで開始され、１ワード長以上になる）に従
って命令の整列を操作する。回路６０のデコード部は待
ち行列の先頭で命令をデコードし、それからそれを実行
する。ひとつの命令がデコードされた後、これは待ち行
列から移動されて次の命令の余地を作る（例えば、ＦＩ
ＦＯ動作）。デコードとその制御回路６０は、デコード
された命令の内容に従ってＣＰＵコア２８の残りの部分
をアクティブにする。例えば、命令がひとつのレジスタ
の内容をもう一つのレジスタの内容に加えるものなら
ば、次のステップが実行される。二つのレジスタはそれ
ぞれレジスタファイル５０からＡＬＵ４２の二つの入力
へと読みとられる。ＡＬＵはそれからａｄｄ命令を受け
取り実行し、ＭＵＸ４６はＡＬＵが引き起こす出力を結
果バス４９を介してレジスタファイル内の適当なレジス
タに返すよう経路指定する。

【００２４】ＡＬＵ４２はレジスタファイル５０から読
みとられたオペランドのロジック（ＡＮＤ、ＯＲ、ＸＯ
Ｒ等）と演算処理（ＡＤＤ、ＳＵＢＴＲＡＣＴ等）を実
行する。シフト動作において、オペランドはレジスタフ
ァイルからバレル型シフタ４４へと読みとられる。シフ
ト結果は、制御回路６０によりバレル型シフタ４４から
ＭＵＸ４６を通し結果バス４９を介してレジスタファイ
ル５０へと方向付けられる。

【００２５】ブランチとジャンプ命令のために、ＰＣ４
０の新しい値はＡＬＵ４２で計算され、そこでＤＩＳＰ
６２から受け取った変位分をＰＣ４０から読みとった現
在値に加算する。その結果はＭＵＸ５２を通して新しい
フェッチ命令のアドレスとして使用され、それはまた後
で使用するためにＰＣ４０の中に保存される。ＰＣ４０
は、ひとつの命令がメモリからフェッチされる毎に２ま
たは４ずつその内容をインクリメントする機能を有す
る。これは、データがワード（例えば、２バイト）また
はダブルワード（例えば、４バイト）としてだけフェッ
チされることから必要なものである。

【００２６】ＬＯＡＤとＳＴＯＲＥ命令はメモリとのデ
ータの読みとりと書き込みを行うために使用される。Ｌ
ＯＡＤ命令はメモリから１、２および４バイト読みとる
（図示されていない）。データのアドレスは、ＡＬＵ内
で（レジスタファイル５０から読みとられた）レジスタ
の内容を（ＤＩＳＰユニット６２から読みとられた、も
しくは０の）変位値に加算することにより生成される。
加算結果はＭＵＸの４６と５２を通してアドレスバス５
４に渡される。メモリから読みとられたデータは、ＭＵ
Ｘ４６を通してそこからデータバス４８上で受け取ら
れ、これはレジスタファイル５０に書き込まれる。デー
タ整列が要求されるならば、データはその時（詳細が以
降に説明される）バレル型シフタ４４を通してシフトさ
れ、再度レジスタファイル５０に書き込まれる。ＳＴＯ
ＲＥ動作において、アドレスの生成はちょうどＬＯＡＤ
について上述したように実行される。データはレジスタ
ファイル５０から読みとられ、（以降に説明するよう
に）バレル型シフタ４４により整列させられ、ＭＵＸ４
６とバッファ５３を通してデータバス４８に書き込まれ
る。

【００２７】ＣＰＵコア２８は三つの主要部分を持ち、
これらは命令ローダ、実行ユニット、制御論理回路と呼
ばれる。命令ローダは、待ち行列５８、ＰＣ４０および
ＭＵＸ５２を内蔵し、外部システムから命令をロード
し、これらを実行するために実行ユニットに供給する。
実行ユニットはレジスタファイル５０、ＡＬＵ４２、バ
レル型シフタ４４、ＤＩＳＰ６２およびバッファ５３を
内蔵する。制御論理回路は、ブロック６０を内蔵し、命
令ローダ、実行ユニットおよびＣＰＵコアに対するイン
ターフェースを制御する。命令はバス４８から命令待ち
行列５８にフェッチされ、回路６０によってデコードさ
れ、それから実行のため実行ユニットに送られる。ブロ
ック６０の制御論理回路は実行ユニット中のどの資源を
各命令のために使用するかを選択する。特に、演算と論
理命令においては、オペランドはＡＬＵ４２またはバレ
ル型シフタ４４の中に読み込まれ、その結果はレジスタ
ファイル５０の中の宛先レジスタに書き込まれる。ＬＯ
ＡＤ命令において、ＡＬＵ４２は有効なメモリアドレス
を計算し、元のオペランドはバス４８を介してメモリに
書き込まれる。ブランチとジャンプ命令については、目
的アドレスは、ＡＬＵ４２を使って、ＰＣ４０の現在値
をＤＩＳＰ６２の変位値に加算し、その結果をＰＣ４０
の中に書き込むことによって計算される。

【００２８】コアバス４８、５４および５５の幅は固定
されており、例えば、好ましい実施例のＣＰＵコアにお
いては３２ビット幅であり（勿論、他の幅も選択可能で
あるが）、そこでのアクセス全ては整列されたものであ
る。ＣＰＵコアは、データバス４８からオンチップメモ
リデバイスへの直結を図るためにデータ整列を実行す
る。この整列は、データバス４８に専用整列器（図示さ
れていない）を備えることによりなされる。しかしなが
ら、データ整列はむしろ、下記の通り、ＣＰＵコアによ
って実行される。バス上の読みとりと書き込みの各トラ
ンザクションは８、１６または３２ビットのデータをア
クセスするけれども、３２ビット以上の幅のオンチップ
バスは必要ない。外部システムの３２ビット以上のバス
幅に対するサポートは、下記の通り、システムＢＩＵ６
５により提供される。

【００２９】本発明の好ましい実施例に従って、データ
整列は、通常従来技術としての専用整列マルチプレクサ
よりはむしろＣＰＵコアの既存の回路を使って実行され
る。専用整列マルチプレクサは、メモリへの／からの時
間的にクリティカルなデータパスに遅延を加える、とい
うのは整列が必要ないときにさえ全てのメモリサイクル
でこれがアクティブにされては困るからである。また、
専用整列マルチプレクサとその制御論理回路はシリコン
鋳型の領域を大きくし、付加的な電力を消費する。

【００３０】対照的に、本発明におけるデータ整列は、
ＣＰＵコアの実行ユニットの一部であるバレル型シフタ
４４で実行される。バレル型シフタは通常シフト関係の
命令に使用される。３２ビットバレル型シフタはひとつ
のサイクルで３２ビットをｎ回シフトし、ここでｎは０
と３１の間の任意の値である。ＲＩＳＣのＬＯＡＤ／Ｓ
ＴＯＲＥにおいて、本発明で利用されるように、バレル
型シフタはＬＯＡＤ／ＳＴＯＲＥ操作の間演算処理には
使用されず、このようにこれはデータ整列を実行するの
に有効である。これがどのようになされるかの詳細は図
５から８を参照して以降に説明される。

【００３１】図５と６は、データがメモリに書き込まれ
る（「ＳＴＯＲＥ」）ときのデータ整列を図解する。図
５は、一番目のＳＴＯＲＥサイクルが、既に上述した通
り、ＰＣ５０とレジスタファイル５０の内容を結合する
ことによりメモリアドレスを計算することを示す。この
アドレスはＭＵＸの４６と５２を介してアドレスバス５
４上に発せられる。二番目のＳＴＯＲＥサイクルにおい
て、図６に示す通り、レジスタファイル５０からの保存
すべきデータはバレル型シフタ４４を介して整列され、
ＭＵＸ４６とバッファ５３を介してデータバス４８に置
かれる。このシーケンスは実行損失をもたらさない、と
いうのはメモリデバイス（図示されていない）はアドレ
スが発せられた後のデータの１サイクルを待つからであ
る。

【００３２】図７と８はメモリからデータを読みとる
（「ＬＯＡＤ」）ときのデータ整列を説明している。一
番目のＬＯＡＤサイクルはメモリアドレスを計算し、図
５に示したのと同じ方式でアドレスバス５４上にこれを
発する。二番目のＬＯＡＤサイクルにおいて、図７に示
すように、データバス４８上でフェッチされたデータは
一時レジスタに読み込まれ、ＭＵＸ４６と結果バス４９
を介してレジスタファイル５０に供給される。この一時
レジスタは通常レジスタファイル５０の一部であり、Ｌ
ＯＡＤ実行に使用され、割り込み実行中にベクタアドレ
スを計算するのに使われる。一時レジスタはＣＰＵコア
の実行過程中だけに一時的な（例えば、部分的な）結果
を保ち、プログラミングモデル（即ち、これはソフトウ
ェアではなくハードウェアの設計者にしか見えない）の
一部とはならない。三番目のＬＯＡＤサイクルにおい
て、図８に示すように、一時レジスタの内容はバレル型
シフタ４４を通して整列され、それからＭＵＸ４６と結
果バス４９を介してレジスタファイル５０の中に書き込
まれる。

【００３３】ここで説明された技術よりはむしろ専用整
列マルチプレクサを使用することの方が三番目のＬＯＡ
Ｄサイクルに役立つと一般に認識されている。しかしな
がら、ほとんどの応用製品においてＬＯＡＤ命令の大多
数はダブルワードでアクセスする。これらはいつも整列
されているので、整列は必要とされておらず、それゆえ
ここで説明された技術はいかなる実行損失も招くことは
ない。さらに、残りのワードおよびバイトアクセスも全
く実行損失を招くことはない。例えば、ＬＯＡＤのバイ
トデータがバスの最下位バイト（即ち、ビット０−７）
上に置かれる場合、そしてＬＯＡＤのワードデータがバ
スの下位半分（即ち、ビット０−１５）に置かれる場
合、データ整列は要求されないために三番目のＬＯＡＤ
サイクルの必要がない。このように、この技術はＳＴＯ
ＲＥの実行時間を低下させることはなく、一方でＬＯＡ
Ｄの小部分に対するアクセスは２から３サイクルに増加
する。これは専用整列マルチプレクサを取り払うことが
与える次の利点を考慮するとその対価は安いものであ
る。即ち反対に、専用整列マルチプレクサとその制御論
理回路が占有する鋳型領域をセーブし、メモリへの／か
らのクリティカルなデータパスの時間にこれによる時間
遅延をセーブすることである。既存の制御論理回路の一
部は、通常シフト関係の命令に使用され、また整列制御
に利用可能であり、これによって鋳型領域はセーブされ
る。

【００３４】ＣＰＵコア２８は、アドレス、データおよ
び制御のバスを使用して「バスサイクル」と呼ばれる動
作シーケンスを実行することによりシステム内の他のデ
バイスと通信する。ＣＰＵコアから分離されたＤＭＡユ
ニットのコントローラは、これら自体のデータ転送を開
始するためにＣＰＵコアからバス制御を要求することが
可能である。ＣＰＵコアは、ＨＯＬＤ−ＨＯＬＤアクノ
リッジ（「ＨＯＬＤ／ＨＯＬＤＡ」）のような、これら
のバス要求を受けたり応答したりする二つの信号のハン
ドシェイクを使用する。ＣＰＵコアは例外処理、内部割
り込みおよびリセットの外部要求を受け取ったり応答し
たりする。これはまた、命令実行の完了のようなその内
部動作に関係する情報を表示する。バスサイクルを拡張
したりキャンセルしたりする機能がまた提供されてい
る。この動作は、アルファベット順に並べられたＣＰＵ
コアのインターフェース信号の一覧を示す表１から明ら
かである。

【００３５】

【表１】

【００３６】時間クラスは、ＶＬＳＩの一般方式である
２フェーズ方法論で使用される属性である。表１で使わ
れる異なる時間クラスのシンボルについて下記の通り簡
単に説明する。

【００３７】１ｓ − ＰＨＩ１周期中安定した信
号。この値はＰＨＩ１の高周期の始まる前から終わった
後まで有効である。

【００３８】２ｓ − ＰＨＩ２の高周期に対する
以外は１ｓと同じである。

【００３９】１ｖ − ＰＨＩ１の高周期の終わり
に有効になる信号。

【００４０】２ｖ − ＰＨＩ２の高周期に対する
以外は１ｓと同じである。

【００４１】１ｐ − ＰＨＩ１の荷電済み信号。
（このタイプの信号はＴＴＬロジックのオープンコレク
タとして知られる技術に類似している）。ＰＨＩ２でこ
の信号は「１」に荷電される。ＰＨＩ１でこれを駆動す
る必要のある資源は、信号を放電することで「０」を発
信し、信号を放電しないことで「１」を発信することが
できる。 この信号の値はＰＨＩ１の終
わりで有効になる。

【００４２】２ｐ − ＰＨＩ１とＰＨＩ２の機能
を交換すること以外は１ｐと同じである。

【００４３】１ｐｈｉ − これは２フェーズ方法論で
使われる二つのクロック信号の一番目である。クロック
サイクルは１ｐｈｉの立ち上がりエッジで開始する。

【００４４】２ｐｈｉ − これは二つのクロック信号
の二番目である。これはクロックの二番目のフェーズの
間高位になる。１ｐｈｉと２ｐｈｉ信号の高周期は正常
な動作のために周期の重なりを避けなければならない。

【００４５】ＣＰＵコア２８により操作される表１の信
号は以下の通り簡単に説明される。

【００４６】入力信号： ＳＦＩＳＥＰ ＩＳＥ割り込み。発信されたと
き、ＩＳＥ割り込み要求を意味する ＳＦＨＯＬＤＰ ＨＯＬＤ要求。発信されたとき、
ＣＰＵコアにそのバスを解放させる。

【００４７】ＳＦＩＮＴＰ ベクタ割り込み。発
信されたとき、ベクタ割り込み要求を意味する ＳＦＮＭＩＰ ノンマスカブル割り込み。発信さ
れたとき、ノンマスカブル割り込み要求を意味する ＳＦＰＨＩ１Ｐ ＰＨＩ１クロック。

【００４８】ＳＦＰＨＩ２Ｐ ＰＨＩ２クロック。

【００４９】ＳＦＲＤＹＰ レディ信号。この入
力が低位（発信されない）のとき、ＣＰＵコアはバスサ
イクルを拡張する。

【００５０】ＳＦＲＳＴＰ リセット信号。発信
されたとき、ＣＰＵコアは既知の状態に初期化される。
注意：正常なリセット検出のために、ＳＦＲＳＴＰは少
なくとも１０サイクルは発信されなければならない。

【００５１】出力信号： ＳＦＡＤＰ アドレスバス信号。Ｔａ．ｐｈｉ
２バスサイクルでＣＰＵコアにより駆動される。

【００５２】ＳＦＢＥＰ０−３ バイトイネーブル。
発信されたとき、データの読みとりと書き込みをデータ
バスのバイト０から３間で選択的にイネーブルする ＳＦＣＡＮＰ キャンセルされたトランザクショ
ン。読みとり／書き込みのトランザクション（フェッチ
されない）のＴｂで発信されたとき、ＮＡＤ（非整列デ
ータ）トラップがＬＯＡＤ／ＳＴＯＲＥ命令で検出され
るために非有効トランザクションを意味する。

【００５３】ＳＦＨＬＤＡＰ ＨＯＬＤアクノリッ
ジ。ＣＰＵコアがバスを解放したことを示すために、Ｓ
ＦＨＯＬＤＰ入力に対する応答でＣＰＵコアにより発信
される。

【００５４】ＳＦＩＣＬＣＫＰ 命令キャッシュロッ
ク。発信されたとき、キャッシュ内容をロックする。

【００５５】ＳＦＮＳＦＰ 非逐次内部フェッ
チ。待ち行列４８による非逐次フェッチを意味する。

【００５６】ＳＦＰＦＳＰ プログラムフロー状
態。各命令の実行完了を意味する。

【００５７】ＳＦＲＤＰ データ読みとり。デ
ータ読みとりバスサイクルを意味する。

【００５８】ＳＦＴＡＮ Ｔａバスサイクル。
発信されたとき、ＣＰＵコアがバスサイクルのＴａにあ
ることを意味する。

【００５９】ＳＦＳＴＰ０−２ バスサイクル状態。
これらの信号はバスサイクルのタイプをコード化する。

【００６０】ＳＦＷＲＰ データ書き込み。デ
ータ書き込みバスサイクルを意味する。

【００６１】双方向信号： ＳＦＤＴＰ０−３１ データバス。読みとりバスサイク
ル中にデータを入力する、 もしく
は書き込みサイクル中にデータを出力するためにＣ
ＰＵコアによって使用される。

【００６２】ＣＰＵコア２８により操作されるバストラ
ンザクション、またはバスサイクルは以下の通りであ
る。

【００６３】バス状態 ＣＰＵコアは、以下の理由のひとつからバスサイクルを
実行する。

【００６４】１． メモリから命令をフェッチするた
め。

【００６５】２． メモリもしくは周辺デバイスとのデ
ータの書き込みまたは読みとりのため。周辺装置の入出
力はＣＰＵコア構造の中にメモリマップされている。

【００６６】３． （マスカブル、ノンマスカブルまた
はＩＳＥ）割り込みをアクノリッジするため。

【００６７】これらのケースの間の外部的相違点はバス
状態ピン（ＳＦＳＴＰ０−ＳＦＳＴＰ２）上に置かれた
３ビットコードだけである。これらのピン上の様々な組
み合わせはＣＰＵコアがバスサイクルを実行する理由を
示す。バス状態ピンは３ビットの値（ＳＦＳＴＰ０の最
小ビット）として解釈される。これらの値は以下の通り
コード化される。

【００６８】０００ バスは、ＣＰＵコアがまだバスを
アクセスする必要がないのでアイドル状態にある。

【００６９】００１ バスは、ＣＰＵコアがＷＡＩＴ命
令の実行に続く割り込みを待っているのでアイドル状態
にある。

【００７０】０１０ 割り込みアクノリッジバスサイク
ル。ＣＰＵコアは、マスカブル割り込みの場合、アドレ
スＦＦＦＦＦＥ００Ｈ、ノンマスカブル割り込みの場
合、アドレスＦＦＦＦＦＦ００Ｈ、ＩＳＥアクノリッジ
の場合、アドレスＦＦＦＦＦＣ００Ｈから読みとりサイ
クルを実行している。

【００７１】１００ 逐次命令フェッチ。ＣＰＵコアは
命令ストリームから逐次命令をフェッチしている。

【００７２】１０１ 非逐次命令フェッチ。ＣＰＵコア
は命令の新しいシーケンスの非逐次フェッチを実行して
いる。これはジャンプまたはブランチ命令、例外処理の
結果として、またはある種の他の命令の実行後に起き
る。ある種の命令の実行もしくは例外処理の後、ＣＰＵ
コアは命令実行を直列化する。直列化された命令の実行
は、ＣＰＵコアが以前の命令の結果全てをメモリに書き
終わり、それから次の命令をフェッチし実行し始めるこ
とを意味する。

【００７３】１１０ データ転送。ＣＰＵコアは命令の
オペランドを読みとりまたは書き込みしている。

【００７４】１１１ 例外処理データ転送。ＣＰＵコア
は例外処理中割り込みディスパッチテーブルから値を読
みとっている。

【００７５】メモリと周辺装置バスサイクル バスＴ状態：メモリや周辺デバイスとの読みとりや書き
込みのためにＣＰＵコアにより実行される、アドレスバ
ス５４、データバス４８および制御バス５５の基本的バ
スサイクルは、ＴａおよびＴｂと呼ばれるバスクロック
の二つのサイクルの間に起きる。ひとつの「バスクロッ
ク」は、ＰＨＩ１の立ち上がりエッジで始まり、ＰＨＩ
１の立ち下がりエッジ、ＰＨＩ２の立ち上がりエッジお
よびＰＨＩ２の立ち下がりエッジを経て、ＰＨＩ１の次
の立ち上がりエッジまでが全サイクルである。基本的バ
スサイクルは、低速なメモリと周辺デバイスをサポート
するために、付加的なウェイトサイクルＴｂＷを足し加
えることで拡張可能である。バス要求が吊られていない
とき、バス状態はアイドル状態Ｔｉと呼ばれる。図９は
単純化されたバス状態図を提供する（これは、内部参照
や発信されたＳＦＨＯＬＤＰ等のある種のイベントの効
果を示すものではない）。バスサイクルの状態Ｔａは以
前のバスサイクルの状態Ｔｂおよび／またはＴｂＷと重
なり合うかも知れない。

【００７６】基本的な読みとりと書き込みのサイクル：
基本的な読みとりと書き込みのバスサイクルのバスタイ
ミングは図１０に示されている。ＣＰＵコアは基本的な
二つの状態（Ｔａ、Ｔｂ）バスを操作する。次のバスサ
イクルの状態ＴａはＴｂと重なるかも知れない。最大限
のスループットをもって、新しいアドレスは全てのサイ
クルでアドレスバス上に発せられ、新しいデータは全て
のサイクルでデータバス上でやり取りされる。バスサイ
クルは、以下の通り、ＳＦＲＤＹＰを使って拡張可能で
ある。

【００７７】読みとりサイクル：ＣＰＵコアは、オペラ
ンドの正確なアドレスをアドレスバス５４上に置くこと
によってデータ読みとりアクセスを開始する。ＳＦＴＡ
Ｎ信号はそのアドレスが有効であることを示すために発
信される。ＳＦＲＤＰ信号はアドレスを置くことで発信
され読みとりトランザクションをマークする。ＳＦＢＥ
Ｐ０−３信号は読みとられる特定のバイトを選択するた
めに発信される。バス状態情報はそのアドレスと共に状
態バス（ＳＦＳＴＰ）に置かれる。上記の動作全ては状
態Ｔａ中に起きる。次のサイクル（Ｔｂ）の終わりに、
データバス４８上でデータが待たれる（ＳＦＤＴＰ）。
状態Ｔｂは次のトランザクションの状態Ｔａと重なり合
う。このように、最初のオペランドデータを受け取って
いる間、ＣＰＵコアは次のオペランドのアドレスと制御
信号を発し、そこで読みとりトランザクションにおける
１サイクルスループットを生じる。

【００７８】書き込みサイクル：書き込みサイクルは、
ＳＦＴＡＮ信号を発信し、書き込まれる領域のアドレス
をアドレスバス５４（ＳＦＡＤＰ）上に置くことによっ
て開始される。ＳＦＷＲＰ信号は書き込みトランザクシ
ョンをマークし、これとバス状態情報は同時に発せられ
る。ＳＦＢＥＰ０−３信号は書き込まれる特定のバイト
を選択するために発せられる。書き込まれるデータは、
次のサイクル（Ｔｂ）の終わりにデータバス４８（ＳＦ
ＤＴＰ）上に置かれる。書き込みトランザクションの状
態Ｔｂは続く状態Ｔａと重なり、そこで１サイクルのバ
ススループットを生じる。

【００７９】バスサイクルの拡張：上記これらの基本的
読みとりと書き込みバスサイクルは、ＴｂＷ（Ｔｂウェ
イト）状態を加えることにより、より長くアクセス時間
をサポートするために拡張可能である。ＳＦＲＤＹＰ入
力はバスサイクルを拡張するために使用可能である。こ
の入力は、Ｔｂ状態の始めと（必要なら）各ＴｂＷ状態
の始めに、ＣＰＵコアによりサンプリングされる。ＳＦ
ＲＤＹＰが発信されないならば、その時バスサイクルは
ひとつのＴｂＷウェイト状態を加えることで拡張され
る。ＳＦＲＤＹＰは各ＴｂＷ状態の始めでサンプリング
され、もしこれが発信されないならば、バスサイクルは
もう一つのクロックのＴｂＷによって拡張される。図１
１は読みとりと書き込みのバスサイクルの拡張を示す。

【００８０】割り込みアクノリッジバスサイクル：ＣＰ
Ｕコアは、イネーブルされたマスカブル割り込み、ノン
マスカブル割り込みまたはＩＳＥ割り込み要求に応答し
て割り込みアクノリッジバスサイクルを生成する。割り
込みアクノリッジバスサイクルのタイミングは基本的読
みとりサイクルと同じもので、その状態だけがメモリを
アクセスするバスサイクルのそれと異なる。例外処理
（例えば、割り込みやトラップ）中、プロセッサは、割
り込みアクノリッジと呼ばれる一連のメモリの読みとり
と書き込み動作を生成する。その詳細は、例えば、割り
込み技術については、ＮＳ３２ＣＧ１６プロセッサのデ
ータシートが有益である。

【００８１】バイトイネーブル ＣＰＵコアは、バイトイネーブルＳＦＢＥＰ０−３を使
用して、読みとりと書き込みシーケンスの間、バスアク
セスを実行する。バイトイネーブルはダブルワード（例
えば、３２ビット）のどのバイトがアクセスされるかを
示す。このアクセスは、操作する長さに従って整列され
なければならない。表２に示されたアクセスだけが許さ
れる。ＣＰＵコアは、バス上での誤ったアクセスを避け
るために非整列アクセスにトラップをかける必要があ
る。例えば、（ＬＯＡＤまたはＳＴＯＲＥの間の）デー
タ転送がその操作の長さに従って整列されないときのケ
ースにおいて、トラップＮＡＤ（非整列データ）シーケ
ンスは、例えば、二桁の最小アドレスビットが「００」
以外のメモリ領域からダブルワードＬＯＡＤが実行され
るときのように実行される。データバス上のデータ整列
はそのアドレスの下位ビットとそのデータ幅に従って、
そのバイトイネーブル信号に指し示された通りに、操作
されなければならない。例えば、データがバイト番号１
に書き込まれるとき、その時バイトイネーブル番号１が
アクティブにされ、データはデータビット８−１５上に
置かれねばならない。ＷＲＩＴＥトランザクション上
で、データを正しいデータビットのラインに置くことは
ＣＰＵコアの責任であり、ＲＥＡＤトランザクション上
でＣＰＵコアはこれらのライン上でそのデータを待たね
ばならない。これらの要求仕様に合わせて、データ整列
技術は、上記の通り、ＣＰＵコア内に実現されている。
表２は様々なバスアクセスの間のバイトイネーブル値を
識別するものである。

【００８２】

【表２】

【００８３】ＣＰＵコアの特徴 読みとり／書き込みトランザクションの操作に加えて、
ＣＰＵコア２８にはまた次の特徴を持つことがかなり望
まれている。即ち、拡張バストランザクション（既に説
明した）、バストランザクションをキャンセルする機
能、および他の「バスユーザ」にそのバスを通して制御
を得させる機能である。後の二つについては以下に説明
する。

【００８４】バストランザクションのキャンセル：トラ
ップＮＡＤ（非整列データトラップ）を引き起こすアク
セスにおいて、ＳＦＣＡＮＰ信号はＴｂで発せられる。
システムはこの信号を使用してメモリ書き込みを回避
し、特に読み取りが破壊的であるなら、メモリ／ＩＯ読
みとりを回避する。どのような場合でも、ＣＰＵコア
は、データバスから宛先レジスタへのデータの書き込み
を回避する。こうして、その値は不変のまま保たれる。
既に開始されたバストランザクションをキャンセルする
機能は、全ての例外条件がチェックされるまでトランザ
クションの開始を引き留めるために重要である。例え
ば、ＮＡＤトラップ（非整列データ）条件は、アドレス
が算出されバストランザクションが発せられた後の唯一
のサイクルとして知られる。キャンセルという特徴によ
り、例えばトラップを解析するために使用されるひとつ
のサイクルでのＬＯＡＤ／ＳＴＯＲＥトランザクション
の開始を引き留める必要を回避する。

【００８５】図１５はＳＦＣＡＮＰ信号を発することに
よるＲＥＡＤバスサイクルのキャンセルを説明してい
る。キャンセルサイクルはＴａ−Ａ２である。図１６は
拡張ＲＥＡＤサイクル（例えば、ウェイト状態を持つ読
みとり）のキャンセルを説明している。キャンセルサイ
クルはＴａ−Ａ２である。図１７と１８は、データを書
き込むときに起きるキャンセルであり、それぞれ図１５
と１６に対応する。

【００８６】バスアクセス制御：ＣＰＵコアは、（ＤＭ
Ａユニットのような）他のバスユーザからの要求におい
てバスに対するそのアクセスを放棄する機能を持つ。こ
の機能はＳＦＨＯＬＤＰやＳＦＨＬＤＡＰ信号で実現さ
れている。図１２、１３および１４は、信号ＳＦＨＯＬ
ＤＰに対するＣＰＵコアの応答を示している。ＳＦＨＯ
ＬＤＰを発することによって、外部デバイスはバスに対
するアクセスを要求する。ＣＰＵコアからのＳＦＨＬＤ
ＡＰの受信時とＳＦＨＯＬＤがアクティブになっている
間、デバイスはバスサイクルを実行し、ＣＰＵコアはこ
の時点でＳＦＡＤＰ、ＳＦＣＡＮＰ、ＳＦＤＴＰ、ＳＦ
ＲＤＰ、ＳＦＷＲＰ、ＳＦＢＥＰをトライステートにす
る。また、ＳＦＴＡＮは、コアによりアクティブにされ
ることはない。バスの制御をＣＰＵコアに返すために、
デバイスはＳＦＨＯＬＤＰをローレベルにし、ＣＰＵコ
アは、ＳＦＨＬＤＡＰをローレベルにすることによって
バスのアクノリッジを返す。

【００８７】ＣＰＵコアは各Ｔｂサイクルの始めにＳＦ
ＨＯＬＤＰをサンプリングする。ＳＦＨＯＬＤＰが発せ
られているならば、ＳＦＨＬＤＡＰがＴｂの終わりに発
せられる。図１２に示す通り、Ｔａサイクルは（吊り上
げられているならば）開始されていない。バスはまだ放
棄されていない。ＳＦＨＯＬＤＰが次のサイクルの始め
でまだ発せられているならば、それからバスはそのサイ
クルの終わりで放棄される。こうして、一つのサイクル
の間ＳＦＨＯＬＤＰを発することはＴａサイクルを引き
留めることだけし、バスの放棄は行わない。システムが
ＳＦＲＤＹＰ入力を負論理発信（ローレベル）するため
にバスサイクルが拡張されるならば、ＣＰＵコアは、Ｓ
ＦＲＤＹＰ入力がハイレベルになり拡張Ｔｂが実行され
た後にだけＳＦＨＬＤＡＰを発信する。

【００８８】チップ外デバイスのアクセス：上述の単純
化されたバス制御の調整をもって、ＣＰＵコア２８は、
作業空間を提供しランタイムデータを保つオンチップＲ
ＡＭ３２とともに動作する。オンチップ周辺装置３４
は、割り込み制御ユニット、ＵＡＲＴもしくは他のタイ
プのＩ／Ｏデバイスのような周辺装置をチップ上に乗せ
ることによってシステムコストを減少させる。ＲＡＭ３
２と周辺装置３４はすべて、コアの読みとりと書き込み
トランザクションによりアクセスされるメモリマップデ
バイスである。

【００８９】図３は、オンチップとチップ外のデバイス
双方を含むシステム構成を示している。オンチップデバ
イスは直接コアバス４８、５４と５５に接続されてい
る。チップ外のデバイスＤＲＡＭ６７とＥＰＲＯＭ６９
はシステムＢＩＵ６５とバス６６を介してＣＰＵコアに
よりアクセスされる。コアバス４８、５４と５５はシス
テムＢＩＵ６５をもう一つのメモリマップデバイスとし
て見ている。システムＢＩＵ６５はオンチップバストラ
ンザクションをチップ外のシステム要求仕様に合わせて
変換する。

【００９０】ＡＳＰ内のシステムＢＩＵ６５は、チップ
外のシステム構成の要求仕様もしくは特定アプリケーシ
ョンの要求仕様に合うようにカスタム化されている。こ
れは、余計なものを含まない、要求される特徴の最小セ
ットである。例えば、外部バス６６が１６ビット幅なら
ば、システムＢＩＵ６５は内部３２ビットバスを１６ビ
ット幅トランザクションに変換する（トランザクション
分割）。

【００９１】システムＢＩＵ６５はＤＲＡＭデバイス６
７やＥＰＲＯＭデバイス６９に対する直接的なインター
フェースを（適当な制御を生成して）提供する。システ
ムＢＩＵ６５の様々な特定応用は、ここで開示された本
発明の記述から当業者ならば容易に実現できるものであ
る。例えば、システムＢＩＵ６５はプログラム可能なウ
ェイト状態発生器を含み、これは様々なアクセスタイム
でデバイスと直接的なインターフェースを取ることがで
きる。（３２と８ビットバス、バスバーストまたは動的
ウェイト状態といった）特徴がアプリケーションで要求
されていないならば、ＡＳＰ仕立てのシステムＢＩＵは
これらをサポートしない。ＣＰＵコアがＢＩＵを含むと
き、これらの特徴はコアＢＩＵの一部となってしまい、
それゆえ、これらはＡＳＰ内で余計なものとなる。一
方、ＤＲＡＭコントローラやウェイト状態発生器のよう
なバスの特徴となるものはシステムＢＩＵ内に（しかし
コアＢＩＵ内ではない）（１）チップ外の動作に調整さ
れたコアＢＩＵを使用しての従来のアプローチと（２）
オンチップ動作に調整されたコアＢＩＵを使用しての本
発明のアプローチの双方において実現されねばならない
が、アプローチ（１）を実現する利点は何もない。アプ
ローチ（２）の適用は常により有益なもので好ましい。

【００９２】オンチップデバイスへのアクセスの間のパ
フォーマンスは外部メモリの存在によって低下されるも
のではない。これは高速オンチップデバイスと低速チッ
プ外デバイスの混合により最適なパフォーマンスが得ら
れることを意味する。

【００９３】オンチップデバイスのアクセス：図１９は
ＡＳＰユニット７５を示し、これはオフチップ７７であ
るメモリをサポートするものではない。オンチップＲＡ
Ｍ３２は作業空間を提供しランタイムデータを保つ。オ
ンチップＲＯＭ８１は全ての要求コードと定数データを
保つ。オンチップ周辺装置３４は外部システムに対する
要求インターフェースを提供する。ポートまたは割り込
みコントローラのような様々な周辺デバイスが使用され
ている。ＲＡＭ、ＲＯＭや様々なモジュールは全て、Ｃ
ＰＵコア２８の読みとりと書き込みトランザクションに
よりアクセスされるメモリマップデバイスである。全て
のアクセスがオンチップであるため、このシステムは如
何なるタイプの外部メモリ制御信号も発生する必要がな
く、システムＢＩＵは実現されない。

【００９４】この例において、ＡＳＰのコストはチップ
外のメモリサポート機能を実現しないことによって減少
される。加えて、オンチップＲＯＭとＲＡＭを伴うオン
チップに調整されたバスは特筆すべきことにメモリに対
するアクセスをスピードアップし、チップ外の命令キャ
ッシュやデータキャッシュから得るよりも高いパフォー
マンスを提供する。

【００９５】結論 上述からきわめて明らかなように、オンチップバス４８
と５４上で情報を通信するためのコアＢＩＵ３６は、本
発明の原理に従い色々な方法でオンチップデバイスに調
整されている。例えば、ＡＳＰは１サイクルのスループ
ット（例えば、各クロックサイクルにおいて新しいバス
サイクル（トランザクション）を発し得る）と２サイク
ルの待ち時間（例えば、ＲＥＡＤバスサイクルの開始か
らデータが受信されるまでに２サイクルを要する）を達
成した。こうしたパフォーマンスは、非常に高価なシス
テムとバスにおいてのみ従来のバスにより達成されるも
のであるが、本発明によって経済効率良く成し遂げら
れ、それは多重アドレス／データバスを使用しないせい
である。多重バスが使用されたとしたなら、最も可能な
パフォーマンスで２サイクルスループットであろう。ま
た、多重化およびデマルチプレクシング回路は本発明の
バスには要求されない。２サイクルバス待ち時間は重要
で、それは例えば、ブランチ／ジャンプ命令を実行する
上で待ち時間が問題になるからである。キャンセル信号
（ＳＦＣＡＮＰ）の使用はまた、トランザクションを発
するための待ち時間を減少させるのに貢献し、それは、
例えば、トラップ条件を解析するのに使用される１サイ
クルを待つことなく、アドレスが算出されると直ちにト
ランザクションが発せられるためである。その上、未使
用の特徴は含まれていない。上述のバスの調整は、異な
るバス幅のサポート上の不必要な取り込みを無くす。さ
らに、ウェイト状態発生器（これは図２のＣＧコアで必
要とされ、ＮＳ３２ＣＧ１Ｇデバイスのデータシートで
指し示されているものである）は必要としない。加え
て、（ＣＧコア内で使用されるＤＢＥのような）バスバ
ッファ制御信号も必要としない。こうして、設計の単純
化やＡＳＰのコスト削減は別にしても、パフォーマンス
の価値ある利得が達成されている。

【００９６】本発明のバスコントロールは比較的単純で
あり、それは三つの信号（例えば、ＳＦＴＡＮ、ＳＦＲ
ＤＰおよびＳＦＷＲＰ）だけが、基本的なＲＥＡＤとＷ
ＲＩＴＥ動作を実行する制御信号の最小セットとして要
求されるからである。本発明の他の有利な面は、多くの
バスマスターによりバスの分割を可能にするＨＯＬＤ／
ＨＯＬＤＡの使用を含むことである。これはまたバス上
で引き留め効果をもたらす。加えて、ＳＦＲＤＹＰの使
用はバスサイクルを拡張して低速デバイスをサポートす
る。

【００９７】上記の通り、本発明では進歩的な特定詳細
を提示しているが、様々な変更が可能であることは当業
者にとって明らかである。例えば、スレーブまたはコプ
ロセッサユニットがそのそれぞれのサポート信号ととも
に付加されることは可能である。命令および／またはデ
ータキャッシュがそのそれぞれのサポート信号とともに
付加されることも可能である。バッファシフタやマルチ
プライヤのようなユニットが付加されたり、ＣＰＵコア
から移動させたりすることも可能である。（ＩＮＴ、Ｎ
ＭＩおよびＳＦＰＥＳのような）非バス信号は削除可能
で、その他の信号も付加可能である。ＳＦＳＴＰのよう
な状態指示信号は削除または付加可能である。バイトイ
ネーブルシステムは、バイトアクセスの代わりに複数バ
イトでの読み書きをするものに変更可能である。また、
ＡＬＵの代わりに加算器を使用することが可能で、これ
をアドレス計算の専用加算器に使用することもできる。
ＰＨ１やＰＨ２の代わりに、信号クロックバスが使用可
能で、これはクロック信号のハイレベルとローレベルの
両方をカウントする。ＨＯＬＤ／ＨＯＬＤＡアプローチ
が変更可能で、そのためＣＰＵコアはバス要求を出力
し、バス許可を受け取った後にだけバスサイクルを発す
る。上記の通り、ＳＦＴＡＮ、ＳＦＲＤＰおよびＳＦＷ
ＲＰ信号の三つの使用だけが要求される一方で、データ
方向信号だけ、または読みとりや書き込み信号だけを伴
ってＳＦＴＡＮのような基本的ＲＥＡＤやＷＲＩＴＥ動
作を制御するために他の組み合わせもまた使用可能であ
る。これらと他の全てのこうした変更は次の請求項で規
定される本発明の範囲に属するものである。

【００９８】

【発明の効果】本発明は上述のように、多重バスを使用
することなく、ＣＰＵコアがチップ上のメモリデバイス
と内部バスインターフェースユニットを介してアクセス
し、またチップ外のメモリデバイスとシステムバスイン
ターフェースユニットを介してアクセスする、これらバ
スアクセスにおいて高いパフォーマンスと経済性を達成
した。

【図面の簡単な説明】

【図１】図１は従来技術の組み込みプロセッサシステム
構造を図解する概略ブロック図である。

【図２】図２は図１で使用されている従来技術のＣＰＵ
コアの詳細図である。

【図３】図３は本発明に従って組み込みプロセッサシス
テム構造を図解し、チップ外のデバイスを持つ概略ブロ
ック図である。

【図４】図４は本発明を実現するために使用されたＣＰ
Ｕコアの詳細図である。

【図５】図５はＳＴＯＲＥとＬＯＡＤの動作のアドレス
を生成を図解するものである。

【図６】図６はデータ整列を実行するＳＴＯＲＥ動作の
二番目のサイクルを図解するものである。

【図７】図７はＬＯＡＤ動作の二番目のサイクルを図解
するものである。

【図８】図８はデータ整列が実行されるＬＯＡＤ動作の
三番目のサイクルを図解するものである。

【図９】図９は単純化されたバス状態図である。

【図１０】図１０は基本的な読みとりと書き込みバスサ
イクルのタイミングチャートである。

【図１１】図１１は拡張された読みとりと書き込みバス
サイクルのタイミングチャートである。

【図１２】図１２はＨＯＬＤ要求によって引き起こされ
た１サイクルバス機能停止のタイミングチャートであ
る。

【図１３】図１３はＨＯＬＤとＨＯＬＤアクノリッジバ
スサイクルのタイミングチャートである。

【図１４】図１４は拡張バスサイクルの間に受信したＨ
ＯＬＤ要求のタイミングチャートである。

【図１５】図１５はキャンセルされた読みとりトランザ
クションのタイミングチャートである。

【図１６】図１６は拡張バスサイクルでキャンセルされ
た読みとりトランザクションのタイミングチャートであ
る。

【図１７】図１７はキャンセルされた書き込みトランザ
クションのタイミングチャートである。

【図１８】図１８は拡張バスサイクルでキャンセルされ
た書き込みトランザクションのタイミングチャートであ
る。

【図１９】図１９は本発明に従って組み込みプロセッサ
システム図解し、チップ外のデバイスを持つ概略ブロッ
ク図である。

【符号の説明】

２８ 中央処理装置コア ３０ 組み込みマイクロプロセッサ ３２ ランダムアクセスメモリ ３４ 周辺装置回路 ３６ バスインターフェースユニット ４８ データバス ５４ アドレスバス ５５ 制御バス ６５ システムバスインターフェースユニット ６６ 外部バス ６７ ダイナミックＲＡＭ ６９ イレーザブルプログラマブルＲＯＭ

フロントページの続き (72)発明者 オハド・ファリク イスラエル国ペタッチ−ティクヴァ，シャ パイラ・ストリート・54 (72)発明者 アハロン・オストラー イスラエル国ハーツェリア，エル−アル・ ストリート・４ (72)発明者 イェアー・ベイダッチ イスラエル国ラマット−ハサロン，シヴテ ィ−イスラエル・ストリート・22 (72)発明者 アルバート・サンドバンク イスラエル国ナタニア，バー−イェハダ, ５

Claims (38)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサを基本とするデータ処
   理装置であって、 中央処理装置（「ＣＰＵ」）コアと、 ＣＰＵコアとともにチップ上に集積された少なくとも一
   つのメモリデバイスと、 バスを介してメモリデバイスとＣＰＵコアが通信を行う
   アクセス手段と、少なくとも一つのメモリデバイスとオ
   ンチップ操作を行うよう調整されたアクセス手段からな
   る前記マイクロプロセッサを基本とするデータ処理装
   置。
2. 【請求項２】前記データ処理装置であって、前記アクセ
   ス手段がオンチップデバイスをアクセスするタスクのセ
   ットを実行する手段を含み、前記タスクのセットが少な
   くとも一つのメモリデバイスをアクセスするために使用
   されるタスクに制限された請求項１のデータ処理装置。
3. 【請求項３】前記データ処理装置であって、前記アクセ
   ス手段がオンチップデバイスをアクセスするタスクのセ
   ットを実行する手段を含み、前記タスクのセットが少な
   くとも一つのメモリデバイスをアクセスするために反転
   される必要のないタスクに制限された請求項２のデータ
   処理装置。
4. 【請求項４】前記データ処理装置であって、前記アクセ
   ス手段が一つのバス幅だけをサポートする手段を含む請
   求項３のデータ処理装置。
5. 【請求項５】前記データ処理装置であって、予め決定さ
   れたクロックサイクルを持つクロック信号を発生するこ
   とによりデータ処理装置の動作を制御する手段をさらに
   含み、前記アクセス手段が全トランザクションが実行さ
   れる一つのバスサイクルが二つのクロックサイクルに等
   しくなる各クロックサイクルで新しいトランザクション
   を発することによりＲＥＡＤおよび／またはＷＲＩＴＥ
   トランザクションの一つのサイクルスループットを生成
   する手段を含む請求項４のデータ処理装置。
6. 【請求項６】前記データ処理装置であって、アクセスさ
   れる特定のメモリデバイスのスピードが一つのサイクル
   スループットに適応できないことを示す信号に応答して
   バスサイクルを拡張する手段をさらに含む請求項５のデ
   ータ処理装置。
7. 【請求項７】前記データ処理装置であって、条件の検索
   に応答して実行中のトランザクションをキャンセルの手
   段であって、このキャンセル機能を除き、前記条件が解
   決されるまでトランザクションの開始の引き伸ばしを要
   求する手段をさらに含む請求項６のデータ処理装置。
8. 【請求項８】前記データ処理装置であって、前記バスが
   分割されたデータとアドレスのバスを含み、アドレスと
   データが多重化されない、請求項７のデータ処理装置。
9. 【請求項９】前記データ処理装置であって、前記アクセ
   ス手段がデータ読みとりバスサイクル（ＳＦＲＤＰ）を
   示す信号、データ書き込みバスサイクル（ＳＦＷＲＰ）
   を示す信号およびＣＰＵコアがＴａバスサイクルにある
   ことを示す信号だけを伴い基本的なＲＥＡＤとＷＲＩＴ
   Ｅ動作を実行するバスを制御する手段を含む請求項８の
   データ処理装置。
10. 【請求項１０】前記データ処理装置であって、前記アク
    セス手段がＣＰＵコアの一部である請求項９のデータ処
    理装置。
11. 【請求項１１】前記データ処理装置であって、前記アク
    セス手段がコアのバスインターフェースユニット（「Ｂ
    ＩＵ」）である請求項１０のデータ処理装置。
12. 【請求項１２】前記データ処理装置であって、前記アク
    セス手段がオンチップデバイスをアクセスするタスクの
    セットを実行する手段を含み、前記タスクのセットが少
    なくとも一つのメモリデバイスをアクセスするために反
    転される必要のないタスクに制限された請求項１のデー
    タ処理装置。
13. 【請求項１３】前記データ処理装置であって、前記アク
    セス手段が一つのバス幅だけをサポートする手段を含
    む、請求項１のデータ処理装置。
14. 【請求項１４】前記データ処理装置であって、前記アク
    セス手段が予め決定されたクロックサイクルを持つクロ
    ック信号を発生することによりデータ処理装置の動作を
    制御する手段をさらに含み、前記アクセス手段が全トラ
    ンザクションが実行される一つのバスサイクルが二つの
    クロックサイクルに等しくなる各クロックサイクルで新
    しいトランザクションを発することによりＲＥＡＤおよ
    び／またはＷＲＩＴＥトランザクションの一つのサイク
    ルスループットを生成する手段を含む、請求項１のデー
    タ処理装置。
15. 【請求項１５】前記データ処理装置であって、アクセス
    される特定のメモリデバイスのスピードが一つのサイク
    ルスループットに適応できないことを示す信号に応答し
    てバスサイクルを拡張する手段をさらに含む、請求項１
    ４のデータ処理装置。
16. 【請求項１６】前記データ処理装置であって、条件の検
    索に応答して実行中のトランザクションをキャンセルの
    手段であって、このキャンセル機能を除き、前記条件が
    解決されるまでトランザクションの開始の引き伸ばしを
    要求する手段をさらに含む、請求項１のデータ処理装
    置。
17. 【請求項１７】前記データ処理装置であって、前記バス
    が分割されたデータとアドレスのバスを含み、アドレス
    とデータが多重化されない、請求項１のデータ処理装
    置。
18. 【請求項１８】前記データ処理装置であって、前記アク
    セス手段がＣＰＵコアの一部である請求項１のデータ処
    理装置。
19. 【請求項１９】前記データ処理装置であって、前記アク
    セス手段がコアのバスインターフェースユニット（「Ｂ
    ＩＵ」）である請求項１９のデータ処理装置。
20. 【請求項２０】マイクロプロセッサを基本とするデータ
    処理システムであって、 中央処理装置（「ＣＰＵ」）コアと、 ＣＰＵコアとともにチップ上に集積された少なくとも一
    つの第一メモリデバイスと、 チップ外に配置された少なくとも一つの第二メモリデバ
    イスと、 内部バスを介して少なくとも一つの第一メモリデバイス
    とＣＰＵコアが通信を行う第一アクセス手段と、少なく
    とも一つの第一メモリデバイスとオンチップ操作を行う
    よう調整された第一アクセス手段と、 外部バスを介して少なくとも一つの第二メモリデバイス
    とＣＰＵコアが通信を行う第二アクセス手段と、少なく
    とも一つの第二メモリデバイスの要求仕様に内部バス上
    のトランザクションを変換する手段を持つ第二アクセス
    手段からなる前記マイクロプロセッサを基本とするデー
    タ処理システム。
21. 【請求項２１】前記データ処理装置であって、前記第二
    アクセス手段が少なくとも一つの第二メモリデバイスの
    要求仕様にカスタム化する手段を含む、請求項２０のデ
    ータ処理装置。
22. 【請求項２２】前記データ処理装置であって、前記第一
    アクセス手段がＣＰＵコアの一部である請求項２０のデ
    ータ処理装置。
23. 【請求項２３】前記データ処理装置であって、前記第一
    アクセス手段がコアのバスインターフェースユニット
    （「ＢＩＵ」）である請求項２２のデータ処理装置。
24. 【請求項２４】前記データ処理装置であって、前記第二
    アクセス手段がシステムＢＩＵである請求項２０のデー
    タ処理装置。
25. 【請求項２５】マイクロプロセッサを基本とするデータ
    処理装置において中央処理装置（「ＣＰＵ」）コアとと
    もにチップ上に集積された少なくとも一つのメモリデバ
    イスをアクセスする方法であって、 バスを介して少なくとも一つのメモリデバイスとＣＰＵ
    コアが通信を行うステップと、 少なくとも一つのメモリデバイスとオンチップ操作を行
    う通信を調整するステップからなる前記アクセス方法。
26. 【請求項２６】前記方法であって、前記調整ステップが
    オンチップデバイスをアクセスするタスクのセットを調
    整するステップを含み、前記タスクのセットが少なくと
    も一つのメモリデバイスをアクセスするために使用され
    るタスクに制限された請求項２５の方法。
27. 【請求項２７】前記方法であって、前記調整ステップが
    オンチップデバイスをアクセスするタスクのセットを調
    整するステップを含み、前記タスクのセットが少なくと
    も一つのメモリデバイスをアクセスするために反転され
    る必要のないタスクに制限された請求項２６の方法。
28. 【請求項２８】前記方法であって、前記調整ステップが
    一つのバス幅だけをサポートするよう調整するステップ
    を含む請求項２７の方法。
29. 【請求項２９】前記方法であって、前記調整ステップが
    予め決定されたクロックサイクルを持つクロック信号を
    発生することによりデータ処理装置の動作を制御するス
    テップをさらに含み、前記調整ステップが全トランザク
    ションが実行される一つのバスサイクルが二つのクロッ
    クサイクルに等しくなる各クロックサイクルで新しいト
    ランザクションを発することによりＲＥＡＤおよび／ま
    たはＷＲＩＴＥトランザクションの一つのサイクルスル
    ープットを生成するよう調整するステップを含む請求項
    ２８の方法。
30. 【請求項３０】前記方法であって、前記調整ステップが
    アクセスされる特定のメモリデバイスのスピードが一つ
    のサイクルスループットに適応できないことを示す信号
    に応答してバスサイクルを拡張するよう調整するステッ
    プをさらに含む請求項２９の方法。
31. 【請求項３１】前記方法であって、条件の検索をキャン
    セルするステップであって、このキャンセル機能を除
    き、前記条件が解決されるまでトランザクションの開始
    の引き伸ばしを要求するよう調整するステップをさらに
    含む請求項３０の方法。
32. 【請求項３２】前記方法であって、前記バスがアドレス
    とデータの多重化されていない分割されたデータとアド
    レスを提供するよう調整するステップを含む請求項３１
    の方法。
33. 【請求項３３】前記方法であって、前記調整ステップが
    データ読みとりバスサイクル（ＳＦＲＤＰ）を示す信
    号、データ書き込みバスサイクル（ＳＦＷＲＰ）を示す
    信号およびＣＰＵコアがＴａバスサイクルにあることを
    示す信号だけを伴い基本的なＲＥＡＤとＷＲＩＴＥ動作
    を実行するバスを制御するステップを含む請求項３２の
    方法。
34. 【請求項３４】前記方法であって、予め決定されたクロ
    ックサイクルを持つクロック信号を発生することにより
    データ処理装置の動作を制御するステップをさらに含
    み、前記調整ステップが全トランザクションが実行され
    る一つのバスサイクルが二つのクロックサイクルに等し
    くなる各クロックサイクルで新しいトランザクションを
    発することによりＲＥＡＤおよび／またはＷＲＩＴＥト
    ランザクションの一つのサイクルスループットを生成す
    るステップを含む請求項２５の方法。
35. 【請求項３５】前記方法であって、アクセスされる特定
    のメモリデバイスのスピードが一つのサイクルスループ
    ットに適応できないことを示す信号に応答してバスサイ
    クルを拡張するステップをさらに含む請求項２５の方
    法。
36. 【請求項３６】前記方法であって、条件の検索をキャン
    セルするステップであって、このキャンセル機能を除
    き、前記条件が解決されるまでトランザクションの開始
    の引き伸ばしを要求するよう調整するステップをさらに
    含む請求項２５の方法。
37. 【請求項３７】前記方法であって、前記バスがアドレス
    とデータの多重化されていない分割されたデータとアド
    レスを提供するよう調整するステップをさらに含む請求
    項２５の方法。
38. 【請求項３８】マイクロプロセッサを基本とするデータ
    処理システムにおいて中央処理装置（「ＣＰＵ」）コア
    と少なくとも一つのチップ外の第二メモリデバイスとと
    もにチップ上に集積された少なくとも一つの第一メモリ
    デバイスをアクセスする方法であって、 内部バスを介して少なくとも一つの第一メモリデバイス
    とＣＰＵコアが通信を行うステップと、 少なくとも一つの第一メモリデバイスと内部バスを介し
    てオンチップ操作を行う通信を調整するステップと、 外部バスを介して少なくとも一つのチップ外の第二メモ
    リデバイスとＣＰＵコアが通信を行うステップと、 ＣＰＵコアと少なくとも一つの第二メモリデバイスの間
    の通信を効果的にする少なくとも一つの第二メモリデバ
    イスの要求仕様に内部バス上のトランザクションを変換
    するステップからなる前記アクセス方法。