JPH0520064A - パイプライン制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、パイプライン処理を行う情報処理
装置における、パイプライン制御方式に関し、レジスタ
干渉時の命令の処理を高速に実行する。 【構成】 複数のマシンサイクルからなる演算実行ステ
ートを備え、演算の実行をパイプライン処理する情報処
理装置であって、Ｍサイクルで演算実行ステートを終了
する命令の直後に、Ｎサイクルで演算実行ステートを終
了する命令が該パイプラインに投入されたときで、上記
Ｍ＞Ｎであると、該Ｎサイクルで演算実行ステートを終
了する命令を強制的にＭサイクルで演算実行を行う制御
手段を設けた情報処理装置において、上記２つの命令間
で書き込みレジスタと読み出しレジスタの間に干渉が生
じたとき、上記Ｍサイクルで演算実行を行う制御手段を
抑止する。又、上記Ｎサイクル命令がレジスタ間移動命
令であって、該２命令間のレジスタ干渉が検出されたと
き、Ｂステートインターロック信号を抑止して、Ｍサ
イクルで実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パイプライン処理を行
う情報処理装置において、先行命令と後続命令との間に
レジスタ干渉があることを検出したときの命令処理を高
速に実行するための処理方式に関する。

【０００２】パイプライン処理とは、一つの命令処理を
複数の処理（ステート）に分割し、複数の命令処理を並
列に実行する処理方式である。図５に６段で構成される
パイプライン処理の例を示す。分割された複数の処理
は、各々ステートという名前で区別される。図５におい
ては、該パイプライン処理は、Ｄステート，Ａステー
ト，Ｔステート，Ｂステート，Ｅステート，Ｗステート
の各ステートを順次通過することにより処理される。

【０００３】ここで、Ｄステートでは命令のデコード，
Ａステートではアドレス計算，Ｔステートではアドレス
変換バッファ（ＴＬＢ）の索引，Ｂステートではキャッ
シュのリード，Ｅステートでは演算の実行，Ｗステート
では演算結果のレジスタへの格納が行われる。

【０００４】複数の命令処理間で同一のステートがセッ
トされることはない。また各ステートで行われる処理に
用いられる情報はパイプラインタグと呼ばれ、処理が進
むに従い、順次シフトされるシフトレジスタで構成され
る。

【０００５】１ステートが処理される時間を１マシンサ
イクルと呼ぶが、理想的にパイプライン処理が動作すれ
ばＮ個の命令がＮマシンサイクルで終了するように見え
るのである。

【０００６】然して、該パイプライン処理においては、
先行命令と後続命令との間にレジスタ干渉を生じること
があり、このような場合でも、該Ｎ個の命令がＮマシン
サイクルで終了するように制御できることが要求され
る。

【０００７】

【従来の技術】図６〜図９は、従来のパイプライン処理
方式を説明する図であり、図６はパイプラインインター
ロックにより、パイプライン処理が妨げられる場合の動
作タイムチャートを示し、図７は演算ステートをパイプ
ライン処理する場合の動作タイムチャートを示し、図８
は演算ステートをパイプライン処理する命令と、演算ス
テートをパイプライン処理しない命令とが続いた場合の
動作タイムチャートを示し、図９はＶステート付き命令
と、Ｖステート可変命令との間でレジスタ干渉が生じた
場合の動作タイムチャートを示している。

【０００８】パイプライン処理を行う情報処理装置にお
いては、パイプライン処理を理想的に動作させることを
妨げる要因としてパイプラインインターロックが存在す
る。その代表的なものとして演算が１サイクルで終わら
ないためのＥステートインターロックがある。浮動小数
点命令等の処理では図６に示すように１サイクル毎に命
令を処理することができない。従って、図示されている
如くに、Ｅステートインターロックがかかると、後続す
る命令に、Ｂステートインターロック，Ｔステートイン
ターロック，Ａステートインターロック，Ｄステートイ
ンターロックがかかるようになり、図６に示したよう
に、例えば、６番目の命令開始が図５に比べて１サイク
ル遅れてしまうことになる。

【０００９】然しながら、高速性を要求される情報処理
装置においては、演算ステートをパイプライン化するこ
とにより、１サイクル毎の命令処理を実現している。図
７の例では、演算ステートをＥステート，Ｖステートに
分割することで、図示されているように、１サイクル毎
のパイプライン処理を実現している。

【００１０】前記技術においても、なお、上記Ｖステー
ト付き命令（命令１）と，Ｖステートなし命令（命令
２）を続けて実行した場合には、ロスタイムを生じてし
まう。図８にこの例を示す。この例では、命令１がＶス
テート付き命令で、命令２がＶステートなし命令である
ため、Ｂステートインターロックにより、Ｗステートが
重ならないように制御している。

【００１１】その結果、図示されている如くに、第６番
目の命令で、命令の開始が１サイクル遅れてしまうこと
になる。このようなケースにおいて、ロスタイムを減じ
るために、Ｖステート付き命令の直後のＶステートなし
命令をＶステート付き命令として実行するための技術
が、本願出願人が先願している特開平２−０６９８２５
号公報に開示されている。

【００１２】上記技術においては、図８の命令１がＶス
テート付き命令であることから命令２をＶステート付き
命令として実行させることにより理想的なパイプライン
動作を行わせることができる。さらに該技術において
は、Ｖステートを付けるか付けないかを可変にする（但
し、浮動小数点データのロード系命令）こととし、その
命令の前にＶステートなし命令が実行された場合Ｖステ
ート可変命令をＶステートなし命令として実行すること
によりロスタイムを減じることが述べられている。

【００１３】

【発明が解決しようとする課題】上記技術においては、
Ｖステートを可変に付けることにより、その命令の前後
にＶステートなし命令が実行された場合のロスタイムを
減じることをその目的としているが、Ｖステート可変の
命令とその直前のＶステート付き命令との間にレジスタ
干渉が生じた場合には、なおロスタイムが生じてしま
う。

【００１４】この例を図９(a) に示しているが、本図に
示されるように、上記技術によればＡＤ命令の直後のＬ
ＰＤＲ命令（ロードポジティブレジスタ命令：ロード系
命令）は無条件にＶステート付き命令として実行される
が、ＡＤ命令の結果レジスタをＬＰＤＲ命令で読み出そ
うとする（即ち、ＡＤ命令とＬＰＤＲ命令との間でレジ
スタ干渉がある）と、ＡＤ命令の結果をバイパスするこ
とのできるタイミングまでＬＰＤＲ命令はＢステートで
インターロックしてしまう。その結果、その次のＡＲ命
令の実行が遅らされてしまう。図９(b) に、上記ＬＰＤ
Ｒ命令がＶサイクルなし命令として実行されたケースを
示すが、ＡＲ命令の実行は、上記図９(a) の場合に比べ
て１サイクル速くなっている。

【００１５】上記図９(b) の例では、後のＡＲ命令がＶ
ステートなし命令として処理されるため、図９(a) のＡ
Ｒ命令が、図９(b) のＡＲ命令に比べて１サイクル遅く
なっているが、これはＡＲ命令が汎用レジスタを更新す
る命令であるため、容易に、Ｖステート付き命令とする
ことができないためである。

【００１６】即ち、上記Ｖステート付き命令は、前述の
ように、演算サイクルが１サイクルで終わらない浮動小
数点演算命令を対象としたものである為、汎用レジスタ
を更新対象とする、上記ＡＲ命令等において、該Ｖステ
ート付き命令として動作するように構成しようとする
と、該汎用レジスタは、浮動小数点レジスタと異なり、
演算のオペランドのみでなく、メモリアクセスのための
アドレス計算にも使用されるため、Ｖステートを付ける
ことによりレジスタの更新サイクルを遅らせると、アド
レス計算回路へのデータのバイパス手段等の構成が非常
に複雑となってしまうのである。

【００１７】以上の従来技術例においては、演算実行ス
テートをＥ，Ｖステートと２つのステートとして記述し
てきたが、これをさらにＥ，Ｖ₁,Ｖ₂,Ｖ₃,・ ・ とす
ることは、物量の追加が許される限り比較的容易に実現
しうる。

【００１８】そのような構成をとる装置においては、上
記技術に示されるように、浮動小数点レジスタへのロー
ド系（ＬＰＤＲ命令）の命令のみを演算実行ステート可
変命令とするのでなく、さらに多くの一般的な浮動小数
点命令が演算実行ステート可変命令と成りうるため、図
９(a) のようなケース、即ち、先行命令がＶステート付
き命令であって、該先行命令と該Ｖステート可変命令
（ＬＰＤＲ命令）にレジスタ干渉があると、後続のＶス
テート付きにできない命令（ＡＲ命令）の処理時間が長
くなるというケースは、更に、多く生じることになる。

【００１９】又、図１０は、浮動小数点ロード系命令の
問題点を説明する図であり、(a) はＢステートインター
ロックが存在している場合を示し、(b) はロード系命令
と前後の命令間でレジスタ干渉がある場合の問題点を示
している。

【００２０】上記技術においては、前述のように、Ｖス
テートを可変に付けることによりその命令の前後にＶス
テートなし命令が実行された場合のロスタイムを減じる
ことをその目的としているが、Ｖステート可変の命令と
その直前のＶステート付き命令との間にレジスタ干渉が
生じた場合には、本図 (a)から明らかなように、なおロ
スタイムが生じてしまう。

【００２１】即ち、図１０(a) に示されるように、上記
技術によればＡＤ命令の直後のＬＤＲ命令（長精度レジ
スタレジスタ間移動命令）は、無条件にＶステート付き
命令として実行されるが、ＡＤ命令の結果レジスタをＬ
ＤＲ命令で読みだそうとする(即ち、ＡＤ命令と、続
く、ＬＤＲ命令との間にレジスタ干渉がある）と、該Ａ
Ｄ命令の結果をバイパスすることのできるタイミングま
でＬＤＲ命令はＢステートでインターロックしてしま
う。その結果、その次のＡＤ命令の実行がＴステートで
インターロックするため遅らされてしまう。

【００２２】そこで、例えば、(b) 図に示したように、
該ＬＤＲ命令のＢステートインターロックを抑止するよ
うに制御すると、該ＬＤＲ命令と、後続しているＡＤ命
令との間にレジスタ干渉があった場合、該ＬＤＲ命令の
結果をバイパスすることのできるタイミングまで、後述
のＡＤ命令はＢステートでインターロックしてしまうと
いう問題が残る。

【００２３】本発明は上記従来の欠点に鑑み、複数のマ
シンサイクルからなる演算実行ステートを設け、演算実
行をパイプライン処理するよう構成された情報処理装置
であって、Ｍ（＝２）サイクルで演算実行ステートを終
了する命令の直後にＮ（＝１）サイクルで演算実行ステ
ートを終了する命令がパイプラインに投入された場合に
Ｍ＞ＮであればＮサイクルで演算実行ステートを終了す
る命令を強制的にＭサイクルで演算実行を行うようにす
る制御手段と、上記２命令間でレジスタ干渉を検出した
とき、Ｂステートインターロックを行う為のＢステート
インターロック信号生成部を備えた情報処理装置におい
て、強制的なＭサイクルの実行演算，或いは、Ｂステー
トインターロックによって生じる後続命令の実行時間を
遅れを解消することのできるパイプライン制御方式を提
供することを目的とするものである。

【００２４】

【課題を解決するための手段】図１は、本発明の一実施
例を示した図であり、図２，図３は、本発明の他の実施
例を示した図であって、図１は先行命令との間にレジス
タ干渉があった場合のＶステート可変命令のＶステート
を抑止する例を示し、図２は、レジスタレジスタ間移動
命令（ＬＤＲ命令）と先行命令との間でレジスタ干渉が
あった場合のＢステートインターロック動作を抑止する
例を示し、図３は、レジスタレジスタ間移動命令（ＬＤ
Ｒ命令）と、その先行命令との間でレジスタ干渉があ
り、該レジスタレジスタ間移動命令（ＬＤＲ命令）と、
その後続命令との間にもレジスタ干渉があった場合の、
該先行命令の演算結果を後続命令へのバイパスする例を
示している。

【００２５】上記の問題点は下記の如くに構成したパイ
プライン制御方式によって解決される。 (1) 複数のマシンサイクルからなる演算実行ステート
(E,V) を設けて、演算実行をパイプライン処理するよう
構成された情報処理装置であって、Ｍサイクルで演算実
行ステートを終了する命令の直後に、Ｎサイクルで演算
実行ステートを終了する命令がパイプラインに投入され
た場合に、Ｍ＞ＮであればＮサイクルで演算実行ステー
トを終了する命令を強制的にＭサイクルで演算実行を行
うようにする制御手段 802を設けた情報処理装置におい
て、前記２命令間で書き込みレジスタと読み出しレジス
タの間に干渉が生じた場合には、前記制御手段 802にお
いて、Ｎサイクルで演算実行ステートを終了する命令を
Ｍサイクルで演算実行を行うようにすることを抑止する
ように制御する。

【００２６】(2) 複数のマシンサイクルからなる演算実
行ステート(E,V) を設けて、演算実行をパイプライン処
理するよう構成された情報処理装置であって、Ｍサイク
ルで演算実行ステートを終了する命令の直後にＮサイク
ルで演算実行ステートを終了する命令がパイプラインに
投入された場合にＭ＞ＮであればＮサイクルで演算実行
ステートを終了する命令を強制的にＭサイクルで演算実
行を行うようにする制御手段 802と、上記２命令間でレ
ジスタ干渉を検出したとき、Ｂステートインターロック
信号生成部 806を備えた情報処理装置において、前期Ｎ
サイクル命令がレジスタレジスタ間移動命令であった
場合に、前記制御手段 802で、該２命令間の書き込みレ
ジスタと読み出しレジスタの間の干渉を検出したとき、
その情報、即ち、インターロック制御ビットを保持す
ると共に、該インターロック制御ビットに基づいて、
上記Ｂステートインターロック信号生成部 806で生成さ
れるＢステートインターロック信号を抑止して、該レ
ジスタレジスタ間移動命令をＭサイクルで実行するよ
うに制御する。

【００２７】(3) 上記 (2)項の情報処理装置において、
上記レジスタレジスタ間移動命令と、その先行命令の
間でレジスタ干渉が生じ，且つ、上記レジスタレジスタ
間移動命令の後続命令が、上記レジスタレジスタ間移
動命令の結果レジスタを使用しようとしていることを
検出したとき、上記レジスタレジスタ間移動命令の先
行命令の演算結果を、上記レジスタレジスタ間移動命令
の後続命令へとバイパスする手段を設けて、上記レ
ジスタレジスタ間移動命令の後続命令では、上記バイ
パスされた結果レジスタ情報を用いて演算するように制
御する。

【００２８】

【作用】本発明では、Ｍ（＝２）サイクルで演算実行ス
テートを終了する命令の直後にＮ（＝１）サイクルで演
算実行ステートを終了する命令がパイプラインに投入さ
れた場合に、Ｍ＞Ｎであれば、Ｎサイクルで演算実行ス
テートを終了する命令を強制的にＭサイクルで演算実行
を行うようにする制御手段 802を備えた情報処理装置に
おいて、上記２命令間で書き込みレジスタと読み出しレ
ジスタの間に干渉が生じた場合には、上記制御手段 802
において、Ｎサイクルで演算実行ステートを終了する命
令をＭサイクルで演算実行を行うようにすることを抑止
するようにする。

【００２９】図１のようなケースにおいて、ＡＤ命令
（命令１）とＬＰＤＲ命令（命令２）の間でレジスタ干
渉が検出された場合には、制御手段 802において、演算
実行ステート可変命令であるＬＰＤＲ命令（命令２）を
本来の最短演算実行サイクル、即ち、Ｅステートの１サ
イクルで実行を行うようにさせる。

【００３０】従って、図９(b) に示したように、該ＬＰ
ＤＲ命令（命令２）に続く、ＡＲ命令の実行サイクル
を、図９(a) に示した従来方式に比較して、１サイクル
短縮することができる効果が得られる。

【００３１】又、本発明では、図２に示したように、Ｍ
（＝２）サイクルで演算実行ステートを終了する命令
（ＡＤ命令）の直後にＮ（＝１）サイクルで演算実行ス
テートを終了する命令（ＬＤＲ命令）がパイプラインに
投入された場合に、Ｍ＞Ｎであれば、Ｎサイクルで演算
実行ステートを終了する命令を強制的にＭサイクルで演
算実行を行うようにする制御手段 802を備えた情報処理
装置において、上記Ｎサイクル命令がレジスタレジスタ
間移動命令（ＬＤＲ命令) であった場合に、前記２
命令間の書き込みレジスタと読み出しレジスタの間の干
渉を検出すると、その情報をインターロック制御ビット
として保持し、レジスタレジスタ間移動命令（ＬＤＲ
命令）を先行命令（ＡＤ命令）とのレジスタ干渉によ
るＢステートのインターロック信号発生手段 806を制御
して、該Ｂステートインターロック信号を生じさせず
に、Ｖステートを有するＭ（＝２）サイクルで実行する
ようにしたものである。

【００３２】又、レジスタレジスタ間移動命令（ＬＤＲ
命令）とその先行命令（ＡＤ命令）の間でレジスタ干
渉が生じ、且つ、該レジスタレジスタ間移動命令（ＬＤ
Ｒ命令）の後続命令（ＡＤ命令）がレジスタレジスタ
間移動命令（ＬＤＲ命令）の結果レジスタを使用しよ
うとした場合（即ち、レジスタ干渉があった場合）、図
３に示したように、制御手段 807において、上記記述の
保持された情報、即ち、インターロック制御ビットを
用いて、レジスタレジスタ間移動命令（ＬＤＲ命令）
の先行命令の結果をレジスタレジスタ間移動命令（ＬＤ
Ｒ命令）の後続命令へとバイパスする手段を設け
て、結果的に、該レジスタレジスタ間移動命令（ＬＤＲ
命令）の結果レジスタを使用するの同じ効果を得るよ
うにして、レジスタ干渉が発生した場合にも、Ｂステー
トインターロックを発生させることなく、且つ、Ｍ（＝
２）サイクル命令の儘で、パイプライン処理の高速化を
図るようにしたものである。

【００３３】

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１は本発明の一実施例を示した図であり、
図２，図３は、本発明の他の実施例を示した図であり、
図４は、パイプライン処理の基本構成例を示したもので
ある。

【００３４】本発明においては、複数のマシンサイクル
からなる演算実行ステート(E,V) を備え、演算の実行
を、例えば、Ｅ，Ｖステートにより、パイプライン処理
する情報処理装置であって、Ｍサイクルで演算実行ステ
ートを終了する命令の直後に、Ｎサイクルで演算実行ス
テートを終了する命令が該パイプラインに投入されたと
きで、上記Ｍ＞Ｎであると、該Ｎサイクルで演算実行ス
テートを終了する命令を強制的にＭサイクルで演算実行
を行う制御手段 802を設けた情報処理装置において、上
記２つの命令間で書き込みレジスタと読み出しレジスタ
の間に干渉が生じたとき、上記Ｍサイクルで演算実行を
行う制御手段 802を抑止する手段。又、上記Ｎサイクル
命令がレジスタレジスタ間移動命令（ＬＤＲ命令）で
あって、該２命令間のレジスタ干渉が検出されたとき、
Ｂステートインターロック信号を抑止する信号（イン
ターロック制御ビット）を設けて、該Ｂステートイン
ターロック信号を抑止する信号で、上記Ｂステートイ
ンターロック信号発生手段 806で生成されるＢステート
インターロック信号を抑止して、Ｍサイクルで実行す
るようにする手段。更に、上記レジスタレジスタ間移動
命令（ＬＤＲ命令）と、その先行命令の間でレジスタ干
渉があり、該レジスタレジスタ間移動命令（ＬＤＲ命
令）と後続命令との間にもレジスタ干渉があったと
き、上記Ｂステートインターロック抑止信号を用い
て、上記レジスタレジスタ間移動命令（ＬＤＲ命令）
の先行命令の演算結果を、該レジスタレジスタ間移動命
令（ＬＤＲ命令）の後続命令にバイパスする手段が
本発明を実施するのに必要な手段である。尚、全図を通
して同じ符号は同じ対象物を示している。

【００３５】以下、図４，図１〜図３により、本発明の
パイプライン制御方式を説明する。本実施例では、パイ
プライン処理を簡単のために、６ステートもしくは７ス
テートで行うものとする。

【００３６】各ステートの主な処理を図４に沿って説明
する。Ｄステートではオペコードがデコードされ、レジ
スタスタック（汎用レジスタＧＲ，浮動小数点レジスタ
ＦＲを含む）よりアドレス計算用のデータが読み出され
て、レジスタ７０１（ベースレジスタ），レジスタ７０
２（インデックスレジスタ）にセットされる。

【００３７】Ａステートでは、該レジスタ７０１，７０
２がアドレス加算器７０３により加算され、その結果が
有効アドレスとしてレジスタ７０４にセットされる。Ｔ
ステートでは、有効アドレスがＴＬＢ（変換索引緩衝機
構：前述のアドレス変換バッファ）により実アドレスに
変換され、レジスタ７０５にセットされる。

【００３８】Ｂステートでは実アドレスによりＬＢＳ
（ローカルバッファストレージ：主記憶データのコピー
を保持し高速にアクセスできる）からデータが読みださ
れ、レジスタ７０６にセットされる。

【００３９】Ｅステートでは、演算が実行され、結果が
レジスタ７０８にセットされる。Ｗステートでは、上記
の演算結果をレジスタスタックに書き込む。これらレジ
スタの内容はレジスタオペランドバス７０９により、レ
ジスタ７０７にセットされ演算器に送ることができる。
演算実行ステートが複数になる場合においては、必ず、
Ｗステートで演算結果がレジスタ７０８に格納されるよ
うに演算器は調整される。

【００４０】図２に本発明の主要な制御部の一実施例を
示す。レジスタ８０１はＡサイクルの命令コードを保持
するレジスタであり、その出力を受けて制御回路８０２
では、レジスタ８０３，８０４，８０５をセットする制
御信号を出力する。

【００４１】レジスタ８０３は、処理される命令がレジ
スタックに書き込みを行うことを示すレジスタであり、
８０４は書き込みレジスタ番号を保持するレジスタであ
り、８０５は処理される命令の演算実行ステートのサイ
クル数（前述のＭ，Ｎ）を示すレジスタである。

【００４２】該演算実行サイクル数レジスタ８０５の内
容はＴステートで演算制御部に送られて、演算制御部に
所定の数の演算実行ステート処理を指示する。図１の例
では、命令１が演算実行ステートを２ステート（Ｅ，Ｖ
ステート）必要とする命令であることを示している。１
サイクル遅れて命令２が実行される。命令２のＡステー
トでは、上記命令１の演算実行ステート数を示す、演算
実行サイクル数レジスタ８０５の内容を参照して、自命
令の演算実行ステート数が決定される。

【００４３】すなわち、命令２が最短でも３つ以上の演
算実行ステートを必要とするような命令であるならばそ
の数を示すように，そうでなければ命令２と同じ２つの
演算実行ステート（前述のＥ，Ｖステート）数を示すよ
うに、該演算実行サイクル数レジスタ８０５の内容が設
定される。またその時に、上記レジスタ８０３，８０４
の内容，及び自命令の命令コードを保持するオペコード
レジスタ８０１の内容からデコードされたレジスタ読み
出し番号とから、書き込みレジスタと読み出しレジスタ
の間にレジスタ干渉があるかどうかがチェックされる。

【００４４】該レジスタ干渉チェックの結果、レジスタ
干渉があったならば、命令２の最短の演算実行ステート
数を示すように演算実行サイクル数レジスタ８０５の内
容が設定される。このように、演算実行サイクル数レジ
スタ８０５の内容は、本発明においては、前命令の演算
実行ステート数，前命令の書き込みレジスタアドレス，
自命令の最短演算実行ステート数，自命令の読み出しレ
ジスタアドレスより最もロスタイムを少なくするように
決定される。

【００４５】次に、図２，図３により、本発明の他の実
施例について説明する。図２に本発明による他の実施例
のタイムチャート及び制御回路部を示す。Ａステートで
は、オペコードレジスタ８０１に設定されている命令の
オペコードをデコードして演算指令コード，ライトレ
ジスタアドレスを求め、それぞれ、演算指令コードレジ
スタと，ライトアドレスレジスタ８０４にセットする。
またレジスタ書き込みを制御するライト制御ビットを生
成して、ライト制御レジスタ８０３にセットする。

【００４６】ＬＤＲ命令のＡサイクルでは、上記ＡＤ
命令のライトアドレスレジスタ８０４，ライト制御レジ
スタ８０３，及び、該ＬＤＲ命令のオペコードをデコ
ードして求めたリードレジスタアドレス，リード制御ビ
ットを、上記制御回路８０２に入力する。

【００４７】制御回路８０２はＡＤ命令とＬＤＲ命令
の間でレジスタ干渉を検出したら演算指令コードをノ
ーオペレーションにするよう指示して、該ＬＤＲ命令
によって、レジスタレジスタ間移動が行われないように
する。

【００４８】又、上記レジスタ干渉の条件を検出したこ
とで、インターロック制御ビットを“オン”にする。
ＬＤＲ命令のＢステートではＡＤ命令のライトレジス
タアドレス（レジスタ８０４の内容）と，ＬＤＲ命令
のリードレジスタアドレスをＢステートインターロック
信号発生回路８０６に入力し、上記レジスタ干渉を検出
するとＢステートインターロック信号を生成する。然
し、上記制御回路８０２で生成されたインターロック制
御ビットが“オン”である場合には、該Ｂステートイ
ンターロック信号を出力しないように制御する。

【００４９】従って、レジスタ干渉がある場合には、Ｌ
ＤＲ命令はノーオペレーションのまま、且つ、通常のレ
ジスタ干渉があったときに実行されるＢステートインタ
ーロックをせずにＷステートまで進む。

【００５０】上記先行のＡＤ命令の演算結果はそのまま
保持されているので、該ＬＤＲ命令のライトアドレス
レジスタ８０４が指示するライトレジスタアドレスに従
って、レジスタスタックに書き込む。

【００５１】図３に本発明の別の他の実施例として、Ｌ
ＤＲ命令と先行命令，及び、その後続命令の間にレジス
タ干渉が生じた場合のタイムチャート及び制御回路部の
実施例を示す。

【００５２】そして、先行のＡＤ命令と、該ＬＤＲ命令
との間のレジスタ干渉時の動作は、図２に示したとお
りの動作となる。この場合、先行するＡＤ命令の演算結
果を、該ＬＤＲ命令の後続命令の演算ステートＥにバ
イパスするバイパスルートが設けられる。

【００５３】該後続のＡＤ命令の制御回路８０７には、
上記ＬＤＲ命令のライトアドレスと，インターロック
制御ビットと，後続のＡＤ命令のリードアドレスとが
入力される。ＬＤＲ命令の書き込みと、該後続のＡＤ
命令の読み出しで、レジスタ干渉が生じた場合、上記イ
ンターロック制御ビットが“オン”であれば、バイパス
制御ラッチ９０２をオンにする。

【００５４】この結果、演算器の入力にはＬＤＲ命令
に先行するＡＤ命令の結果が選択されるようにバイパス
手段が選択される。上記インターロック制御ビット
が“オフ”であった場合には、先行のＡＤ命令と、該Ｌ
ＤＲ命令との間ではレジスタ干渉がなかったことを意味
しているので、該ＬＤＲ命令の結果をバイパスできるタ
イミングまで、該ＬＤＲ命令のＢステートインターロッ
クする。

【００５５】更に、ＬＤＲ命令と後続のＡＤ命令で干渉
が生じない場合には、リードレジスタアドレスで選択さ
れたレジスタスタックの内容をセットしたレジスタ９０
３が演算器に入力される。

【００５６】このように、本発明においては、複数のマ
シンサイクルからなる演算実行ステート(E,V) を備え、
演算の実行をパイプライン処理する情報処理装置であっ
て、Ｍサイクルで演算実行ステートを終了する命令の直
後に、Ｎサイクルで演算実行ステートを終了する命令が
該パイプラインに投入されたときで、上記Ｍ＞Ｎである
と、該Ｎサイクルで演算実行ステートを終了する命令を
強制的にＭサイクルで演算実行を行う制御手段 802を設
けた情報処理装置において、上記２つの命令間で書き込
みレジスタと読み出しレジスタの間に干渉が生じたと
き、上記Ｍサイクルで演算実行を行う制御手段 802を抑
止するか，又、上記Ｎサイクル命令がレジスタレジスタ
間移動命令（ＬＤＲ命令）であって、該２命令間のレジ
スタ干渉が検出されたとき、Ｂステートインターロック
信号を抑止する手段を設けて、該Ｂステートインタ
ーロック信号を抑止する手段で、上記Ｂステートイン
ターロック信号発生手段 806で生成されるＢステートイ
ンターロック信号を抑止して、Ｍサイクルで実行する
ようにするか，更に、上記レジスタレジスタ間移動命令
（ＬＤＲ命令）と、その先行命令の間でレジスタ干渉が
あり、該レジスタレジスタ間移動命令（ＬＤＲ命令）と
後続命令との間にもレジスタ干渉があったとき、上記Ｂ
ステートインターロック抑止手段の信号を用いて、上
記レジスタレジスタ間移動命令（ＬＤＲ命令）の先行命
令の演算結果を、該レジスタレジスタ間移動命令（ＬＤ
Ｒ命令）の後続命令にバイパスするようにしたところ
に特徴がある。

【００５７】

【発明の効果】以上、詳細に説明したように、本発明の
パイプライン制御方式においては、複数のマシンサイク
ルからなる演算実行ステート(E,V) を備え、演算の実行
をパイプライン処理する情報処理装置であって、Ｍサイ
クルで演算実行ステートを終了する命令の直後に、Ｎサ
イクルで演算実行ステートを終了する命令が該パイプラ
インに投入されたときで、上記Ｍ＞Ｎであると、該Ｎサ
イクルで演算実行ステートを終了する命令を強制的にＭ
サイクルで演算実行を行う制御手段 802を設けた情報処
理装置において、上記２つの命令間で書き込みレジスタ
と読み出しレジスタの間に干渉が生じたとき、上記Ｍサ
イクルで演算実行を行う制御手段 802を抑止するか，
又、上記Ｎサイクル命令がレジスタレジスタ間移動命令
（ＬＤＲ命令）であって、該２命令間のレジスタ干渉が
検出されたとき、Ｂステートインターロック信号を抑
止する手段を設けて、該Ｂステートインターロック信
号を抑止する手段で、上記制御手段 806で生成される
Ｂステートインターロック信号を抑止して、Ｍサイク
ルで実行するようにするか，更に、上記レジスタレジス
タ間移動命令（ＬＤＲ命令）と、その先行命令の間でレ
ジスタ干渉があり、該レジスタレジスタ間移動命令（Ｌ
ＤＲ命令）と後続命令との間にもレジスタ干渉があった
とき、上記Ｂステートインターロック抑止手段の信号
を用いて、上記レジスタレジスタ間移動命令（ＬＤＲ命
令）の先行命令の演算結果を、該レジスタレジスタ間移
動命令（ＬＤＲ命令）の後続命令にバイパスするよう
にしたものであるので、各命令間でレジスタ干渉があっ
た場合でも、ロスタイムを生じることなく、高速に、各
命令をパイプライン処理することができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示した図

【図２】本発明の他の実施例を示した図（その１）

【図３】本発明の他の実施例を示した図（その２）

【図４】パイプライン処理の基本構成例を示した図

【図５】６段で構成されるパイプライン処理の例を示し
た図

【図６】従来のパイプライン処理方式を説明する図（そ
の１）

【図７】従来のパイプライン処理方式を説明する図（そ
の２）

【図８】従来のパイプライン処理方式を説明する図（そ
の３）

【図９】従来のパイプライン処理方式を説明する図（そ
の４）

【図１０】浮動小数点ロード系命令の問題点を説明する
図

【符号の説明】

701,702,704 〜708 レジスタ 703 加算器 801 オペコードレジスタ 802 制御回路 803 ライト制御レジスタ, 又は、ライト制御ビット 804 ライトアドレスレジスタ 805 演算実行
サイクル数レジスタ 806 Ｂステートインターロック生成部 807 制御回路 演算指令コード Ｂステートインターロック信号 バイパスルート，又は、バイパス手段 インターロック制御ビット，又は、インターロ
ック制御レジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のマシンサイクルからなる演算実行ス
   テート(E,V) を設けて、演算実行をパイプライン処理す
   るように構成された情報処理装置であって、 Ｍサイクルで演算実行ステートを終了する命令の直後
   に、Ｎサイクルで演算実行ステートを終了する命令がパ
   イプラインに投入された場合に、Ｍ＞ＮであればＮサイ
   クルで演算実行ステートを終了する命令を強制的にＭサ
   イクルで演算実行を行うようにする制御手段(802) を設
   けた情報処理装置において、 前記２命令間で書き込みレジスタと読み出しレジスタの
   間に干渉が生じた場合には、前記制御手段(802) におい
   て、Ｎサイクルで演算実行ステートを終了する命令をＭ
   サイクルで演算実行を行うようにすることを抑止するよ
   うに制御することを特徴とするパイプライン制御方式。
2. 【請求項２】複数のマシンサイクルからなる演算実行ス
   テート(E,V) を設けて、演算実行をパイプライン処理す
   るよう構成された情報処理装置であって、 Ｍサイクルで演算実行ステートを終了する命令の直後に
   Ｎサイクルで演算実行ステートを終了する命令がパイプ
   ラインに投入された場合にＭ＞ＮであればＮサイクルで
   演算実行ステートを終了する命令を強制的にＭサイクル
   で演算実行を行うようにする制御手段(802) と、上記２
   命令間でレジスタ干渉を検出したとき、Ｂステートイン
   ターロック信号生成部(806) を備えた情報処理装置にお
   いて、 前期Ｎサイクル命令がレジスタレジスタ間移動命令
   () であった場合に、前記制御手段(802) で、該２命
   令間の書き込みレジスタと読み出しレジスタの間の干渉
   を検出したとき、その情報 (インターロック制御ビット
   ) を保持すると共に、該情報 (インターロック制御ビ
   ット) に基づいて、上記Ｂステートインターロック信
   号生成部(806) で生成されるＢステートインターロック
   信号（）を抑止して、該レジスタレジスタ間移動命令
   () をＭサイクルで実行するように制御することを特
   徴とするパイプライン制御方式。
3. 【請求項３】上記請求項２の情報処理装置において、上
   記レジスタレジスタ間移動命令（）と、その先行命令
   の間でレジスタ干渉が生じ，且つ、上記レジスタレジス
   タ間移動命令（）の後続命令が、上記レジスタレジス
   タ間移動命令（）の結果レジスタを使用しようとして
   いることを検出したとき、 上記レジスタレジスタ間移動命令（）の先行命令の演
   算結果を、上記レジスタレジスタ間移動命令（）の後
   続命令へとバイパスする手段（）を設けて、 上記レジスタレジスタ間移動命令（）の後続命令で
   は、上記バイパスされた結果レジスタ情報を用いて演算
   するように制御することを特徴とするパイプライン制御
   方式。