JPH0756734A - マイクロプロセッサ及びその制御方法 - Google Patents
マイクロプロセッサ及びその制御方法Info
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- JPH0756734A JPH0756734A JP20660793A JP20660793A JPH0756734A JP H0756734 A JPH0756734 A JP H0756734A JP 20660793 A JP20660793 A JP 20660793A JP 20660793 A JP20660793 A JP 20660793A JP H0756734 A JPH0756734 A JP H0756734A
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Abstract
(57)【要約】
【目的】 一つのプリフェッチバッファで２つの命令の
同時発行を可能とし、プリフェッチバッファの利用効率
の向上を図る。 【構成】 メモリ13から読み込んだ命令列を１バイト単
位ごとに区切って格納するプリフェッチバッファ11と、
個々の命令の命令長情報を格納する命令長格納バッファ
12と、メモリ13から読み込んだ個々の命令の全体の長さ
を検出してこの命令長情報を命令長格納バッファ12に格
納する命令長検出回路14と、バッファ11に格納された命
令をデコードする第１、第２のデコーダ15a 、15b と、
第１デコーダ15a に送る命令を格納したプリフェッチバ
ッファ11のアドレスＰＦＢＣを生成するアドレス生成回
路16と、アドレスＰＦＢＣとこれによって読み出された
命令の命令長情報とを加算して第２デコーダ15b に送る
命令を格納したプリフェッチバッファ11のアドレスＮＰ
ＦＢＣを生成する加算器17とを有する。
同時発行を可能とし、プリフェッチバッファの利用効率
の向上を図る。 【構成】 メモリ13から読み込んだ命令列を１バイト単
位ごとに区切って格納するプリフェッチバッファ11と、
個々の命令の命令長情報を格納する命令長格納バッファ
12と、メモリ13から読み込んだ個々の命令の全体の長さ
を検出してこの命令長情報を命令長格納バッファ12に格
納する命令長検出回路14と、バッファ11に格納された命
令をデコードする第１、第２のデコーダ15a 、15b と、
第１デコーダ15a に送る命令を格納したプリフェッチバ
ッファ11のアドレスＰＦＢＣを生成するアドレス生成回
路16と、アドレスＰＦＢＣとこれによって読み出された
命令の命令長情報とを加算して第２デコーダ15b に送る
命令を格納したプリフェッチバッファ11のアドレスＮＰ
ＦＢＣを生成する加算器17とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、命令プリフェッチ機能
を持つマイクロプロセッサ及びその制御方法に関する。
を持つマイクロプロセッサ及びその制御方法に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの性能向上は
目覚ましいものがあり、その機能や命令セットの複雑化
は急速に進む一方となっている。このような複雑な機能
や命令セットを持ったマイクロプロセッサとしてＣＩＳ
Ｃ（Complex Instruction SetComputer) がある。
目覚ましいものがあり、その機能や命令セットの複雑化
は急速に進む一方となっている。このような複雑な機能
や命令セットを持ったマイクロプロセッサとしてＣＩＳ
Ｃ（Complex Instruction SetComputer) がある。
【０００３】図３はこのようなＣＩＳＣタイプのスパー
スカラーを採用したマイクロプロセッサにおける命令プ
リフェッチ系及びその周辺部分の構成を示すブロック図
である。命令プリフェッチは、命令の実行中に次の命令
をプロセッサに取り込むことで命令フェッチ時間を見掛
け上なくすことを目的にして行われる。
スカラーを採用したマイクロプロセッサにおける命令プ
リフェッチ系及びその周辺部分の構成を示すブロック図
である。命令プリフェッチは、命令の実行中に次の命令
をプロセッサに取り込むことで命令フェッチ時間を見掛
け上なくすことを目的にして行われる。
【０００４】このマイクロプロセッサは同時に２つの命
令をメモリ１から読み出せる構造となっている。メモリ
１から読み出された命令を格納するプリフェッチバッフ
ァ２ａ、２ｂは２つ並列に設けてある。命令はこれらの
プリフェッチバッファ２ａ、２ｂに１つずつ交互に格納
される。また各プリフェッチバッファ２ａ、２ｂからの
命令の読み出しは同時に行うことが可能である。各プリ
フェッチバッファ２ａ、２ｂからそれぞれ読み出された
命令は、各プリフェッチバッファ２ａ、２ｂに対応して
設けられたデコーダ３ａ、３ｂに渡され、その解読が行
われる。
令をメモリ１から読み出せる構造となっている。メモリ
１から読み出された命令を格納するプリフェッチバッフ
ァ２ａ、２ｂは２つ並列に設けてある。命令はこれらの
プリフェッチバッファ２ａ、２ｂに１つずつ交互に格納
される。また各プリフェッチバッファ２ａ、２ｂからの
命令の読み出しは同時に行うことが可能である。各プリ
フェッチバッファ２ａ、２ｂからそれぞれ読み出された
命令は、各プリフェッチバッファ２ａ、２ｂに対応して
設けられたデコーダ３ａ、３ｂに渡され、その解読が行
われる。
【０００５】しかしながら、このようなマイクロプロセ
ッサでは次のような問題がある。例えば、次のような命
令列を順次フェッチする場合を考える。
ッサでは次のような問題がある。例えば、次のような命
令列を順次フェッチする場合を考える。
【０００６】１番目 ＯＰコード オペランド１ オペランド２ オペランド３ ２番目 ＯＰコード ３番目 ＯＰコード オペランド１ オペランド２ これらの命令列を図３の各プリフェッチバッファ２ａ、
２ｂに割り当てると図４のようになる。すなわち、図中
左側のプリフェッチバッファ２ａに１番目の命令セット
と３番目の命令セットの一部（オペランド１まで）が蓄
積され、右側のプリフェッチバッファ２ｂに２番目の命
令セットが蓄積される。この図から分るように、現状態
にあっては、左側のプリフェッチバッファ２ａには３番
目の命令セットのＯＰコードとオペランド１が蓄積され
た時点でバッファ２ａが満配となり、３番目の命令セッ
トのオペランド２が蓄積されない。このため右側のプリ
フェッチバッファ２ａには大きな空きがあるのに拘らず
４番目の命令セットを蓄積できない。
２ｂに割り当てると図４のようになる。すなわち、図中
左側のプリフェッチバッファ２ａに１番目の命令セット
と３番目の命令セットの一部（オペランド１まで）が蓄
積され、右側のプリフェッチバッファ２ｂに２番目の命
令セットが蓄積される。この図から分るように、現状態
にあっては、左側のプリフェッチバッファ２ａには３番
目の命令セットのＯＰコードとオペランド１が蓄積され
た時点でバッファ２ａが満配となり、３番目の命令セッ
トのオペランド２が蓄積されない。このため右側のプリ
フェッチバッファ２ａには大きな空きがあるのに拘らず
４番目の命令セットを蓄積できない。
【０００７】このように、従来は２つのプリフェッチバ
ッファ２ａ、２ｂを設けていながらも、その利用効率が
良くないと言う問題があった。
ッファ２ａ、２ｂを設けていながらも、その利用効率が
良くないと言う問題があった。
【０００８】また従来、同時に実行できない２つの命令
が各プリフェッチバッファ２ａ、２ｂから読み出された
場合に供えて、各命令処理系それぞれに、命令の実行優
先順位を調整するための機能、例えば命令実行を待ち状
態にするための機能等を設ける必要があった。
が各プリフェッチバッファ２ａ、２ｂから読み出された
場合に供えて、各命令処理系それぞれに、命令の実行優
先順位を調整するための機能、例えば命令実行を待ち状
態にするための機能等を設ける必要があった。
【０００９】
【発明が解決しようとする課題】本発明はこのような課
題を解決すべくなされたもので、一つのプリフェッチバ
ッファで２つの命令の同時発行を可能とし、プリフェッ
チバッファの利用効率の向上を図ることのできるマイク
ロプロセッサ及びその制御方法の提供を目的としてい
る。
題を解決すべくなされたもので、一つのプリフェッチバ
ッファで２つの命令の同時発行を可能とし、プリフェッ
チバッファの利用効率の向上を図ることのできるマイク
ロプロセッサ及びその制御方法の提供を目的としてい
る。
【００１０】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは上記した目的を達成するために、命令群を格納し
たメモリから同時に２つまでの命令を読み込んで実行す
るマイクロプロセッサにおいて、メモリから読み込んだ
命令列を所定の長さ単位ごとに区切ってキュー構造で格
納する命令格納手段と、命令格納手段に格納された個々
の命令の命令長情報を格納する命令長格納手段と、メモ
リから読み込んだ個々の命令の全体の長さを検出してこ
の命令長情報を命令長格納手段に格納する検出手段と、
命令格納手段に格納された命令をデコードするための第
１及び第２のデコード手段と、命令格納手段に対する第
１リードアドレスを生成して命令格納手段から所定長単
位分の命令を読み出し、第１のデコード手段に送る第１
命令リード手段と、第１命令リード手段によって読み出
された命令の、命令長格納手段に格納された命令長情報
を基に第２リードアドレスを生成して命令格納手段から
所定長単位分の他の命令を読み出し、第２のデコード手
段に送る第２命令リード手段とを具備することを特徴と
するものである。
ッサは上記した目的を達成するために、命令群を格納し
たメモリから同時に２つまでの命令を読み込んで実行す
るマイクロプロセッサにおいて、メモリから読み込んだ
命令列を所定の長さ単位ごとに区切ってキュー構造で格
納する命令格納手段と、命令格納手段に格納された個々
の命令の命令長情報を格納する命令長格納手段と、メモ
リから読み込んだ個々の命令の全体の長さを検出してこ
の命令長情報を命令長格納手段に格納する検出手段と、
命令格納手段に格納された命令をデコードするための第
１及び第２のデコード手段と、命令格納手段に対する第
１リードアドレスを生成して命令格納手段から所定長単
位分の命令を読み出し、第１のデコード手段に送る第１
命令リード手段と、第１命令リード手段によって読み出
された命令の、命令長格納手段に格納された命令長情報
を基に第２リードアドレスを生成して命令格納手段から
所定長単位分の他の命令を読み出し、第２のデコード手
段に送る第２命令リード手段とを具備することを特徴と
するものである。
【００１１】
【作用】すなわち、本発明では、メモリから命令列を読
み込み、これを所定の長さ単位ごとに区切って命令格納
手段に格納すると共に、読み込んだ命令の全体の長さを
命令長情報として命令長格納手段に格納する。この後、
第１命令リード手段により、命令格納手段に対する第１
リードアドレスを生成して命令格納手段から所定長単位
分の命令を読み出し、一方のデコード手段に送ってその
解読を実行させる。同時に第２命令リード手段により、
第１リードアドレスによって読み出された命令の命令長
情報を基に第２リードアドレスを生成して命令格納手段
から所定長単位分の他の命令を読み出し、他方のデコー
ド手段に送ってその解読を実行させる。 これにより、
本発明においては、命令格納手段であるプリフェッチバ
ッファを一つ設けるだけで２命令の同時発行を可能と
し、プリフェッチバッファの利用効率の向上を図ること
ができる。
み込み、これを所定の長さ単位ごとに区切って命令格納
手段に格納すると共に、読み込んだ命令の全体の長さを
命令長情報として命令長格納手段に格納する。この後、
第１命令リード手段により、命令格納手段に対する第１
リードアドレスを生成して命令格納手段から所定長単位
分の命令を読み出し、一方のデコード手段に送ってその
解読を実行させる。同時に第２命令リード手段により、
第１リードアドレスによって読み出された命令の命令長
情報を基に第２リードアドレスを生成して命令格納手段
から所定長単位分の他の命令を読み出し、他方のデコー
ド手段に送ってその解読を実行させる。 これにより、
本発明においては、命令格納手段であるプリフェッチバ
ッファを一つ設けるだけで２命令の同時発行を可能と
し、プリフェッチバッファの利用効率の向上を図ること
ができる。
【００１２】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００１３】図１は本発明に係る一実施例のマイクロプ
ロセッサにおける命令プリフェッチ系およびその周辺部
分の構成を示すブロック図である。
ロセッサにおける命令プリフェッチ系およびその周辺部
分の構成を示すブロック図である。
【００１４】同図において、１１は命令列をバイト単位
ごとに区切ってキュー構造で格納するためのプリフェッ
チバッファである。１２はこのプリフェッチバッファ１
１に格納された個々の命令の命令長情報をキュー構造で
格納するための命令長格納バッファである。これら各バ
ッファ１１、１２におけるキューの段数は同一であり、
リード／ライトの際、共通のアドレスによってそれぞれ
対応している段が指定されるようになっている。また各
バッファ１１、１２はそれぞれ１ポートの書き込みと２
ポートの読み出しが同時に実行できる構造となってい
る。そして各バッファ１１、１２とも、どの段からでも
情報を読み出せる構造となっている。
ごとに区切ってキュー構造で格納するためのプリフェッ
チバッファである。１２はこのプリフェッチバッファ１
１に格納された個々の命令の命令長情報をキュー構造で
格納するための命令長格納バッファである。これら各バ
ッファ１１、１２におけるキューの段数は同一であり、
リード／ライトの際、共通のアドレスによってそれぞれ
対応している段が指定されるようになっている。また各
バッファ１１、１２はそれぞれ１ポートの書き込みと２
ポートの読み出しが同時に実行できる構造となってい
る。そして各バッファ１１、１２とも、どの段からでも
情報を読み出せる構造となっている。
【００１５】１４はメモリ１３より読み出された個々の
命令の全体バイト数を検出して、命令長情報を前記の命
令長格納バッファ１２に格納するための命令長検出回路
である。
命令の全体バイト数を検出して、命令長情報を前記の命
令長格納バッファ１２に格納するための命令長検出回路
である。
【００１６】１５ａ、１５ｂはそれぞれ命令をデコード
する第１デコーダ、第２デコーダである。各デコーダ１
５ａ、１５ｂの入力ポートは、プリフェッチバッファ１
１の２つの出力ポートとそれぞれ１対１で接続されてい
る。
する第１デコーダ、第２デコーダである。各デコーダ１
５ａ、１５ｂの入力ポートは、プリフェッチバッファ１
１の２つの出力ポートとそれぞれ１対１で接続されてい
る。
【００１７】１６は第１デコーダ１５ａに送る命令を格
納したプリフェッチバッファ１１のアドレス（第１命令
リードアドレスＰＦＢＣ）を生成するアドレス生成回路
である。このアドレス生成回路１６は、基本的にはプリ
フェッチバッファ１１の最後の段のアドレス値（＝１）
を第１命令リードアドレスＰＦＢＣとして生成出力す
る。但し、各デコーダ１５ａ、１５ｂの各命令のデコー
ド結果から、これらの命令が同時に実行できないことが
判定された場合は、実行優先順位の低い方の命令を次の
リードサイクルで第１デコーダ１５ａに再送りするよう
アドレス生成の制御が行われる。
納したプリフェッチバッファ１１のアドレス（第１命令
リードアドレスＰＦＢＣ）を生成するアドレス生成回路
である。このアドレス生成回路１６は、基本的にはプリ
フェッチバッファ１１の最後の段のアドレス値（＝１）
を第１命令リードアドレスＰＦＢＣとして生成出力す
る。但し、各デコーダ１５ａ、１５ｂの各命令のデコー
ド結果から、これらの命令が同時に実行できないことが
判定された場合は、実行優先順位の低い方の命令を次の
リードサイクルで第１デコーダ１５ａに再送りするよう
アドレス生成の制御が行われる。
【００１８】１７は第２デコーダ１５ｂに送る命令を格
納したプリフェッチバッファ１１のアドレス（第２命令
リードアドレスＮＰＦＢＣ）を生成する加算器である。
この加算器１７はアドレス生成回路１６が生成した第１
命令リードアドレスＰＦＢＣとこのアドレスＰＦＢＣに
よって読み出された命令の命令長情報とを加算して、そ
の加算結果を第２命令リードアドレスＮＰＦＢＣとして
生成する。
納したプリフェッチバッファ１１のアドレス（第２命令
リードアドレスＮＰＦＢＣ）を生成する加算器である。
この加算器１７はアドレス生成回路１６が生成した第１
命令リードアドレスＰＦＢＣとこのアドレスＰＦＢＣに
よって読み出された命令の命令長情報とを加算して、そ
の加算結果を第２命令リードアドレスＮＰＦＢＣとして
生成する。
【００１９】１８は各デコーダ１５ａ、１５ｂのデコー
ド結果を取り込んで各命令の同時実行の可否を判定し、
その結果をアドレス生成回路１６、その他に供給する判
定回路である。
ド結果を取り込んで各命令の同時実行の可否を判定し、
その結果をアドレス生成回路１６、その他に供給する判
定回路である。
【００２０】次に本実施例のマイクロプロセッサの動作
を説明する。図２はこの動作の手順を示すフローチャー
トである。
を説明する。図２はこの動作の手順を示すフローチャー
トである。
【００２１】次のような命令列をフェッチする場合を考
える。
える。
【００２２】１番目 （命令Ａ） ＯＰコード オペランド１ オペランド２ ２番目 （命令Ｂ） ＯＰコード ３番目 （命令Ｃ） ＯＰコード オペランド１ 最初の命令Ａがメモリ１３より読み出されると（ステッ
プ２０１）、その命令ＡはＯＰコード、オペランド１、
オペランド２といった順番でプリフェッチバッファ１１
に順次格納されて行く。このとき命令長検出回路１４は
その命令セットの先頭にあるＯＰコードを検出し、この
ＯＰコードを含む命令全体のバイト数を検出する。そし
て検出した命令長の情報を命令長格納バッファ１２に格
納する（ステップ２０２）。このとき命令長情報は、プ
リフェッチバッファ１１内にてＯＰコードを格納した段
と共通の、命令長格納バッファ１２の段に格納される。
この動作を繰り返して図１に示すようにプリフェッチバ
ッファ１１が命令で埋まると（ステップ２０３）、アド
レス生成回路１６により第１命令リードアドレスＰＦＢ
Ｃが生成され（ステップ２０４）、これを基にプリフェ
ッチバッファ１１から１バイト分の命令Ａが読み出され
て第１デコーダ１５ａに送られる（ステップ２０６）。
同時に加算器１７により、アドレス生成回路１６が生成
出力した第１命令リードアドレスＰＦＢＣ（＝１）と、
このアドレスＰＦＢＣによって読み出された命令の命令
長情報（＝３）とが加算されて第２命令リードアドレス
ＮＰＦＢＣ（１＋３＝４）が生成される（ステップ２０
５）。これを基にプリフェッチバッファ１１から次の命
令Ｂの１バイトが読み出されて第２デコーダ１５ｂに送
られる（ステップ２０６）。
プ２０１）、その命令ＡはＯＰコード、オペランド１、
オペランド２といった順番でプリフェッチバッファ１１
に順次格納されて行く。このとき命令長検出回路１４は
その命令セットの先頭にあるＯＰコードを検出し、この
ＯＰコードを含む命令全体のバイト数を検出する。そし
て検出した命令長の情報を命令長格納バッファ１２に格
納する（ステップ２０２）。このとき命令長情報は、プ
リフェッチバッファ１１内にてＯＰコードを格納した段
と共通の、命令長格納バッファ１２の段に格納される。
この動作を繰り返して図１に示すようにプリフェッチバ
ッファ１１が命令で埋まると（ステップ２０３）、アド
レス生成回路１６により第１命令リードアドレスＰＦＢ
Ｃが生成され（ステップ２０４）、これを基にプリフェ
ッチバッファ１１から１バイト分の命令Ａが読み出され
て第１デコーダ１５ａに送られる（ステップ２０６）。
同時に加算器１７により、アドレス生成回路１６が生成
出力した第１命令リードアドレスＰＦＢＣ（＝１）と、
このアドレスＰＦＢＣによって読み出された命令の命令
長情報（＝３）とが加算されて第２命令リードアドレス
ＮＰＦＢＣ（１＋３＝４）が生成される（ステップ２０
５）。これを基にプリフェッチバッファ１１から次の命
令Ｂの１バイトが読み出されて第２デコーダ１５ｂに送
られる（ステップ２０６）。
【００２３】そして各デコーダ１５ａ、１５ｂのデコー
ド結果は図示しない２つの命令レジスタに書き込まれる
と共に（ステップ２０７）、判定回路１８にてこれら各
命令の同時実行の可否が判定される（ステップ２０
８）。
ド結果は図示しない２つの命令レジスタに書き込まれる
と共に（ステップ２０７）、判定回路１８にてこれら各
命令の同時実行の可否が判定される（ステップ２０
８）。
【００２４】この判定の結果、各命令が同時実行できな
いことが判定されると、その旨を示す信号がアドレス生
成回路１６に送られる。
いことが判定されると、その旨を示す信号がアドレス生
成回路１６に送られる。
【００２５】例えば、１番目の命令Ａが２番目の命令Ｂ
より優先して実行されるべき場合を想定する。この場
合、アドレス生成回路１６は、１番目の命令Ａの命令長
情報（＝３）を命令長格納バッファ１２から読み込み、
これを基に命令Ｂが格納されているプリフェッチバッフ
ァ１１上の第１命令リードアドレスＰＦＢＣ（＝４）を
算出する（ステップ２０９）。これによりプリフェッチ
バッファ１１から２番目の命令Ｂが再度読み出されて第
１デコーダ１５ａに送られる（２０６）。同時に加算器
１７により、アドレス生成回路１６が今回生成した第１
命令リードアドレスＰＦＢＣ（＝４）と命令Ｂの命令長
情報（＝１）とが加算されて第２命令リードアドレスＮ
ＰＦＢＣ（４＋１＝５）が生成され（ステップ２０
５）、これを基にプリフェッチバッファ１１から次の命
令Ｃの１バイトが読み出されて第２デコーダ１５ｂに送
られる（ステップ２０６）。
より優先して実行されるべき場合を想定する。この場
合、アドレス生成回路１６は、１番目の命令Ａの命令長
情報（＝３）を命令長格納バッファ１２から読み込み、
これを基に命令Ｂが格納されているプリフェッチバッフ
ァ１１上の第１命令リードアドレスＰＦＢＣ（＝４）を
算出する（ステップ２０９）。これによりプリフェッチ
バッファ１１から２番目の命令Ｂが再度読み出されて第
１デコーダ１５ａに送られる（２０６）。同時に加算器
１７により、アドレス生成回路１６が今回生成した第１
命令リードアドレスＰＦＢＣ（＝４）と命令Ｂの命令長
情報（＝１）とが加算されて第２命令リードアドレスＮ
ＰＦＢＣ（４＋１＝５）が生成され（ステップ２０
５）、これを基にプリフェッチバッファ１１から次の命
令Ｃの１バイトが読み出されて第２デコーダ１５ｂに送
られる（ステップ２０６）。
【００２６】これにより、再び２つの命令Ｂ、Ｃのデコ
ードが行われる（ステップ２０７）。以降、これらのデ
コード結果について再度判定回路１８で同時実行の可否
を判定し、同じ動作を繰り返す。
ードが行われる（ステップ２０７）。以降、これらのデ
コード結果について再度判定回路１８で同時実行の可否
を判定し、同じ動作を繰り返す。
【００２７】なお、ステップ２０８で２命令の同時実行
不可が判定された場合、第１デコーダ１５ａのデコード
結果を保持した命令レジスタの内容で命令が実行され、
第２デコーダ１５ｂのデコード結果を保持した命令レジ
スタの内容に対する命令実行は待ち状態となる（デコー
ドステージのまま保持される。）。
不可が判定された場合、第１デコーダ１５ａのデコード
結果を保持した命令レジスタの内容で命令が実行され、
第２デコーダ１５ｂのデコード結果を保持した命令レジ
スタの内容に対する命令実行は待ち状態となる（デコー
ドステージのまま保持される。）。
【００２８】そして次のサイクルで２命令の同時実行可
が判定されれば、各命令レジスタの内容でそれぞれ命令
が実行される。このとき第１デコーダ１５ａによりデコ
ードされた命令が前のサイクルで第２デコーダ１５ｂに
よりデコードされた命令と同じものとなる。
が判定されれば、各命令レジスタの内容でそれぞれ命令
が実行される。このとき第１デコーダ１５ａによりデコ
ードされた命令が前のサイクルで第２デコーダ１５ｂに
よりデコードされた命令と同じものとなる。
【００２９】これにより、２命令が同時実行できない場
合に供えて命令の実行優先順位を調整するための機能、
例えば命令実行を待ち状態にするための機能は、一方の
命令処理系（第２デコーダ１５ｂを含む側の命令処理
系）だけに設ければ済むことになる。
合に供えて命令の実行優先順位を調整するための機能、
例えば命令実行を待ち状態にするための機能は、一方の
命令処理系（第２デコーダ１５ｂを含む側の命令処理
系）だけに設ければ済むことになる。
【００３０】したがって、本実施例のマイクロプロセッ
サによれば、一つのプリフェッチバッファ１１で２つの
命令の同時発行を可能とし、プリフェッチバッファ１１
の利用効率の向上を図ることができる。また、２命令の
実行優先順位を調整するための機能の簡易化も図ること
ができる。
サによれば、一つのプリフェッチバッファ１１で２つの
命令の同時発行を可能とし、プリフェッチバッファ１１
の利用効率の向上を図ることができる。また、２命令の
実行優先順位を調整するための機能の簡易化も図ること
ができる。
【００３１】
【発明の効果】以上説明したように本発明のマイクロプ
ロセッサ及びその制御方法によれば、命令格納手段であ
るプリフェッチバッファを一つ設けるだけで２命令の同
時発行を可能とし、プリフェッチバッファの利用効率の
向上を図ることができる。また２命令の実行優先順位を
調整するための機能の簡易化も図ることができる。
ロセッサ及びその制御方法によれば、命令格納手段であ
るプリフェッチバッファを一つ設けるだけで２命令の同
時発行を可能とし、プリフェッチバッファの利用効率の
向上を図ることができる。また２命令の実行優先順位を
調整するための機能の簡易化も図ることができる。
【図１】本発明に係る一実施例のマイクロプロセッサに
おける命令プリフェッチ系及びその周辺部分の構成を示
すブロック図である。
おける命令プリフェッチ系及びその周辺部分の構成を示
すブロック図である。
【図２】図１のマイクロプロセッサの動作手順を示すフ
ローチャートである。
ローチャートである。
【図３】従来のマイクロプロセッサにおける命令プリフ
ェッチ系及びその周辺部分の構成を示すブロック図であ
る。
ェッチ系及びその周辺部分の構成を示すブロック図であ
る。
【図４】図３の２つのプリフェッチバッファへの命令の
割り付け例を示す図である。
割り付け例を示す図である。
１１…プリフェッチバッファ、１２…命令長格納バッフ
ァ、１３…メモリ、１４…命令長検出回路、１５ａ…第
１デコーダ、１５ｂ…第２デコーダ、１６…アドレス生
成回路、１７…加算器、１８…判定回路。
ァ、１３…メモリ、１４…命令長検出回路、１５ａ…第
１デコーダ、１５ｂ…第２デコーダ、１６…アドレス生
成回路、１７…加算器、１８…判定回路。
Claims (3)
- 【請求項１】 命令群を格納したメモリから同時に２つ
までの命令を読み込んで実行するマイクロプロセッサに
おいて、 前記メモリから読み込んだ命令列を所定の長さ単位ごと
に区切ってキュー構造で格納する命令格納手段と、 前記命令格納手段に格納された個々の命令の命令長情報
を格納する命令長格納手段と、 前記メモリから読み込んだ個々の命令の全体の長さを検
出してこの命令長情報を前記命令長格納手段に格納する
検出手段と、 前記命令格納手段に格納された命令をデコードするため
の第１及び第２のデコード手段と、 前記命令格納手段に対する第１リードアドレスを生成し
て前記命令格納手段から前記所定長単位分の命令を読み
出し、前記第１のデコード手段に送る第１命令リード手
段と、 前記第１命令リード手段によって読み出された命令の、
前記命令長格納手段に格納された命令長情報を基に第２
リードアドレスを生成して前記命令格納手段から前記所
定長単位分の他の命令を読み出し、前記第２のデコード
手段に送る第２命令リード手段とを具備することを特徴
とするマイクロプロセッサ。 - 【請求項２】 請求項１記載のマイクロプロセッサにお
いて、 前記各デコード手段による各命令解読結果から、これら
命令の同時実行の可否を判定する判定手段をさらに有
し、 前記第１命令リード手段は、前記判定手段により前記各
命令の同時実行が不可であることが判定された場合、実
行優先順位の高い方の命令の命令長情報を基に次の第１
リードアドレスを生成して次のリードサイクルで前記命
令格納手段から実行優先順位の低い方の命令を再度読み
出し、前記第１のデコード手段に送る機能を有すること
を特徴とするマイクロプロセッサ。 - 【請求項３】 命令群を格納したメモリから同時に２つ
までの命令を読み込んで実行するマイクロプロセッサに
おいて、 命令列を所定の長さ単位ごとに区切ってキュー構造で格
納するための命令格納手段と、前記命令格納手段に格納
された個々の命令の命令長情報を格納するための命令長
格納手段とを有し、 前記メモリから命令を読み込む工程と、 前記読み込んだ命令を前記所定長単位ごとに区切って前
記命令格納手段に格納する工程と、 前記読み込んだ命令の全体の長さを検出してこの命令長
情報を前記命令長格納手段に格納する工程と、 前記命令格納手段に対する第１リードアドレスを生成し
て前記命令格納手段から前記所定長単位分の命令を読み
出す工程と、 前記第１リードアドレスによって読み出された命令の、
前記命令長格納手段に格納された命令長情報を基に第２
リードアドレスを生成して前記命令格納手段から前記所
定長単位分の他の命令を読み出す工程と、 前記命令格納手段からそれぞれ読み出された各命令をデ
コードする工程とを有することを特徴とするマイクロプ
ロセッサの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20660793A JPH0756734A (ja) | 1993-08-20 | 1993-08-20 | マイクロプロセッサ及びその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20660793A JPH0756734A (ja) | 1993-08-20 | 1993-08-20 | マイクロプロセッサ及びその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0756734A true JPH0756734A (ja) | 1995-03-03 |
Family
ID=16526193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20660793A Withdrawn JPH0756734A (ja) | 1993-08-20 | 1993-08-20 | マイクロプロセッサ及びその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100619682B1 (ko) * | 1999-12-22 | 2006-09-08 | 엘지전자 주식회사 | 이아이에스씨 프로세서 |
-
1993
- 1993-08-20 JP JP20660793A patent/JPH0756734A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100619682B1 (ko) * | 1999-12-22 | 2006-09-08 | 엘지전자 주식회사 | 이아이에스씨 프로세서 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |