JPS61122754A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPS61122754A JPS61122754A JP24558784A JP24558784A JPS61122754A JP S61122754 A JPS61122754 A JP S61122754A JP 24558784 A JP24558784 A JP 24558784A JP 24558784 A JP24558784 A JP 24558784A JP S61122754 A JPS61122754 A JP S61122754A
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- JP
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- instruction
- subroutine
- buffer memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＳマイクロプロセッサ（ＭＰＵ）、特に実行す
べき命令の取込みを前もって他の命令実行中に行なって
命令取込み時間を短縮する、いわゆる先行制御機能を有
するマイクロプロセッサに関するものである。
べき命令の取込みを前もって他の命令実行中に行なって
命令取込み時間を短縮する、いわゆる先行制御機能を有
するマイクロプロセッサに関するものである。
従来、このような分野の技術としては、Ｍｉｃｒｏｐｒ
ｏｃｅｓｓｏｒ ａｎｄ Ｐｅｒｉｐｈｅｒａｌ Ｈａ
ｎｄｂｏｏｋ。
ｏｃｅｓｓｏｒ ａｎｄ Ｐｅｒｉｐｈｅｒａｌ Ｈａ
ｎｄｂｏｏｋ。
” ／Ａ−ＢＩＴ ＨＭＯ８ＭＩＣＲＯＰＲＯＣＥＳＳ
ＯＲ” （１９ｇ、））（米） Ｉｎｔｅ１社。Ｐ３・
／−，３・Ａ に記載されるものがあった。以下、そ
の構成の概要を図を用いて説明する。
ＯＲ” （１９ｇ、））（米） Ｉｎｔｅ１社。Ｐ３・
／−，３・Ａ に記載されるものがあった。以下、そ
の構成の概要を図を用いて説明する。
第２図は従来のマイクロプロセッサの一構成例を示すブ
ロック図である。図において、／はマイクロプロセッサ
（ＭＰＵ）であり、データパスコを介して与えられるプ
ログラムの命令に基づいて所定の命令実行を行なう。Ｍ
ＰＵ／は、データパスコを介して与えられるプログラム
の命令を解読して各種の制御信号ａを発生する制御部３
と、制御信号ａに基づき各種の演算を行−・命令の実行
を行なう演算部ダと、制御信号＆により制御されデータ
パスコを介しであるいは予め与えられるデータを一時的
に記憶するレジスタ部夕とを備えている。
ロック図である。図において、／はマイクロプロセッサ
（ＭＰＵ）であり、データパスコを介して与えられるプ
ログラムの命令に基づいて所定の命令実行を行なう。Ｍ
ＰＵ／は、データパスコを介して与えられるプログラム
の命令を解読して各種の制御信号ａを発生する制御部３
と、制御信号ａに基づき各種の演算を行−・命令の実行
を行なう演算部ダと、制御信号＆により制御されデータ
パスコを介しであるいは予め与えられるデータを一時的
に記憶するレジスタ部夕とを備えている。
さらにＭＰＵ ／には、制御信号ａＩ／ｃ基づいてデー
タパスコとＭＰＵ ／内との信号の授受を行なうインタ
ーフェイス６と、インター７エイス６を介して与えられ
る命令を一時的に記憶して所定のタイミングで該命令を
制御部Ｊに与えるバッファメモリ７とを備えている。
タパスコとＭＰＵ ／内との信号の授受を行なうインタ
ーフェイス６と、インター７エイス６を介して与えられ
る命令を一時的に記憶して所定のタイミングで該命令を
制御部Ｊに与えるバッファメモリ７とを備えている。
ここで、制御部Ｊは、バッファメモリ７に格納された命
令を取出す（フェッチ）ための命令レジスタ３１、命令
レジスタ３／で読出された命令を解読する命令デコーダ
３コ、及び解読された命令を所定のタイミングで制御信
号ａとして出力する制御回路３３等を備えている。そし
て制御信号ａは、 ＭＰＵ ／内の各回路を制御するた
めに命令レジスタ３／、命令デコーダ３コ、演算部ダ、
レジスタ部夕、インターフェイス６、及びバッファメモ
リ７等に与えられる。
令を取出す（フェッチ）ための命令レジスタ３１、命令
レジスタ３／で読出された命令を解読する命令デコーダ
３コ、及び解読された命令を所定のタイミングで制御信
号ａとして出力する制御回路３３等を備えている。そし
て制御信号ａは、 ＭＰＵ ／内の各回路を制御するた
めに命令レジスタ３／、命令デコーダ３コ、演算部ダ、
レジスタ部夕、インターフェイス６、及びバッファメモ
リ７等に与えられる。
また、演算部ダは、算術演算および論理演算を行うもの
で、算術論理ユニット、アキュムレータ、アキエムレー
タラッチ、一時レジスタ、フラグフリップフロップ、１
０進補正等を備え、制御信号ａに基づいて命令の実行（
エグゼキエーシ四ン）を行う。この演算部弘での演算の
基礎となるデータを格納するレジスタ部夕は、ＭＰＵ／
内の内部メモリとしての機能を持ち、汎用ワーキングレ
ジスタ、一時レジスタ、インクリメンタ／デクリメンタ
とアドレスラッチ、レジスタ選択、及びマルチプレクサ
等を備えている。
で、算術論理ユニット、アキュムレータ、アキエムレー
タラッチ、一時レジスタ、フラグフリップフロップ、１
０進補正等を備え、制御信号ａに基づいて命令の実行（
エグゼキエーシ四ン）を行う。この演算部弘での演算の
基礎となるデータを格納するレジスタ部夕は、ＭＰＵ／
内の内部メモリとしての機能を持ち、汎用ワーキングレ
ジスタ、一時レジスタ、インクリメンタ／デクリメンタ
とアドレスラッチ、レジスタ選択、及びマルチプレクサ
等を備えている。
以上のように構成されるＭＰＵ ／の動作を第３図〜第
夕図を参照しつつ説明する。なお、第３図はいわゆる先
行制御機能を持だな〜・一般的なＭＰＵの動作タイミン
グ図、第ｑ図及び第３図（ｔｌ 、 （２）は先行制御
機能を持つＭＰＵ／の動作タイミング図である。
夕図を参照しつつ説明する。なお、第３図はいわゆる先
行制御機能を持だな〜・一般的なＭＰＵの動作タイミン
グ図、第ｑ図及び第３図（ｔｌ 、 （２）は先行制御
機能を持つＭＰＵ／の動作タイミング図である。
一般に、第二図中のバッファメモリ７を持たないＭＰＵ
／にあっては、第３図のようなタイミングで動作する。
／にあっては、第３図のようなタイミングで動作する。
すなわち、ＭＰＵ ／が命令サイクル／。
ユ、・・・の順に動作する場合、命令サイクル／では取
出しサイクル（フェッチサイクル）ｌ及び実行サイクル
ｌの順に、以下同様に各命令サイクルコ・・・でフェッ
チサイクルコ・・・及び実行サイクルコ・・・の繰返動
作で進行する。例えば、命令サイクル／中のフェッチサ
イクルｌでは、制御信号ａに基づいてレジスタ部夕から
アドレス情報が出力され、これがインター７エイス６を
介してデータパスコに送出される。するとデータパスコ
に接続された外部のプログラムメモリ（図示せず）等か
ら指定されたアドレスの命令コードが取り出され、これ
がデータパスコ及びインターフェイス６を介して命令レ
ジスタ３１へ与えられる。命令レジスタ３１で読み出さ
れた命令コードは命令デコーダ３λで解読され、これを
基に制御回路３３で各種の制御信号ａが作られてフェッ
チサイクルｌを完了する。次いで命令サイクルｌ中の実
行サイクル／では、制御信号ａに基づいて演算部グで命
令の実行が行われる。このような７エツチサイクル及び
実行サイクルが各命令サイクルコ・・・ごとに順次行な
われる。
出しサイクル（フェッチサイクル）ｌ及び実行サイクル
ｌの順に、以下同様に各命令サイクルコ・・・でフェッ
チサイクルコ・・・及び実行サイクルコ・・・の繰返動
作で進行する。例えば、命令サイクル／中のフェッチサ
イクルｌでは、制御信号ａに基づいてレジスタ部夕から
アドレス情報が出力され、これがインター７エイス６を
介してデータパスコに送出される。するとデータパスコ
に接続された外部のプログラムメモリ（図示せず）等か
ら指定されたアドレスの命令コードが取り出され、これ
がデータパスコ及びインターフェイス６を介して命令レ
ジスタ３１へ与えられる。命令レジスタ３１で読み出さ
れた命令コードは命令デコーダ３λで解読され、これを
基に制御回路３３で各種の制御信号ａが作られてフェッ
チサイクルｌを完了する。次いで命令サイクルｌ中の実
行サイクル／では、制御信号ａに基づいて演算部グで命
令の実行が行われる。このような７エツチサイクル及び
実行サイクルが各命令サイクルコ・・・ごとに順次行な
われる。
ところが、このような方式では、命令サイクルト・・ご
とに命令コードの取出しを行うので、これに要する時間
のためにＭＰＨの動作が遅くなる。
とに命令コードの取出しを行うので、これに要する時間
のためにＭＰＨの動作が遅くなる。
そこで、従来のＭＰＵ ／にあっては、バッファメモリ
７を設けて第ダ図及び第！図に示すような取出しの先行
制御を行っている。ここで、第弘図は命令サイクルがシ
ーケンシャルに実行されている場合のタイミング図、第
３図（１）は命令サイクルがシーケンシャルでない実行
がある場合の説明図、及び第３図（２）は第り図（１）
のタイミング図である。
７を設けて第ダ図及び第！図に示すような取出しの先行
制御を行っている。ここで、第弘図は命令サイクルがシ
ーケンシャルに実行されている場合のタイミング図、第
３図（１）は命令サイクルがシーケンシャルでない実行
がある場合の説明図、及び第３図（２）は第り図（１）
のタイミング図である。
第弘図に示すように、命令がメインルーチンのみの場合
、実行すべき命令を前もって取込んでおき、これをバッ
ファメモリ７に格納しておく。例えば、命令サイクル／
において、前の命令サイクル中Ｋ、インターフェイス乙
の空時間を利用し、フェッチサイクルｌの命令コードを
データパスコ及びインター７エイス６を介してバッファ
メモリ７へ転送し、フェッチサイクル／を終了しておく
。
、実行すべき命令を前もって取込んでおき、これをバッ
ファメモリ７に格納しておく。例えば、命令サイクル／
において、前の命令サイクル中Ｋ、インターフェイス乙
の空時間を利用し、フェッチサイクルｌの命令コードを
データパスコ及びインター７エイス６を介してバッファ
メモリ７へ転送し、フェッチサイクル／を終了しておく
。
そして前の命令サイクルの命令実行が終了すると、制御
信号ａにより、バッファメモリ７に転送されたフェッチ
サイクル／の命令コードが命令レジスタ３／に転送され
、直ちに実行サイクル／に移される。以後、′同様にし
て実行サイクルλ、３・・・へと連続的に命令の実行が
行なわれる。このよ５１Ｃ１先行制御では命令コードの
取込みが前もって他の命令実行中に行われるため、命令
コード取込みに要する時間が減少してＭＰＵ ／の動作
が速くなる。
信号ａにより、バッファメモリ７に転送されたフェッチ
サイクル／の命令コードが命令レジスタ３／に転送され
、直ちに実行サイクル／に移される。以後、′同様にし
て実行サイクルλ、３・・・へと連続的に命令の実行が
行なわれる。このよ５１Ｃ１先行制御では命令コードの
取込みが前もって他の命令実行中に行われるため、命令
コード取込みに要する時間が減少してＭＰＵ ／の動作
が速くなる。
一方、第夕図（ｉｔ 、 （２）に示すようＫ、命令サ
イクル／、 ２． Ｊ・・・で構成されるメインル
ーチンＭ中に、命令サイクル２Ｓ、、７Ｓ・・・で構成
されるサブルーチンＳが組込まれた場合、メインルーチ
ンＭの実行サイクルｌ、コ、３・・・がシーケンシャル
に進行しなくなる。例えば、メインルーチンＭの実行サ
イクル／中において、その後に必要となる７エツチサイ
クルコ、３を実行しているとき、サブルーチンＳのコー
ル命令（呼出し命令）Ｓｃがあると、バッファメモリ７
に格納された７エツチサイクルユ、３の命令コードが制
御信号ａＶＣよりクリアされ、サブルーチンＳへと実行
シーケンスＡが移る。サブルーチンＳの実行にあたって
、まずサブルーチン実行サイクルコＳ中の７エツチサイ
クルコＳを実行するために、新たに命令コードをデータ
パスコ及びインターフェイス６を介してバッファメモリ
７へ転送する。次いでこの転送された命令コードが制御
部３で読出し解読され、演算部ダによりサブルーチン実
行サイクル２Ｓが実行される。以下同様にサブルーチン
実行サイクル３Ｓへと進む。ここで、サブルーチン実行
サイクルＪＳ中にリターン命令（復帰命令）ＳＲがある
と、サブルーチン実行サイクル、２Ｓ中にバッファメモ
リ７に格納されたフェッチサイクル３Ｓの命令コードが
クリアされ、メインルーチンＭの命令サイクルλへと復
帰する。
イクル／、 ２． Ｊ・・・で構成されるメインル
ーチンＭ中に、命令サイクル２Ｓ、、７Ｓ・・・で構成
されるサブルーチンＳが組込まれた場合、メインルーチ
ンＭの実行サイクルｌ、コ、３・・・がシーケンシャル
に進行しなくなる。例えば、メインルーチンＭの実行サ
イクル／中において、その後に必要となる７エツチサイ
クルコ、３を実行しているとき、サブルーチンＳのコー
ル命令（呼出し命令）Ｓｃがあると、バッファメモリ７
に格納された７エツチサイクルユ、３の命令コードが制
御信号ａＶＣよりクリアされ、サブルーチンＳへと実行
シーケンスＡが移る。サブルーチンＳの実行にあたって
、まずサブルーチン実行サイクルコＳ中の７エツチサイ
クルコＳを実行するために、新たに命令コードをデータ
パスコ及びインターフェイス６を介してバッファメモリ
７へ転送する。次いでこの転送された命令コードが制御
部３で読出し解読され、演算部ダによりサブルーチン実
行サイクル２Ｓが実行される。以下同様にサブルーチン
実行サイクル３Ｓへと進む。ここで、サブルーチン実行
サイクルＪＳ中にリターン命令（復帰命令）ＳＲがある
と、サブルーチン実行サイクル、２Ｓ中にバッファメモ
リ７に格納されたフェッチサイクル３Ｓの命令コードが
クリアされ、メインルーチンＭの命令サイクルλへと復
帰する。
しかしながら、上記構成の装置では、連続したアドレス
の命令を順次実行する場合には命令コードの取込みに要
する時間を減らすことができるが、メインルーチンＭの
進行中にサブルーチンコール命令Ｓｃや割込み命令、ジ
ャンプ命令等があると、実行シーケンスＳｃが順番とな
らず、バッファメモリ７に前もって転送した命令コード
をすべてクリアし、再度新たに実行すべき命令コードを
取込む必要がある。同様のことはサブルーチンＳからメ
インルーチンＭへ復帰する場合にもいえる。そのため命
令の再取込みに要する時間ロスのために、命令の読込み
効率が低下し、ＭＰＵ ／の実行速度が遅いという問題
点があった。
の命令を順次実行する場合には命令コードの取込みに要
する時間を減らすことができるが、メインルーチンＭの
進行中にサブルーチンコール命令Ｓｃや割込み命令、ジ
ャンプ命令等があると、実行シーケンスＳｃが順番とな
らず、バッファメモリ７に前もって転送した命令コード
をすべてクリアし、再度新たに実行すべき命令コードを
取込む必要がある。同様のことはサブルーチンＳからメ
インルーチンＭへ復帰する場合にもいえる。そのため命
令の再取込みに要する時間ロスのために、命令の読込み
効率が低下し、ＭＰＵ ／の実行速度が遅いという問題
点があった。
本発明は、前記従来技術が持っていた問題点として、命
令の再取込みに要する時間ロスの点について解決した装
置を提供するものである。
令の再取込みに要する時間ロスの点について解決した装
置を提供するものである。
本発明は、前記問題点を解決するために、先行制御機能
を有するマイクロプロセッサ（ＭＰＵ）において、命令
の実行に先だって先行的に命令を取込み格納するバッフ
ァメモリを複数個設けると共に、プログラム命令の実行
に応じて複数個のバッファメモリからの読出し信号を選
択し命令レジスタに与える選択回路を設けたものである
。
を有するマイクロプロセッサ（ＭＰＵ）において、命令
の実行に先だって先行的に命令を取込み格納するバッフ
ァメモリを複数個設けると共に、プログラム命令の実行
に応じて複数個のバッファメモリからの読出し信号を選
択し命令レジスタに与える選択回路を設けたものである
。
本発明によれば、以上のよ５ＫＭＰＵを構成したので、
例えばメインルーチン実行時には第１のバッファメモリ
を用い、サブルーチンの実行に際しては第１のバッファ
メモリの記憶内容を保持したまま第コのバッファメモリ
を用いてサブルーチンの命令を取込むように働く。これ
によってメインルーチンへの復帰時には第１のバッファ
メモリに格納された命令を直ちに取込むことが可能とな
る。
例えばメインルーチン実行時には第１のバッファメモリ
を用い、サブルーチンの実行に際しては第１のバッファ
メモリの記憶内容を保持したまま第コのバッファメモリ
を用いてサブルーチンの命令を取込むように働く。これ
によってメインルーチンへの復帰時には第１のバッファ
メモリに格納された命令を直ちに取込むことが可能とな
る。
従って前記問題点を除去できるのである。
第１図は本発明の第１の実施例を示すＭＰＵの回路構造
図である。なお、第１図において第２図〜第５図中の袂
素と同一の要素には同一の符号が付されている。
図である。なお、第１図において第２図〜第５図中の袂
素と同一の要素には同一の符号が付されている。
そしてこのＭＰＵｌ０Ｑが第２図のものと異なる点は、
インターフェイス６と制御部３との間にコ個のバッファ
メモリ／θ７−／、 ／θ７−コ を設げたことと、バ
ッファメモリ１０７−／、 １０７−２の出力信号のう
ち７つを選択して制御部３へ与えるための選択回路１０
１を設けたことである。 、ここで、バッファメモリ
１０７−／、 １０７−−は、制御信号ａに基づき、イ
ンタフェイス乙の空時間を利用して外部メモリ（図示せ
ず）等からデータバス及び該インター７エイス６を介し
てプログラムの命令を、命令実行に先行して予め取込む
メモリである。そして制御信号ａにより、第１のバッフ
ァメモリ１０７−／ には例えばメインルーチンの命
令が取込まれ、一方、第一のバッファメモリ１０７−２
には例えばサブルーチンの命令が取込まれる。また第１
と第一のバッファメモリ１０７−／。
インターフェイス６と制御部３との間にコ個のバッファ
メモリ／θ７−／、 ／θ７−コ を設げたことと、バ
ッファメモリ１０７−／、 １０７−２の出力信号のう
ち７つを選択して制御部３へ与えるための選択回路１０
１を設けたことである。 、ここで、バッファメモリ
１０７−／、 １０７−−は、制御信号ａに基づき、イ
ンタフェイス乙の空時間を利用して外部メモリ（図示せ
ず）等からデータバス及び該インター７エイス６を介し
てプログラムの命令を、命令実行に先行して予め取込む
メモリである。そして制御信号ａにより、第１のバッフ
ァメモリ１０７−／ には例えばメインルーチンの命
令が取込まれ、一方、第一のバッファメモリ１０７−２
には例えばサブルーチンの命令が取込まれる。また第１
と第一のバッファメモリ１０７−／。
１０７−２は、制御信号ａに基づきプログラムの命令を
先行的に順次取込む。そしてその全記憶容量が取込んだ
命令で満たされると、選択回路１０ｇを介して命令レジ
スタ３／へ読出しが行なわれ、メモリの空スペースが生
じる毎に、インターフェイス６を介してプログラムの命
令が新たに格納される。
先行的に順次取込む。そしてその全記憶容量が取込んだ
命令で満たされると、選択回路１０ｇを介して命令レジ
スタ３／へ読出しが行なわれ、メモリの空スペースが生
じる毎に、インターフェイス６を介してプログラムの命
令が新たに格納される。
バッファメモリ１０７＝ ／、 １０７−２の出力信号
を選択する選択回路ｉｏｇは、バッファメモリ／θ７−
／。
を選択する選択回路ｉｏｇは、バッファメモリ／θ７−
／。
１０７−２から読出したｊつの命令を制御信号ａにより
一時にｌ入力づつ選択して命令レジスタ３／へ与える回
路で、ＡＮＤゲート、インバータ、及びＯＲ回路等で構
成されている。そして選択回路。
一時にｌ入力づつ選択して命令レジスタ３／へ与える回
路で、ＡＮＤゲート、インバータ、及びＯＲ回路等で構
成されている。そして選択回路。
ｉｏｇは、例えばメインルーチンの命令サイクル時には
第１のバッファメモリ１０７−／の取込み命令を命令レ
ジスタ３１へ与え、一方、サブルーチンの命令サイクル
時には第一のバッファメモ！Ｊ １０７−２の取込み命
令を命令レジスタ３１へ与えるよ５１Ｃ働く。
第１のバッファメモリ１０７−／の取込み命令を命令レ
ジスタ３１へ与え、一方、サブルーチンの命令サイクル
時には第一のバッファメモ！Ｊ １０７−２の取込み命
令を命令レジスタ３１へ与えるよ５１Ｃ働く。
以上のように構成されるＭＰＵ１０Ｏの動作を第４図を
参照しつつ説明する。なお、第６図は第７図の動作タイ
ミング図である。
参照しつつ説明する。なお、第６図は第７図の動作タイ
ミング図である。
ここで、第６図に示すように、命令サイクルｌ。
コ、３・・・で構成されるメインルーチンＭ中に、命令
サイクルλｇ、、７Ｓ・・・で構成されるサブルーチン
Ｓが組込まれた場合を想定する。
サイクルλｇ、、７Ｓ・・・で構成されるサブルーチン
Ｓが組込まれた場合を想定する。
まず、メインルーチンＭの実行サイクルｌ中においては
、後に実行すべきプログラムの命令がインター７エイス
６を介して第１のバッファメモリ１０７− ／へ順次取
込まれる。そして第１のバッファメモＩ）１０７−／に
は先行して取込んだ命令で常に満たされる。
、後に実行すべきプログラムの命令がインター７エイス
６を介して第１のバッファメモリ１０７− ／へ順次取
込まれる。そして第１のバッファメモＩ）１０７−／に
は先行して取込んだ命令で常に満たされる。
今、メインルーチンＭの実行サイクルｌ中において７エ
ツチサイクルコ、３を実行しているとき、サブルーチン
Ｓのコール命令ＳＣがあると、制御信号ａによりｇ／の
バッファメモリ１０７−／の内容（フエツチナイクルコ
、３）が保持されたまま、選択回路１０ｔの入力端が第
２のバッファメモ＋）１０７−コの出力端へ切替え接続
されてサブルーチンＳへと移る。ここで第一のバッファ
メモリ１０７−コには、制御信号ａにより制御されるイ
ンターフェイス乙の切替え操作により、サブルーチン実
行サイクル２８に先行して該実行サイクル２Ｓの取込み
が済に終了している。そのためメインルーチンＭからサ
ブルーチンＳへ移行しても、命令レジスタ３／は直ちに
サブルーチンＳの命令を第２のバッファメモリ１０７−
２から取出してサブルーチン実行サイクル２Ｓへと進行
する。以下同様Ｋ、サブルーチン実行サイクル２Ｓ中に
第一のバッファレジスタ／θ７−２へサブルーチン命令
が順次格納され、フエツチサイク／Ｌ／ＪＳ、＃Ｓ・・
・が実行されていく。
ツチサイクルコ、３を実行しているとき、サブルーチン
Ｓのコール命令ＳＣがあると、制御信号ａによりｇ／の
バッファメモリ１０７−／の内容（フエツチナイクルコ
、３）が保持されたまま、選択回路１０ｔの入力端が第
２のバッファメモ＋）１０７−コの出力端へ切替え接続
されてサブルーチンＳへと移る。ここで第一のバッファ
メモリ１０７−コには、制御信号ａにより制御されるイ
ンターフェイス乙の切替え操作により、サブルーチン実
行サイクル２８に先行して該実行サイクル２Ｓの取込み
が済に終了している。そのためメインルーチンＭからサ
ブルーチンＳへ移行しても、命令レジスタ３／は直ちに
サブルーチンＳの命令を第２のバッファメモリ１０７−
２から取出してサブルーチン実行サイクル２Ｓへと進行
する。以下同様Ｋ、サブルーチン実行サイクル２Ｓ中に
第一のバッファレジスタ／θ７−２へサブルーチン命令
が順次格納され、フエツチサイク／Ｌ／ＪＳ、＃Ｓ・・
・が実行されていく。
ここで、サブルーチン実行サイクルＪＳ中にリターン命
令ＳＲがあると、制御信号ａにより第一のバッファメモ
！Ｊ １０７−．１の内容が保持されたまま選択回路１
０１の入力端が第１のバッファメモリ１０７− ／側へ
と切替わりメインルーチンＭへ復帰する。ところが戻り
先の命令コードはｔでに第２のバッファメモリ１０７−
／に格納されているため、命令レジスタＪ／は直ちに
該第−のバッファメモリ１０７− ／から命令コードを
読み出して実行サイクルコ、３へと進む。
令ＳＲがあると、制御信号ａにより第一のバッファメモ
！Ｊ １０７−．１の内容が保持されたまま選択回路１
０１の入力端が第１のバッファメモリ１０７− ／側へ
と切替わりメインルーチンＭへ復帰する。ところが戻り
先の命令コードはｔでに第２のバッファメモリ１０７−
／に格納されているため、命令レジスタＪ／は直ちに
該第−のバッファメモリ１０７− ／から命令コードを
読み出して実行サイクルコ、３へと進む。
このように、メインルーチンＭとサブルーチンＳとが切
替わっても、メインルーチンＭの命令先行取込みは第１
のバッファメモリ１０７−１で、サブルーチンＳの命令
先行取込みは第一のバッファメモＩ）１０７−２でそれ
ぞれ行なわれているので、ルーチン切替え時における命
令取込み時間のロスをな（すことができ、高速処理が可
能となる。従って本実施例のＭＰＵ１００をファルタイ
ム制御用システムのプロセッサとして用いれば、応答性
の優れる制御システムが実現できる。
替わっても、メインルーチンＭの命令先行取込みは第１
のバッファメモリ１０７−１で、サブルーチンＳの命令
先行取込みは第一のバッファメモＩ）１０７−２でそれ
ぞれ行なわれているので、ルーチン切替え時における命
令取込み時間のロスをな（すことができ、高速処理が可
能となる。従って本実施例のＭＰＵ１００をファルタイ
ム制御用システムのプロセッサとして用いれば、応答性
の優れる制御システムが実現できる。
第７図は本発明の第λの実施例を示すＭＰＵ２００の回
路構成図である。この実施例が第１の実施例と異なる点
は、インターフェイス６に第３のバッファメモリ１０７
− Ｊを接続すると共Ｋ、これに対応して３人力の選択
回路−ｏｇを設けたことである。
路構成図である。この実施例が第１の実施例と異なる点
は、インターフェイス６に第３のバッファメモリ１０７
− Ｊを接続すると共Ｋ、これに対応して３人力の選択
回路−ｏｇを設けたことである。
このような構成にあっては、第１と第２のバッファメモ
ＩＪ １０７− ／、 １０７−−を第１の実施例と同
様に使用し、一方、第３のバッファメモリ１０７−．３
を例えば電源異常時の緊急割込み用に使用する。
ＩＪ １０７− ／、 １０７−−を第１の実施例と同
様に使用し、一方、第３のバッファメモリ１０７−．３
を例えば電源異常時の緊急割込み用に使用する。
そして第３のバッファメモリ１０７−．３ に、常に割
込み処理ルーチンを格納しておけば、電源異常時の割込
みにおいて、従来のように割込み時に割込み命令を取込
むのではなく、予め格納しておいた割込み命令を第３の
バッフアメ％Ｉ）１０７−３から取込むことが可能とな
るため、割込みの応答時間を短縮できる。従って電源異
常時の処理において信頼性が強く要求されるシステムに
最適である。
込み処理ルーチンを格納しておけば、電源異常時の割込
みにおいて、従来のように割込み時に割込み命令を取込
むのではなく、予め格納しておいた割込み命令を第３の
バッフアメ％Ｉ）１０７−３から取込むことが可能とな
るため、割込みの応答時間を短縮できる。従って電源異
常時の処理において信頼性が強く要求されるシステムに
最適である。
なお、バッファメモリ１０７−１〜１０７−３の数は、
ジャンプ命令等の他の命令の数に応じて適宜増加しても
、上記実施例と同様の利点を有する。
ジャンプ命令等の他の命令の数に応じて適宜増加しても
、上記実施例と同様の利点を有する。
以上詳細に説明したように、本発明によれば、命令の実
行に先だって先行的に命令を取込み格納するバッファメ
モリを複数個設けると共に、プログラム命令の実行に応
じて複数個のバックアメそすからの読出し信号を選択し
命令レジスタに与える選択回路を設けたので、実行シー
ダンスの変更時に生じる命令取込み時間のロスをなくす
ことができ、従りてＭＰＨの高速処理化が可能となる。
行に先だって先行的に命令を取込み格納するバッファメ
モリを複数個設けると共に、プログラム命令の実行に応
じて複数個のバックアメそすからの読出し信号を選択し
命令レジスタに与える選択回路を設けたので、実行シー
ダンスの変更時に生じる命令取込み時間のロスをなくす
ことができ、従りてＭＰＨの高速処理化が可能となる。
第１図は本発明の第１の実施例を示すＭＰＵの回路構成
図、第１図は従来のＭＰＵの回路構成図、第３図〜第ｊ
図は第一図の動作説明図、第６図は第１図の動作説明図
、第７図は本発明の第２の実施例を示すＭＰＵの回路構
成図である。 コ・・・データバス、Ｊ・・・制御部、グ・・・演算部
、り・・・レジスタ部、６・・・インターフェイス、３
１・・・命令レジスタ、３コ・・・命令デコーダ、３３
・・・制御回路、／θ０． ２００・・・マイクロプロ
セッサ（ＭＰＵ）、１０７−／ 〜１０７−．３−・・
バッファメモリ、１０ｇ、 ２０ｇ・・・選択回路。 出願人代理人 柿 本 恭 成 蔓 ２ 固 ｔ；マイ７０ブロセップ（ＭＰＵ） ＄ ３ 図 ド１１令ｌ−−−命４Ｆ２−斗−命牛３−４−介や４→
第４ 図
図、第１図は従来のＭＰＵの回路構成図、第３図〜第ｊ
図は第一図の動作説明図、第６図は第１図の動作説明図
、第７図は本発明の第２の実施例を示すＭＰＵの回路構
成図である。 コ・・・データバス、Ｊ・・・制御部、グ・・・演算部
、り・・・レジスタ部、６・・・インターフェイス、３
１・・・命令レジスタ、３コ・・・命令デコーダ、３３
・・・制御回路、／θ０． ２００・・・マイクロプロ
セッサ（ＭＰＵ）、１０７−／ 〜１０７−．３−・・
バッファメモリ、１０ｇ、 ２０ｇ・・・選択回路。 出願人代理人 柿 本 恭 成 蔓 ２ 固 ｔ；マイ７０ブロセップ（ＭＰＵ） ＄ ３ 図 ド１１令ｌ−−−命４Ｆ２−斗−命牛３−４−介や４→
第４ 図
Claims (1)
- 【特許請求の範囲】 データバスから与えられる命令をバッファメモリに一時
記憶した後命令レジスタで取り出しそれを命令デコーダ
により解読して各種の制御信号を発生する制御部と、前
記制御信号に基づき各種の演算を行い前記解読された命
令の実行を行なう演算部と、前記制御信号により制御さ
れデータを一時的に記憶するレジスタ部とを備えたマイ
クロプロセッサにおいて、 前記演算部による命令実行に先だち前記データバスから
与えられる各種の命令を種類分けして予め格納する複数
個のバッファメモリと、この各バッファメモリ内に格納
されたそれぞれの命令を前記演算部による命令実行に応
じて／入力づつ選択して前記命令レジスタに与える選択
回路とを備えたことを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24558784A JPS61122754A (ja) | 1984-11-19 | 1984-11-19 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24558784A JPS61122754A (ja) | 1984-11-19 | 1984-11-19 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61122754A true JPS61122754A (ja) | 1986-06-10 |
Family
ID=17135946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24558784A Pending JPS61122754A (ja) | 1984-11-19 | 1984-11-19 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61122754A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361329A (ja) * | 1991-06-07 | 1992-12-14 | Fujitsu Ltd | 命令フェッチ回路 |
| JPH06103065A (ja) * | 1992-09-21 | 1994-04-15 | Matsushita Electric Ind Co Ltd | 命令プリフェッチ装置 |
-
1984
- 1984-11-19 JP JP24558784A patent/JPS61122754A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361329A (ja) * | 1991-06-07 | 1992-12-14 | Fujitsu Ltd | 命令フェッチ回路 |
| JPH06103065A (ja) * | 1992-09-21 | 1994-04-15 | Matsushita Electric Ind Co Ltd | 命令プリフェッチ装置 |
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