JPH024009B2 - - Google Patents
Info
- Publication number
- JPH024009B2 JPH024009B2 JP2326583A JP2326583A JPH024009B2 JP H024009 B2 JPH024009 B2 JP H024009B2 JP 2326583 A JP2326583 A JP 2326583A JP 2326583 A JP2326583 A JP 2326583A JP H024009 B2 JPH024009 B2 JP H024009B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- machine language
- register
- storage device
- instructions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は記憶装置を効率的に利用するデータ処
理装置に関するものである。
理装置に関するものである。
従来例の構成とその問題点
最近の半導体技術の進歩によつて情報処理装置
の価格性能比の向上にはめざましいものがある。
特にマイクロプロセツサの進歩は著しく、制御用
はもちろん個人・家庭用にまで進出して来てい
る。そのため、より一層の低価格化が望まれてお
り、例えば、記憶装置の節約のため機械語命令に
複数の命令機能を持たせ、記憶装置に占める機械
語命令プログラム量を低減させる様努力が払われ
てきていた。
の価格性能比の向上にはめざましいものがある。
特にマイクロプロセツサの進歩は著しく、制御用
はもちろん個人・家庭用にまで進出して来てい
る。そのため、より一層の低価格化が望まれてお
り、例えば、記憶装置の節約のため機械語命令に
複数の命令機能を持たせ、記憶装置に占める機械
語命令プログラム量を低減させる様努力が払われ
てきていた。
この様な例を第１図に示した従来例のデータ処
理装置の基本構成図を基にして説明する。第１図
において、１は機械語命令のカウントを行うプロ
グラムカウンタ（以後PCと記す）である。２は
PC１の値から求められた機械語命令やデータが
記憶されているアドレスを一時記憶するアドレス
レジスタ（以後ARと記す）である。３は機械語
命令やデータを記憶する記憶装置である。４は機
械語命令の実行に必要な、記憶装置３から読み出
したデータを一時記憶するデータレジスタ（以後
DRと記す）である。５は記憶装置３から読み出
した機械語命令を一時記憶する命令レジスタ（以
後IRと記す）である。６は下記演算結果を一時
記憶したり、アドレス修飾値を一時記憶したりす
る汎用レジスタ（以後GRと記す）である。７は
論理演算や算術演算を行う演算回路（以後ALU
と記す）である。８はIR５の機械語命令を解読
し、データ処理装置全体を制御する制御装置であ
る。
理装置の基本構成図を基にして説明する。第１図
において、１は機械語命令のカウントを行うプロ
グラムカウンタ（以後PCと記す）である。２は
PC１の値から求められた機械語命令やデータが
記憶されているアドレスを一時記憶するアドレス
レジスタ（以後ARと記す）である。３は機械語
命令やデータを記憶する記憶装置である。４は機
械語命令の実行に必要な、記憶装置３から読み出
したデータを一時記憶するデータレジスタ（以後
DRと記す）である。５は記憶装置３から読み出
した機械語命令を一時記憶する命令レジスタ（以
後IRと記す）である。６は下記演算結果を一時
記憶したり、アドレス修飾値を一時記憶したりす
る汎用レジスタ（以後GRと記す）である。７は
論理演算や算術演算を行う演算回路（以後ALU
と記す）である。８はIR５の機械語命令を解読
し、データ処理装置全体を制御する制御装置であ
る。
以上の様に構成されたデータ処理装置は基本的
に、以下の２つのサイクルを終了命令が来るまで
くり返す。
に、以下の２つのサイクルを終了命令が来るまで
くり返す。
(a) フエツチサイクル
(1) PC１の値から求めたアドレスをAR２へ移
し、記憶装置３の機械語命令をDR４からIR
５に格納する。命令のアドレス部が間接・相
対といつた修飾を持つ場合は、GR６やALU
７を利用して最終アドレスをAR２へ格納す
る。
し、記憶装置３の機械語命令をDR４からIR
５に格納する。命令のアドレス部が間接・相
対といつた修飾を持つ場合は、GR６やALU
７を利用して最終アドレスをAR２へ格納す
る。
(2) 次の命令実行に備えてPC１を更新する。
(b) 実行サイクル
(1) 制御装置８からIR５の機械語命令を解読
し、データ処理装置全体を制御する。
し、データ処理装置全体を制御する。
(2) 演算命令の時、AR２のデータアドレスが
指し示す記憶装置３から読み出し、直接
ALU７へ、またはGR６を経てALU７へ送
られた後、ALU７を使つて演算する。その
演算結果はAR２が指し示す主記憶装置３の
アドレス先またはGR６に格納する。分枝命
令の時は、次に実行する命令先アドレスを
PC１に格納する。
指し示す記憶装置３から読み出し、直接
ALU７へ、またはGR６を経てALU７へ送
られた後、ALU７を使つて演算する。その
演算結果はAR２が指し示す主記憶装置３の
アドレス先またはGR６に格納する。分枝命
令の時は、次に実行する命令先アドレスを
PC１に格納する。
例えば、ｙ＝ａ＋ｂ …(1)
の処理をする場合、
(a1) アドレスａの指す記憶装置３上の値をロー
ドする命令のフエツチ。
ドする命令のフエツチ。
(b1) ロード命令を実行してアドレスａの指す記
憶装置３上の値をGR６へ格納する。
憶装置３上の値をGR６へ格納する。
(a2) アドレスｂが指す記憶装置３上の値をロー
ドする命令のフエツチ。
ドする命令のフエツチ。
(b2) ロード命令を実行してアドレスｂが指す記
憶装置３上の値をGR６へ格納する。
憶装置３上の値をGR６へ格納する。
(a3) 加算命令のフエツチ。
(b3) 加算命令を実行して（b1）、（b2）で取り込
んだ値を加算する。
んだ値を加算する。
(a4) アドレスｙが指す記憶装置３上へストアす
る命令のフエツチ。
る命令のフエツチ。
(b4) （b3）の演算結果をアドレスｙが指す記憶
装置３へ格納する。
装置３へ格納する。
の過程を経て処理が行われる。
この様な従来のデータ処理装置においても記憶
装置３の節約のため、機械語命令に複数の命令機
能を持たせ、記憶装置に占める機械語命令プログ
ラム量を低減させる様努力されている。前述の(1)
式処理を再び例にとると、（a2）〜（b4）のとこ
ろが以下の様に短縮される。
装置３の節約のため、機械語命令に複数の命令機
能を持たせ、記憶装置に占める機械語命令プログ
ラム量を低減させる様努力されている。前述の(1)
式処理を再び例にとると、（a2）〜（b4）のとこ
ろが以下の様に短縮される。
(a1) アドレスａが指す記憶装置３上の値をロー
ドする命令のフエツチ。
ドする命令のフエツチ。
(b1) ロード命令を実行してアドレスａが指す記
憶装置３上の値をGR６へ格納する。
憶装置３上の値をGR６へ格納する。
(a2)′ アドレスｂが指す記憶装置３上の値を加
算する命令のフエツチ。
算する命令のフエツチ。
(b2)′ 加算命令を実行し（b1）で取り込んだGR
６の値とアドレスｂが指す記憶装置３上の値を
ALU７へ送り加算し、結果をGR６へ戻す。
６の値とアドレスｂが指す記憶装置３上の値を
ALU７へ送り加算し、結果をGR６へ戻す。
(a3)′ アドレスｙが指す記憶装置３へのストア
する命令のフエツチ。
する命令のフエツチ。
(b3)′ （b2）′の演算結果をアドレスｙが指す記
憶装置３へ格納する。
憶装置３へ格納する。
つまり、ロード命令と加算命令が連続した場
合、直接加算する命令に置き換えても、第１図の
データ処理装置では何ら問題なく実行できるので
ある。これは加算に限らず、連続した命令ならば
一命令に置き換えても同様である。
合、直接加算する命令に置き換えても、第１図の
データ処理装置では何ら問題なく実行できるので
ある。これは加算に限らず、連続した命令ならば
一命令に置き換えても同様である。
ところが、上記の様な構成では機械語命令Ａ，
Ｂ，Ｃを仮定する時、機械語命令Ａと機械語命令
Ｃとを一命令で記述した方が効果的である場合で
も、機械語命令Ａの次に機械語命令Ｂを実行しな
ければならない時は機械語命令ＡとＣを一つにま
とめて記述することができず、記憶装置には機械
語命令Ａ，Ｂ，Ｃの記憶領域が必要であつた。こ
のことは記憶装置の効率的利用の障害となり、経
済性の面から問題であつた。
Ｂ，Ｃを仮定する時、機械語命令Ａと機械語命令
Ｃとを一命令で記述した方が効果的である場合で
も、機械語命令Ａの次に機械語命令Ｂを実行しな
ければならない時は機械語命令ＡとＣを一つにま
とめて記述することができず、記憶装置には機械
語命令Ａ，Ｂ，Ｃの記憶領域が必要であつた。こ
のことは記憶装置の効率的利用の障害となり、経
済性の面から問題であつた。
発明の目的
本発明は上記従来の問題点を解消するもので、
従来の連続に実行すべき複数命令機能を持つ機械
語命令はもちろんのこと、命令機能の一部は先に
実行し残りの命令機能はいくつかの命令を実行し
た後に実行する複合命令も実行でき、その結果少
ない機械語命令で処理を行うことができるデータ
処理装置を提供することを目的とするものであ
る。
従来の連続に実行すべき複数命令機能を持つ機械
語命令はもちろんのこと、命令機能の一部は先に
実行し残りの命令機能はいくつかの命令を実行し
た後に実行する複合命令も実行でき、その結果少
ない機械語命令で処理を行うことができるデータ
処理装置を提供することを目的とするものであ
る。
発明の構成
上記目的を達成するために、本発明は、従来の
説明で述べたデータ処理装置に、機械語命令を数
える命令数カウンタと複合命令オペランドを一時
記憶するオペランド用レジスタとを備えた構成に
したものであり、あるいはそれらに、さらに複合
命令を一時記憶する複合命令レジスタを備えた構
成にしたものであり、複合命令を実行できるため
従来よりも少ない機械語命令でデータ処理が可能
で、記憶装置を経済的に利用することができるも
のである。
説明で述べたデータ処理装置に、機械語命令を数
える命令数カウンタと複合命令オペランドを一時
記憶するオペランド用レジスタとを備えた構成に
したものであり、あるいはそれらに、さらに複合
命令を一時記憶する複合命令レジスタを備えた構
成にしたものであり、複合命令を実行できるため
従来よりも少ない機械語命令でデータ処理が可能
で、記憶装置を経済的に利用することができるも
のである。
実施例の説明
以下本発明の実施例を図面に基づいて説明す
る。第２図は本発明の第１の実施例におけるデー
タ処理装置の構成図を示すものである。第２図に
おいて、１〜８は第１図に示した従来例と同じで
あり、説明は省略する。９は命令数カウンタであ
り、複合命令以降に続く機械語命令を数える。１
０はオペランド用レジスタであり、複合命令のオ
ペランドを一時記憶する。
る。第２図は本発明の第１の実施例におけるデー
タ処理装置の構成図を示すものである。第２図に
おいて、１〜８は第１図に示した従来例と同じで
あり、説明は省略する。９は命令数カウンタであ
り、複合命令以降に続く機械語命令を数える。１
０はオペランド用レジスタであり、複合命令のオ
ペランドを一時記憶する。
以上の様に構成された本実施例のデータ処理装
置において、以下その動作を説明する。説明の都
合上、複合命令の機能のうち、先に実行する命令
機能を前処理機能、残りの命令機能を後処理機能
と呼ぶことにする。
置において、以下その動作を説明する。説明の都
合上、複合命令の機能のうち、先に実行する命令
機能を前処理機能、残りの命令機能を後処理機能
と呼ぶことにする。
本発明の基本動作は以下のとおりである。
(a) フエツチサイクル
(1) 従来例のフエツチサイクルａの(1)と同じ。
(2) 従来例のフエツチサイクルａの(2)と同じ。
(3) 命令数のカウンタ９が正ならば１減らす。
零ならば零のままにしておく。
(b) 実行サイクル
(1) 従来例の実行サイクルｂの(1)と同じ。
(2) 従来例の実行サイクルｂの(2)と同じ。複合
命令ならば、オペランドの値を命令数カウン
タ９とオペランド用レジスタ１０へ格納す
る。
命令ならば、オペランドの値を命令数カウン
タ９とオペランド用レジスタ１０へ格納す
る。
(3) 命令数カウンタ９が“１”以外ならばフエ
ツチサイクルへ戻る。“１”ならばオペラン
ド用レジスタ１０の内容を用いて後処理機能
を実行する。
ツチサイクルへ戻る。“１”ならばオペラン
ド用レジスタ１０の内容を用いて後処理機能
を実行する。
具体的に(1)式を用いて説明する。この場合の複
合命令にはロード・ストア命令（以後、ニーモニ
ツク表現をldstとする）が考えられる。(1)式の場
合、ロード・ストア命令のオペランドは、ロー
ドしてくる値が存在する記憶装置３上のアドレス
ａ、ストア先アドレスｙ、前処理機能（ロー
ド）のあと後処理機能（ストア）を実行するまで
のステツプ数“２”（(1)式の場合、加算命令の次
に後処理機能を実行）の３フイールドから成つて
いる。例えば“ldst、ａ，ｙ、２”の形式であ
る。そして以下のサイクルで(1)式が処理される。
合命令にはロード・ストア命令（以後、ニーモニ
ツク表現をldstとする）が考えられる。(1)式の場
合、ロード・ストア命令のオペランドは、ロー
ドしてくる値が存在する記憶装置３上のアドレス
ａ、ストア先アドレスｙ、前処理機能（ロー
ド）のあと後処理機能（ストア）を実行するまで
のステツプ数“２”（(1)式の場合、加算命令の次
に後処理機能を実行）の３フイールドから成つて
いる。例えば“ldst、ａ，ｙ、２”の形式であ
る。そして以下のサイクルで(1)式が処理される。
(a1) ロード・ストア命令のフエツチ。命令数カ
ウンタ９はまだ零なので、零のままにしてお
く。
ウンタ９はまだ零なので、零のままにしてお
く。
(b1)●複合命令の実行なので、オペランドフイー
ルドのステツプ数“２”を命令数カウンタ
９へ、オペランドフイールドのストア先ア
ドレスｙをオペランド用レジスタ１０へ一時
記憶する。
ルドのステツプ数“２”を命令数カウンタ
９へ、オペランドフイールドのストア先ア
ドレスｙをオペランド用レジスタ１０へ一時
記憶する。
●前処理機能を実行し、アドレスａが指す記憶
装置３上の値をロードする。
装置３上の値をロードする。
●前処理機能の実行が終了したら命令数カウン
タ９の値を調べる。この場合“２”であつて
“１”でないので、後処理機能を実行せず次
のフエツチサイクルへ戻る。
タ９の値を調べる。この場合“２”であつて
“１”でないので、後処理機能を実行せず次
のフエツチサイクルへ戻る。
(a2) 加算命令のフエツチ。命令数カウンタ９は
正数“２”なので１減じる。
正数“２”なので１減じる。
(b2)●加算命令を実行し、（b1）でGR６へ取り込
んだ値とアドレスｂが指す記憶装置３上の値
とを加算し、GR６へ戻す。
んだ値とアドレスｂが指す記憶装置３上の値
とを加算し、GR６へ戻す。
●命令数カウンタ９の値を調べる。この場合
“１”なので、オペランド用レジスタ１０の
内容（アドレスｙ）を用いて後処理機能（ス
トア）を実行する。
“１”なので、オペランド用レジスタ１０の
内容（アドレスｙ）を用いて後処理機能（ス
トア）を実行する。
この様に(1)式が処理される。
一般にストア命令を実行する前には何らかの値
がロードされておらねばならず、ロードした値を
基に何らかの演算処理が行われた後、ストアされ
る。つまり、ロード命令とストア命令は互いに密
接な関係にあり、複合命令として一命令で記述し
た方が効果的なのである。
がロードされておらねばならず、ロードした値を
基に何らかの演算処理が行われた後、ストアされ
る。つまり、ロード命令とストア命令は互いに密
接な関係にあり、複合命令として一命令で記述し
た方が効果的なのである。
以上の様に第１の実施例によれば、命令数カウ
ンタ９とオペランド用レジスタ１０を設けること
によつて、ストア命令コードが不要になる。もち
ろん、複合命令にしたためにステツプ数を示すオ
ペランドフイールドが増えるが、以下に述べる
様に、命令コード長よりも短くてすむ。
ンタ９とオペランド用レジスタ１０を設けること
によつて、ストア命令コードが不要になる。もち
ろん、複合命令にしたためにステツプ数を示すオ
ペランドフイールドが増えるが、以下に述べる
様に、命令コード長よりも短くてすむ。
ここで、機械語命令コード長をｎビツトとし、
複合命令に続く命令数で、後処理機能を実行する
までのステツプ数をｍビツトとする（本実施例の
場合、ロード・ストア命令のオペランドフイール
ドの長さになる）。一般にデータ処理装置の機
械語命令数は数10以上あるのが普通なのでｎは最
低６ビツトは必要である。一方、ある翻訳プログ
ラム中のロード命令とストア命令との間の距離
（ロード命令とストア命令の間に機械語命令数）
を調べたところ、 ８命令以下 667組 ９〜16命令 121組 17命令以上 57組 であつた。つまり、８命令以下を表現するｍ＝３
ビツトならば78.9％のロード命令・ストア命令の
組がロード・ストア命令に置直し可能で、16命令
以下を表現するｍ＝４ビツトならば93.3％のロー
ド命令・ストア命令がロード・ストア命令に書直
し可能である。
複合命令に続く命令数で、後処理機能を実行する
までのステツプ数をｍビツトとする（本実施例の
場合、ロード・ストア命令のオペランドフイール
ドの長さになる）。一般にデータ処理装置の機
械語命令数は数10以上あるのが普通なのでｎは最
低６ビツトは必要である。一方、ある翻訳プログ
ラム中のロード命令とストア命令との間の距離
（ロード命令とストア命令の間に機械語命令数）
を調べたところ、 ８命令以下 667組 ９〜16命令 121組 17命令以上 57組 であつた。つまり、８命令以下を表現するｍ＝３
ビツトならば78.9％のロード命令・ストア命令の
組がロード・ストア命令に置直し可能で、16命令
以下を表現するｍ＝４ビツトならば93.3％のロー
ド命令・ストア命令がロード・ストア命令に書直
し可能である。
また、Glenford J.Myers著“Advances in
Computer Architecture”（1982年John Wiley
＆Sons出版、498ページ）によれば、機械語命令
のうちロード命令とストア命令の占める割合は、 ロード命令 28.6％ ストア命令 15.0％ である。データ処理装置のアーキテクチヤによつ
て異なるが、単純計算すれば20000個の機械語命
令から成るプログラムの場合、機械語命令長がｎ
＝８ビツト、複合命令のオペランドフイールド
の長さをｍ＝３ビツトとすれば、 （ldst命令１回使う毎に得られる節減ビツト
数）×（ldst命令使用可能数）×（ldst命令のフイー
ルド長で許されるldst命令の存在比） …(a) ＝（８−３）×（0.15×20000）×0.789≒1.4kbyte の記憶容量が節減できる。
Computer Architecture”（1982年John Wiley
＆Sons出版、498ページ）によれば、機械語命令
のうちロード命令とストア命令の占める割合は、 ロード命令 28.6％ ストア命令 15.0％ である。データ処理装置のアーキテクチヤによつ
て異なるが、単純計算すれば20000個の機械語命
令から成るプログラムの場合、機械語命令長がｎ
＝８ビツト、複合命令のオペランドフイールド
の長さをｍ＝３ビツトとすれば、 （ldst命令１回使う毎に得られる節減ビツト
数）×（ldst命令使用可能数）×（ldst命令のフイー
ルド長で許されるldst命令の存在比） …(a) ＝（８−３）×（0.15×20000）×0.789≒1.4kbyte の記憶容量が節減できる。
以上の様に第１の実施例によれば、命令数カウ
ンタ９とオペランド用レジスタ１０を設けること
により、１種類の複合命令を実行することがで
き、従来、ロード、加算、ストアの３命令必要で
あつた(1)式の処理が２命令で処理できる。
ンタ９とオペランド用レジスタ１０を設けること
により、１種類の複合命令を実行することがで
き、従来、ロード、加算、ストアの３命令必要で
あつた(1)式の処理が２命令で処理できる。
次に、本発明の第２の実施例について、図面を
参照しながら説明する。第３図は本発明の第２の
実施例を示すデータ処理装置の構成図である。
参照しながら説明する。第３図は本発明の第２の
実施例を示すデータ処理装置の構成図である。
第３図において、１１は複合命令レジスタで、
他の構成は第２図と同様である。上記の様に構成
された第２の実施例のデータ処理装置について、
以下その基本動作を説明する。
他の構成は第２図と同様である。上記の様に構成
された第２の実施例のデータ処理装置について、
以下その基本動作を説明する。
(a) フエツチサイクル
(1) 従来例のフエツチサイクルａの(1)と同じ。
(2) 従来例のフエツチサイクルａの(2)と同じ。
(3) 命令数カウンタ９が正ならば１減らす。
零ならば零のままにしておく。
(b) 実行サイクル
(1) 従来例の実行サイクルｂの(1)と同じ。
(2) 従来例の実行サイクルｂの(2)と同じ。複合
命令ならば、オペランドの値を命令数カウン
タ９とオペランド用レジスタ１０へ格納し、
複合命令に応じた、後処理機能のコードを複
合命令レジスタ１１へ格納する。
命令ならば、オペランドの値を命令数カウン
タ９とオペランド用レジスタ１０へ格納し、
複合命令に応じた、後処理機能のコードを複
合命令レジスタ１１へ格納する。
(3) 命令数カウンタ９が“１”以外ならばフエ
ツチサイクルへ戻る。“１”ならばオペラン
ド用レジスタ１０の内容を用いて、複合命令
レジスタ１１に格納されているコードに応じ
た後処理機能を実行する。
ツチサイクルへ戻る。“１”ならばオペラン
ド用レジスタ１０の内容を用いて、複合命令
レジスタ１１に格納されているコードに応じ
た後処理機能を実行する。
具体的に(2)〜(5)式を用いて説明する。
if …(2)
Ｚ＝ａ＋ｂ＋ｃ …(3)
if（ｘ＋ｙ） …(4)
Ｚ＝ｄ＋ｅ …(5)
第１図、第２図、または第３図のいずれのデー
タ処理装置においても、(2)〜(5)式の処理における
データの流れは以下の様である。
タ処理装置においても、(2)〜(5)式の処理における
データの流れは以下の様である。
(i) アドレスｘの指す記憶装置３上の値をGR６
へロードする。
へロードする。
(ii) GR６の値を判定して零でなければ、アドレ
スａ，ｂ，ｃの指す記憶装置３上の値をGR
６、ALU７を使つて加算し、アドレスｚが指
す記憶装置３上へストアする。零であれば、何
もせずにステツプ(iii)へ行く。
スａ，ｂ，ｃの指す記憶装置３上の値をGR
６、ALU７を使つて加算し、アドレスｚが指
す記憶装置３上へストアする。零であれば、何
もせずにステツプ(iii)へ行く。
(iii) アドレスｘ，ｙの指す記憶装置３上の値を
GR６、ALU７を使つて加算し、加算結果を
GR６へ格納する。
GR６、ALU７を使つて加算し、加算結果を
GR６へ格納する。
(iv) GR６の値を判定し零でなければ、アドレス
ｄ，ｅが指す記憶装置３上の値をGR６、ALU
７を使つて加算し、アドレスｚが指す記憶装置
３上へストアする。零であれば、何もせずに次
のステツプへ行く。
ｄ，ｅが指す記憶装置３上の値をGR６、ALU
７を使つて加算し、アドレスｚが指す記憶装置
３上へストアする。零であれば、何もせずに次
のステツプへ行く。
(2)〜(5)式の場合には複合命令としてロード・スト
ア命令と、ロード・イフ命令（以後、ニーモニツ
ク表現をldifとする）が考えられる。ロード・イ
フ命令とは、例えば ldifx，label、２ の場合、 アドレスｘが指す記憶装置３上の値をGR６
へ格納する（前処理機能）。
ア命令と、ロード・イフ命令（以後、ニーモニツ
ク表現をldifとする）が考えられる。ロード・イ
フ命令とは、例えば ldifx，label、２ の場合、 アドレスｘが指す記憶装置３上の値をGR６
へ格納する（前処理機能）。
その後ldif命令に続く機械語命令を１命令
（オペランド第３フイールドの“２”の意味は
前述ldst命令同様）実行した後、 GR６の値を判定し、零ならばlabelへジヤン
プする。零以外ならばジヤンプしない。（後処
理機能）。
（オペランド第３フイールドの“２”の意味は
前述ldst命令同様）実行した後、 GR６の値を判定し、零ならばlabelへジヤン
プする。零以外ならばジヤンプしない。（後処
理機能）。
という意味であると定義する。すると、(2)〜(5)式
は以下の様なアセンブリ言語で表現される。
は以下の様なアセンブリ言語で表現される。
ldifx，label1，１
ldsta，ｚ，，３
add ｂ
add ｃ
label １：
ldis ｘ，label ２，２
add ｙ
ldst ｄ，ｚ，２
add ｅ
label ２：
この命令に従い、本実施例で示した基本動作に
基づいて、以下のサイクルで動作する。
基づいて、以下のサイクルで動作する。
(a1) ロード・イフ命令のフエツチ。命令数カウ
ンタ９はまだ零なので、零のままにしておく。
ンタ９はまだ零なので、零のままにしておく。
(b1)●複合命令の実行なので、第３オペランドフ
イールドのステツプ数‘１”を命令数カウン
タ９へ、第２オペランドフイールドの値をオ
ペランド用レジスタ１０へ、後処理機能のコ
ード（GR６の値が零ならば、オペランド用
レジスタ９のアドレスへジヤンプする命令コ
ード）を複合命令レジスタ１１へ各々一時記
憶する。
イールドのステツプ数‘１”を命令数カウン
タ９へ、第２オペランドフイールドの値をオ
ペランド用レジスタ１０へ、後処理機能のコ
ード（GR６の値が零ならば、オペランド用
レジスタ９のアドレスへジヤンプする命令コ
ード）を複合命令レジスタ１１へ各々一時記
憶する。
●前処理機能を実行し、アドレスｘが指す記憶
装置３上の値をGR６へロードする。
装置３上の値をGR６へロードする。
●前処理機能の実行が終了したら命令数カウン
タ９の値を調べる。この場合“１”なので、
後処理機能を実行する。つまり、GR６の値
が零ならば、オペランド用レジスタ１０のア
ドレスへジヤンプした後フエツチサイクルへ
戻る。零でなければジヤンプせず、フエツチ
サイクルへ戻る。
タ９の値を調べる。この場合“１”なので、
後処理機能を実行する。つまり、GR６の値
が零ならば、オペランド用レジスタ１０のア
ドレスへジヤンプした後フエツチサイクルへ
戻る。零でなければジヤンプせず、フエツチ
サイクルへ戻る。
(a2) （b1）の後処理機能に応じて、ldst命令か、
ldif命令のフエツチ。
ldif命令のフエツチ。
(b2) 以降は容易に理解きるので省略する。
一般にif文の様な判定文においては判定する値
をロードしてくる、または、ロードした値に何ら
かの演算をほどこしてから判定される。つまり、
ロード命令とストア命令は互いに密接な関係があ
り、複合命令として一命令では記述した方が効果
的なのである。
をロードしてくる、または、ロードした値に何ら
かの演算をほどこしてから判定される。つまり、
ロード命令とストア命令は互いに密接な関係があ
り、複合命令として一命令では記述した方が効果
的なのである。
以上の様に第２の実施例によれば、複合命令レ
ジスタを１つ付け加えることにより、複数の複合
命令を処理することができる。
ジスタを１つ付け加えることにより、複数の複合
命令を処理することができる。
なお、第１の実施例において、複合命令として
ロード・ストア命令を取り上げたが、他の機械語
命令の組み合わせでもよいことは言うまでもな
い。
ロード・ストア命令を取り上げたが、他の機械語
命令の組み合わせでもよいことは言うまでもな
い。
また、第２の実施例の複合命令はオペランドフ
イールドに前処理機能のあと後処理機能を実行す
るまでのステツプ数を持つていたが、この数値は
なくても本発明で処理できる。この場合、実行サ
イクル２において「オペランドの値を命令数をカ
ウンタ９へ格納する」のではなく「複合命令に応
じた値を命令数カウンタ９へ格納する」ことに
し、前述のステツプ数に応じた個数の複合命令を
作ればよい。この方法で機械語命令を処理した場
合、(a)式のｍは０ビツトなので、(a)式による記憶
容量節減値は、 （８−０）×（0.15×20000）×0.789≒2.3Kbyte にもなる。
イールドに前処理機能のあと後処理機能を実行す
るまでのステツプ数を持つていたが、この数値は
なくても本発明で処理できる。この場合、実行サ
イクル２において「オペランドの値を命令数をカ
ウンタ９へ格納する」のではなく「複合命令に応
じた値を命令数カウンタ９へ格納する」ことに
し、前述のステツプ数に応じた個数の複合命令を
作ればよい。この方法で機械語命令を処理した場
合、(a)式のｍは０ビツトなので、(a)式による記憶
容量節減値は、 （８−０）×（0.15×20000）×0.789≒2.3Kbyte にもなる。
発明の効果
以上本発明のデータ処理装置は、従来のデータ
処理装置に命令数カウンタとオペランド用レジス
タとを加えることによつて、１つの複合命令を処
理可能にし、機械語プログラム領域を少なくする
ことができる。
処理装置に命令数カウンタとオペランド用レジス
タとを加えることによつて、１つの複合命令を処
理可能にし、機械語プログラム領域を少なくする
ことができる。
また、本発明のデータ処理装置は、従来のデー
タ処理装置に命令カウンタとオペランド用レジス
タとさらに複合命令レジスタとを加えることによ
つて、複数の複合命令を処理可能にし、機械語プ
ログラム領域をより少なくすることができる。
タ処理装置に命令カウンタとオペランド用レジス
タとさらに複合命令レジスタとを加えることによ
つて、複数の複合命令を処理可能にし、機械語プ
ログラム領域をより少なくすることができる。
これらは記憶装置の節減を意味し、経済性、効
率の観点から実用的効果は大なるものがある。
率の観点から実用的効果は大なるものがある。
第１図は従来のデータ処理装置の構成図、第２
図は本発明の一実施例の構成図、第３図は本発明
の他の実施例の構成図である。 １…プログラムカウンタ（PC）、２…アドレス
レジスタ（AR）、３…記憶装置、４…データレ
ジスタ（DR）、５…命令レジスタ（IR）、６…汎
用レジスタ（GR）、７…演算装置（ALU）、８…
制御装置、９…命令数カウンタ、１０…オペラン
ド用レジスタ、１１…複合命令レジスタ。
図は本発明の一実施例の構成図、第３図は本発明
の他の実施例の構成図である。 １…プログラムカウンタ（PC）、２…アドレス
レジスタ（AR）、３…記憶装置、４…データレ
ジスタ（DR）、５…命令レジスタ（IR）、６…汎
用レジスタ（GR）、７…演算装置（ALU）、８…
制御装置、９…命令数カウンタ、１０…オペラン
ド用レジスタ、１１…複合命令レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 命令機能の一部は先に実行し、残りの命令機
能は当該命令に続く数個の命令を実行した後に実
行する複合命令を機械語命令として設け、機械語
命令プログラム及びデータを記憶する記憶装置
と、前記記憶装置に記憶されている機械語命令の
記憶場所を示すプログラムカウンタと、前記記憶
装置に記憶されている機械語命令を一時記憶する
命令レジスタと、前記命令レジスタの機械語命令
を解読し、全体を制御する制御装置と、前記プロ
グラムカウンタの値から前記命令レジスタに記憶
させる命令や命令実行時に使用するデータが記憶
されている前記記憶装置のアドレスを一時記憶す
るアドレスレジスタと、論理演算や算術演算を行
う演算装置と、演算結果の一時記憶又はアドレス
修飾値の一時記憶を行う汎用レジスタと、前記複
合命令に続く機械語命令を数える命令数カウンタ
と、前記複合命令のオペランドの値を保持するオ
ペランド用レジスタとを有せしめたデータ処理装
置。 ２ 命令機能の一部は先に実行し、残りの命令機
能は当該命令に続く数個の命令を実行した後に実
行する複合命令を機械語命令として設け、機械語
命令プログラム及びデータを記憶する記憶装置
と、前記記憶装置に記憶されている機械語命令の
記憶場所を示すプログラムカウンタと、前記記憶
装置に記憶されている機械語命令を一時記憶する
命令レジスタと、前記命令レジスタの機械語命令
を解読し、全体を制御する制御装置と、前記プロ
グラムカウンタの値から前記命令レジスタに記憶
させる命令や実行時に使用するデータが記憶され
ている前記記憶装置のアドレスを一時記憶するア
ドレスレジスタと、論理演算や算術演算を行う演
算装置と、演算結果の一時記憶又はアドレス修飾
値の一時記憶を行う汎用レジスタと、前記複合命
令に続く機械語命令を数える命令数カウンタと、
前記複合命令のオペランドの値を保持するオペラ
ンド用レジスタと、前記複合命令に応じた命令コ
ードを一時記憶する複合命令レジスタとを有せし
めたデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023265A JPS59148947A (ja) | 1983-02-14 | 1983-02-14 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023265A JPS59148947A (ja) | 1983-02-14 | 1983-02-14 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59148947A JPS59148947A (ja) | 1984-08-25 |
| JPH024009B2 true JPH024009B2 (ja) | 1990-01-25 |
Family
ID=12105764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023265A Granted JPS59148947A (ja) | 1983-02-14 | 1983-02-14 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148947A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0668941U (ja) * | 1993-03-12 | 1994-09-27 | 西川ゴム工業株式会社 | ウエザーストリップ組付用クリップ |
-
1983
- 1983-02-14 JP JP58023265A patent/JPS59148947A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0668941U (ja) * | 1993-03-12 | 1994-09-27 | 西川ゴム工業株式会社 | ウエザーストリップ組付用クリップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59148947A (ja) | 1984-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4648034A (en) | Busy signal interface between master and slave processors in a computer system | |
| US4729094A (en) | Method and apparatus for coordinating execution of an instruction by a coprocessor | |
| US4715013A (en) | Coprocessor instruction format | |
| EP0809180A2 (en) | Data processing circuit, microcomputer, and electronic equipment | |
| US4731736A (en) | Method and apparatus for coordinating execution of an instruction by a selected coprocessor | |
| US4750110A (en) | Method and apparatus for executing an instruction contingent upon a condition present in another data processor | |
| EP0772819B1 (en) | Apparatus and method for efficiently determining addresses for misaligned data stored in memory | |
| US5021991A (en) | Coprocessor instruction format | |
| JP2003525476A (ja) | プログラムの命令を実行するための装置及び方法 | |
| JPH01119828A (ja) | マイクロプロセッサ | |
| EP0525831B1 (en) | Method and apparatus for enabling a processor to coordinate with a coprocessor in the execution of an instruction which is in the intruction stream of the processor. | |
| JPH0673105B2 (ja) | 命令パイプライン方式のマイクロプロセッサ | |
| JP2004086837A (ja) | データ処理装置 | |
| US4914578A (en) | Method and apparatus for interrupting a coprocessor | |
| US4758950A (en) | Method and apparatus for selectively delaying an interrupt of a coprocessor | |
| US4821231A (en) | Method and apparatus for selectively evaluating an effective address for a coprocessor | |
| US4245327A (en) | Data processor having two types of carry flags | |
| EP0240606B1 (en) | Pipe-line processing system and microprocessor using the system | |
| US4994961A (en) | Coprocessor instruction format | |
| JPH024009B2 (ja) | ||
| JP3504355B2 (ja) | プロセッサ | |
| JPS623336A (ja) | 条件付きブランチ方式 | |
| CA1155231A (en) | Pipelined digital processor arranged for conditional operation | |
| US4758978A (en) | Method and apparatus for selectively evaluating an effective address for a coprocessor | |
| JP2003502753A (ja) | レジスタスタックを備えるデータプロセッサ |