JP2002182902A - メモリデータアクセス構造およびその方法 - Google Patents
メモリデータアクセス構造およびその方法Info
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- 230000007246 mechanism Effects 0.000 claims abstract description 22
- 239000002699 waste material Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000008859 change Effects 0.000 description 4
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- 238000005259 measurement Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Abstract
(57)【要約】
【課題】 分岐命令を実行している間、処理時間を浪費
する、現在使用されていない命令をフェッチしている状
況を回避し、動作クロックの遅延を回避する。 【解決手段】 プロセッサでの使用に適したメモリデー
タアクセス構造と方法である。プロセッサで実行される
各命令に対して、実行結果がプロセッサによって認識さ
れ、制御信号を通じてキャッシュメモリに転送される。
フェッチされるべき命令がキャッシュメモリに記憶され
ていないとき、制御信号に従って、キャッシュメモリ
は、命令が外部メモリからフェッチされるべきかを決定
する。プロセッサが分岐予測機構を備えているか否かに
関わらず、従来技術のプロセッサで浪費されていた多く
の動作クロックサイクルは、キャッシュメモリがフェッ
チし損なっている状況、即ちキャッシュメモリのミスを
補償することで節約される。プロセッサの効率と性能は
効果的に高められる。
する、現在使用されていない命令をフェッチしている状
況を回避し、動作クロックの遅延を回避する。 【解決手段】 プロセッサでの使用に適したメモリデー
タアクセス構造と方法である。プロセッサで実行される
各命令に対して、実行結果がプロセッサによって認識さ
れ、制御信号を通じてキャッシュメモリに転送される。
フェッチされるべき命令がキャッシュメモリに記憶され
ていないとき、制御信号に従って、キャッシュメモリ
は、命令が外部メモリからフェッチされるべきかを決定
する。プロセッサが分岐予測機構を備えているか否かに
関わらず、従来技術のプロセッサで浪費されていた多く
の動作クロックサイクルは、キャッシュメモリがフェッ
チし損なっている状況、即ちキャッシュメモリのミスを
補償することで節約される。プロセッサの効率と性能は
効果的に高められる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にメモリデー
タアクセス構造およびアクセス方法に関連し、特に、プ
ロセッサでの使用に適したメモリデータアクセス構造お
よびアクセス方法に関するものである。
タアクセス構造およびアクセス方法に関連し、特に、プ
ロセッサでの使用に適したメモリデータアクセス構造お
よびアクセス方法に関するものである。
【０００２】
【従来の技術】プロセッサは現在の電子機器に広く適用
される不可欠な装置である。例えば、パーソナルコンピ
ュータにおけるＣＰＵ（中央処理装置）は、特定の要求
に応じて色々な機能を提供してくれる。電子機器の機能
が益々多彩になるほど、プロセッサは益々高速でなけれ
ばならない。
される不可欠な装置である。例えば、パーソナルコンピ
ュータにおけるＣＰＵ（中央処理装置）は、特定の要求
に応じて色々な機能を提供してくれる。電子機器の機能
が益々多彩になるほど、プロセッサは益々高速でなけれ
ばならない。
【０００３】図４はメモリデータアクセスのブロック図
であり、この図を参照しながら従来のプロセッサでの命
令のプロセスについて説明する。また、図４はメモリデ
ータアクセス制御部とプロセッサとの間のフローを示
す。ここではＣＰＵが一例として使用されている。メモ
リデータアクセス構造は、ＣＰＵ１００と、キャッシュ
メモリ１２０と、メモリ１３０とにより構成される。Ｃ
ＰＵ１００は、データ転送のために、データバス（Ｄ
Ｓ）１０２を介してキャッシュメモリ１２０とメモリ１
３０とに接続されている。さらに、ＣＰＵ１００は、ア
ドレスバス（ＡＢ）１０４を介して、アドレスデータを
キャッシュメモリ１２０とメモリ１３０とに転送する。
キャッシュメモリ１２０は、制御信号（ＣＳ）１０６を
介してＣＰＵ１００によって制御される。
であり、この図を参照しながら従来のプロセッサでの命
令のプロセスについて説明する。また、図４はメモリデ
ータアクセス制御部とプロセッサとの間のフローを示
す。ここではＣＰＵが一例として使用されている。メモ
リデータアクセス構造は、ＣＰＵ１００と、キャッシュ
メモリ１２０と、メモリ１３０とにより構成される。Ｃ
ＰＵ１００は、データ転送のために、データバス（Ｄ
Ｓ）１０２を介してキャッシュメモリ１２０とメモリ１
３０とに接続されている。さらに、ＣＰＵ１００は、ア
ドレスバス（ＡＢ）１０４を介して、アドレスデータを
キャッシュメモリ１２０とメモリ１３０とに転送する。
キャッシュメモリ１２０は、制御信号（ＣＳ）１０６を
介してＣＰＵ１００によって制御される。
【０００４】ＣＰＵ1００の内部が３段のパイプライン
に分かれ、命令の実行の際に、フェッチ命令、復号命令
および実行命令の各段の処理が実行されるとすると、Ｃ
ＰＵ１００は、先ずキャッシュメモリ１２０から命令を
フェッチする。続いて、フェッチされた命令が復号さ
れ、復号された命令に基づく実行動作へと続いていく。
もし必要とされる命令が、キャッシュメモリ１２０に記
憶されていなければ、ＣＰＵ１００はメモリ１３０から
命令をフェッチする。この場合、ハードウェアの速度制
限で、ＣＰＵ１００の多くの動作クロックサイクルが浪
費される。
に分かれ、命令の実行の際に、フェッチ命令、復号命令
および実行命令の各段の処理が実行されるとすると、Ｃ
ＰＵ１００は、先ずキャッシュメモリ１２０から命令を
フェッチする。続いて、フェッチされた命令が復号さ
れ、復号された命令に基づく実行動作へと続いていく。
もし必要とされる命令が、キャッシュメモリ１２０に記
憶されていなければ、ＣＰＵ１００はメモリ１３０から
命令をフェッチする。この場合、ハードウェアの速度制
限で、ＣＰＵ１００の多くの動作クロックサイクルが浪
費される。
【０００５】ＣＰＵ１００の実行命令には分岐(branch)
命令が含まれる。この分岐命令は、ＣＰＵ１００によっ
て実行されるべき、あるアドレスに配置された次の命令
を要求する制御転送命令に属す。即ち、ＣＰＵ１００
は、現在処理しているアドレスから所望のアドレスにジ
ャンプしなければならない。この種の命令は、ジャンプ
命令や、サブルーチンのコールないしリターン命令を含
む。
命令が含まれる。この分岐命令は、ＣＰＵ１００によっ
て実行されるべき、あるアドレスに配置された次の命令
を要求する制御転送命令に属す。即ち、ＣＰＵ１００
は、現在処理しているアドレスから所望のアドレスにジ
ャンプしなければならない。この種の命令は、ジャンプ
命令や、サブルーチンのコールないしリターン命令を含
む。
【０００６】図５にプログラムセグメントの例を示す。
図５（ａ）において、ＩはＣＰＵ１００が実行すること
になる命令であり、Ｉ1 ，Ｉ2 ，…，Ｉ10，Ｉ11，…
は、第１，第２，…，第１０，第１１，…の命令を表
す。ここでは、命令Ｉ1 は分岐命令であり、命令Ｉ1 の
実行後、命令Ｉ10にジャンプすることになる。
図５（ａ）において、ＩはＣＰＵ１００が実行すること
になる命令であり、Ｉ1 ，Ｉ2 ，…，Ｉ10，Ｉ11，…
は、第１，第２，…，第１０，第１１，…の命令を表
す。ここでは、命令Ｉ1 は分岐命令であり、命令Ｉ1 の
実行後、命令Ｉ10にジャンプすることになる。
【０００７】図５（ｂ）には、クロック信号と、図５
（ａ）に示すプログラムセグメントのためのフェッチ、
復号および実行の各段との間の関係が示されている。動
作クロックＣは、第１，第２，第３，…，第８のクロッ
クを表すＣ1 ，Ｃ2 ，Ｃ3 ，…，Ｃ8 を含む。命令Ｉ1
が実行段、即ち第３クロックＣ3 にあるとき、ＣＰＵ１
００のフェッチ部が命令Ｉ3 をフェッチし始める。もし
命令Ｉ3 がキャッシュメモリ１２０になければ、ＣＰＵ
１００はメモリ１３０から命令Ｉ3 をフェッチする。
（ａ）に示すプログラムセグメントのためのフェッチ、
復号および実行の各段との間の関係が示されている。動
作クロックＣは、第１，第２，第３，…，第８のクロッ
クを表すＣ1 ，Ｃ2 ，Ｃ3 ，…，Ｃ8 を含む。命令Ｉ1
が実行段、即ち第３クロックＣ3 にあるとき、ＣＰＵ１
００のフェッチ部が命令Ｉ3 をフェッチし始める。もし
命令Ｉ3 がキャッシュメモリ１２０になければ、ＣＰＵ
１００はメモリ１３０から命令Ｉ3 をフェッチする。
【０００８】
【発明が解決しようとする課題】しかし、命令Ｉ1 は分
岐命令に属し、そのプログラムの実行方向(direction)
が向け直されることになる。例えば、命令Ｉ3 をフェッ
チする要求がメモリ１３０に送られている間、命令Ｉ10
が命令Ｉ3 の代わりにフェッチされる。このようにＣＰ
Ｕ１００は、キャッシュメモリ１２０に命令Ｉ3 をフェ
ッチする要求が完了するまで待たなければならない。図
５（ｂ）の例では、メモリ１３０のフェッチ命令を完了
するのに３動作クロックサイクルが消費されているが、
メモリ１３０から命令をフェッチするためのクロック数
は、ＣＰＵ１００とメモリ１３０との間の速度ギャップ
が増大するに従って益々多くなる。ＣＰＵ１００の全体
の動作は、図５（ｂ）の例に示す通りである。分岐命令
の実行（クロックＣ3 ）後、命令Ｉ10はクロックＣ6 で
フェッチされ、多くのクロックが浪費される。高効率で
高い処理速度のプロセッサにとって、遅延は致命的であ
る。
岐命令に属し、そのプログラムの実行方向(direction)
が向け直されることになる。例えば、命令Ｉ3 をフェッ
チする要求がメモリ１３０に送られている間、命令Ｉ10
が命令Ｉ3 の代わりにフェッチされる。このようにＣＰ
Ｕ１００は、キャッシュメモリ１２０に命令Ｉ3 をフェ
ッチする要求が完了するまで待たなければならない。図
５（ｂ）の例では、メモリ１３０のフェッチ命令を完了
するのに３動作クロックサイクルが消費されているが、
メモリ１３０から命令をフェッチするためのクロック数
は、ＣＰＵ１００とメモリ１３０との間の速度ギャップ
が増大するに従って益々多くなる。ＣＰＵ１００の全体
の動作は、図５（ｂ）の例に示す通りである。分岐命令
の実行（クロックＣ3 ）後、命令Ｉ10はクロックＣ6 で
フェッチされ、多くのクロックが浪費される。高効率で
高い処理速度のプロセッサにとって、遅延は致命的であ
る。
【０００９】さらに、従来技術には、命令がフェッチ段
での分岐命令であるかを予測し、そしてさらに実行方向
が変更されるかを予測するために分岐予測機構（分岐予
測機能）が設けられる。しかし、上記の問題は、分岐予
測機構を持つそのようなプロセッサにおいても依然とし
て起きる。Ｉ1 を「とられる分岐」(taken branch)とし
て実行方向がＩ10に変更されるかもしれないとする。ク
ロックＣ1 でＩ1 をフェッチする間、もし、分岐予測機
構が、Ｉ1 が分岐命令ではないとか、またはＩ 1 が実行
方向を変更しないであろうというような間違った予測を
したら、ＣＰＵ１００は、依然として、Ｃ3 での命令Ｉ
1 の実行中にＩ3 をフェッチし始める。Ｉ3 が上記の例
におけるキャッシュメモリ１２０に記憶されていなけれ
ば、上述のような欠点が生じる。たとえＩ1 が分岐命令
として予測されたとしても、プログラムの実行方向を変
更しないかもしれないし、分岐予測機構が間違った予測
をしたとき、同じ問題が起こり得る。
での分岐命令であるかを予測し、そしてさらに実行方向
が変更されるかを予測するために分岐予測機構（分岐予
測機能）が設けられる。しかし、上記の問題は、分岐予
測機構を持つそのようなプロセッサにおいても依然とし
て起きる。Ｉ1 を「とられる分岐」(taken branch)とし
て実行方向がＩ10に変更されるかもしれないとする。ク
ロックＣ1 でＩ1 をフェッチする間、もし、分岐予測機
構が、Ｉ1 が分岐命令ではないとか、またはＩ 1 が実行
方向を変更しないであろうというような間違った予測を
したら、ＣＰＵ１００は、依然として、Ｃ3 での命令Ｉ
1 の実行中にＩ3 をフェッチし始める。Ｉ3 が上記の例
におけるキャッシュメモリ１２０に記憶されていなけれ
ば、上述のような欠点が生じる。たとえＩ1 が分岐命令
として予測されたとしても、プログラムの実行方向を変
更しないかもしれないし、分岐予測機構が間違った予測
をしたとき、同じ問題が起こり得る。
【００１０】本発明は、プロセッサでの使用に適したメ
モリデータアクセス構造およびアクセス方法を提供す
る。分岐命令を実行している間、処理時間を浪費する、
現在使用されていない命令をフェッチしている状況が回
避される。従って、動作クロックの遅延が回避される。
モリデータアクセス構造およびアクセス方法を提供す
る。分岐命令を実行している間、処理時間を浪費する、
現在使用されていない命令をフェッチしている状況が回
避される。従って、動作クロックの遅延が回避される。
【００１１】メモリデータアクセス構造および方法は、
さらに、プロセッサが分岐予測機構を含んでいるか否か
に関わらず、分岐命令を実行している間、動作クロック
サイクルの浪費を回避する。
さらに、プロセッサが分岐予測機構を含んでいるか否か
に関わらず、分岐命令を実行している間、動作クロック
サイクルの浪費を回避する。
【００１２】
【課題を解決するための手段】これらおよび他の長所を
達成するために、そして本発明の目的に従って、請求項
１記載の発明は、プロセッサでの使用に適したメモリデ
ータアクセス構造を提供する。この構造は、キャッシュ
メモリとパイプラインプロセッサとを備える。キャッシ
ュメモリは、アドレス信号に従って命令を記憶し出力す
るのに使用される。パイプラインプロセッサは、複数の
プロセッサ命令を実行するために使用され、パイプライ
ンプロセッサは、前段から入力される命令に基づいて実
行動作を行い、結果信号と、キャッシュメモリに出力さ
れる制御信号とを出力する実行部を含む。実行部によっ
て実行される命令が分岐命令であるとき、結果信号はタ
ーゲットアドレスである。このターゲットアドレスは、
キャッシュメモリに出力されるアドレス信号となるよう
に選択される。キャッシュメモリは、アドレス信号に従
って、実行されるべき次の命令をフェッチする。実行部
が分岐命令を実行しているとき、プロセッサは、キャッ
シュメモリからフェッチ命令をフェッチしており、そし
て分岐命令実行後に得られる制御信号がキャッシュメモ
リに出力されるとき、フェッチ命令がキャッシュメモリ
に記憶されていなければ、キャッシュメモリは、制御信
号に従って外部メモリからフェッチ命令をフェッチする
かを決定する。
達成するために、そして本発明の目的に従って、請求項
１記載の発明は、プロセッサでの使用に適したメモリデ
ータアクセス構造を提供する。この構造は、キャッシュ
メモリとパイプラインプロセッサとを備える。キャッシ
ュメモリは、アドレス信号に従って命令を記憶し出力す
るのに使用される。パイプラインプロセッサは、複数の
プロセッサ命令を実行するために使用され、パイプライ
ンプロセッサは、前段から入力される命令に基づいて実
行動作を行い、結果信号と、キャッシュメモリに出力さ
れる制御信号とを出力する実行部を含む。実行部によっ
て実行される命令が分岐命令であるとき、結果信号はタ
ーゲットアドレスである。このターゲットアドレスは、
キャッシュメモリに出力されるアドレス信号となるよう
に選択される。キャッシュメモリは、アドレス信号に従
って、実行されるべき次の命令をフェッチする。実行部
が分岐命令を実行しているとき、プロセッサは、キャッ
シュメモリからフェッチ命令をフェッチしており、そし
て分岐命令実行後に得られる制御信号がキャッシュメモ
リに出力されるとき、フェッチ命令がキャッシュメモリ
に記憶されていなければ、キャッシュメモリは、制御信
号に従って外部メモリからフェッチ命令をフェッチする
かを決定する。
【００１３】上記メモリデータアクセス構造において、
制御信号は、現在段で実行される命令が、とられる分岐
(taken branch)命令であるかを示す（請求項２）。
制御信号は、現在段で実行される命令が、とられる分岐
(taken branch)命令であるかを示す（請求項２）。
【００１４】上記メモリデータアクセス構造において、
実行されるべき全ての命令の中で現在実行される命令の
アドレスを記憶するプログラムカウンタをさらに備える
（請求項３）。
実行されるべき全ての命令の中で現在実行される命令の
アドレスを記憶するプログラムカウンタをさらに備える
（請求項３）。
【００１５】上記メモリデータアクセス構造において、
実行部によって出力される結果信号と、プログラムカウ
ンタに記憶され設定値が付加された実行されるアドレス
とを受け、そしてそれら信号の１つをアドレス信号とし
て選択するマルチプレクサをさらに備える（請求項
４）。
実行部によって出力される結果信号と、プログラムカウ
ンタに記憶され設定値が付加された実行されるアドレス
とを受け、そしてそれら信号の１つをアドレス信号とし
て選択するマルチプレクサをさらに備える（請求項
４）。
【００１６】請求項５記載の発明は、プロセッサでの使
用に適したメモリデータアクセス構造を提供する。この
メモリデータアクセス構造は、キャッシュメモリと、パ
イプラインプロセッサと、分岐命令予測機構と、比較器
とを備える。キャッシュメモリは、アドレス信号に従っ
て命令を記憶し出力するのに使用される。パイプライン
プロセッサは、複数のプロセッサ命令を実行するのに使
用され、パイプラインプロセッサは、前段から転送され
る命令に基づいて実行動作を行い、そして結果信号を出
力する実行部を含む。分岐命令予測機構は、フェッチ命
令に従って予測アドレスを出力するのに使用される。比
較器は、結果信号と予測アドレスとを受けて比較信号を
出力するのに使用される。実行部が分岐命令を実行して
いるとき、結果信号はターゲットアドレスとなる。ター
ゲットアドレスは、キャッシュメモリに出力されるアド
レス信号となるように選択される。実行されるべき次の
命令はアドレス信号に従ってフェッチされる。実行部が
分岐命令を実行しているとき、プロセッサはフェッチ命
令をフェッチし、そして分岐命令の実行後に得られる結
果信号は、比較器に転送され、比較器は、結果信号と予
測アドレスに従って比較信号をキャッシュメモリに出力
し、フェッチ命令がキャッシュメモリに記憶されていな
ければ、キャッシュメモリは、比較信号に従って外部メ
モリからフェッチ命令をフェッチするかを決定する。
用に適したメモリデータアクセス構造を提供する。この
メモリデータアクセス構造は、キャッシュメモリと、パ
イプラインプロセッサと、分岐命令予測機構と、比較器
とを備える。キャッシュメモリは、アドレス信号に従っ
て命令を記憶し出力するのに使用される。パイプライン
プロセッサは、複数のプロセッサ命令を実行するのに使
用され、パイプラインプロセッサは、前段から転送され
る命令に基づいて実行動作を行い、そして結果信号を出
力する実行部を含む。分岐命令予測機構は、フェッチ命
令に従って予測アドレスを出力するのに使用される。比
較器は、結果信号と予測アドレスとを受けて比較信号を
出力するのに使用される。実行部が分岐命令を実行して
いるとき、結果信号はターゲットアドレスとなる。ター
ゲットアドレスは、キャッシュメモリに出力されるアド
レス信号となるように選択される。実行されるべき次の
命令はアドレス信号に従ってフェッチされる。実行部が
分岐命令を実行しているとき、プロセッサはフェッチ命
令をフェッチし、そして分岐命令の実行後に得られる結
果信号は、比較器に転送され、比較器は、結果信号と予
測アドレスに従って比較信号をキャッシュメモリに出力
し、フェッチ命令がキャッシュメモリに記憶されていな
ければ、キャッシュメモリは、比較信号に従って外部メ
モリからフェッチ命令をフェッチするかを決定する。
【００１７】上記メモリデータアクセス構造において、
比較信号は、結果信号および予測アドレスに基づいた比
較動作の実行後に発生される（請求項６）。
比較信号は、結果信号および予測アドレスに基づいた比
較動作の実行後に発生される（請求項６）。
【００１８】上記メモリデータアクセス構造において、
実行されるべき全ての命令の中で現在実行される命令の
アドレスを記憶するプログラムカウンタをさらに備える
（請求項７）。
実行されるべき全ての命令の中で現在実行される命令の
アドレスを記憶するプログラムカウンタをさらに備える
（請求項７）。
【００１９】上記メモリデータアクセス構造において、
実行部から出力される結果信号と、プログラムカウンタ
に記憶され決定された値を持つ信号が付加された実行ア
ドレスと、予測アドレスとを受け、そしてこれら信号の
１つをアドレス信号として選択するマルチプレクサをさ
らに備える（請求項８）。
実行部から出力される結果信号と、プログラムカウンタ
に記憶され決定された値を持つ信号が付加された実行ア
ドレスと、予測アドレスとを受け、そしてこれら信号の
１つをアドレス信号として選択するマルチプレクサをさ
らに備える（請求項８）。
【００２０】請求項９記載の発明は、プロセッサでの使
用に適したメモリデータアクセス方法を提供し、この方
法は、アドレス信号に従って命令を供給し、命令を実行
して結果信号および制御信号を出力し、アドレス信号に
従って、実行されるべき次の命令をフェッチし、命令が
分岐命令であるとき、結果信号は、キャッシュメモリに
出力されるアドレス信号になるように選択されるターゲ
ットアドレスであり、プロセッサがフェッチ命令をフェ
ッチしそしてフェッチ命令がキャッシュメモリに記憶さ
れていないとき、フェッチ命令が制御信号に従って外部
メモリからフェッチされるかを決定する。
用に適したメモリデータアクセス方法を提供し、この方
法は、アドレス信号に従って命令を供給し、命令を実行
して結果信号および制御信号を出力し、アドレス信号に
従って、実行されるべき次の命令をフェッチし、命令が
分岐命令であるとき、結果信号は、キャッシュメモリに
出力されるアドレス信号になるように選択されるターゲ
ットアドレスであり、プロセッサがフェッチ命令をフェ
ッチしそしてフェッチ命令がキャッシュメモリに記憶さ
れていないとき、フェッチ命令が制御信号に従って外部
メモリからフェッチされるかを決定する。
【００２１】上記メモリデータアクセス方法において、
制御信号は、現在実行される命令が、とられる分岐命令
であるかを示す（請求項１０）。
制御信号は、現在実行される命令が、とられる分岐命令
であるかを示す（請求項１０）。
【００２２】上記メモリデータアクセス方法において、
結果信号と、ある値を持つ信号が付加された現在実行の
命令のアドレスとを選択的に出力する（請求項１１）。
結果信号と、ある値を持つ信号が付加された現在実行の
命令のアドレスとを選択的に出力する（請求項１１）。
【００２３】請求項１２記載の発明は、プロセッサでの
使用に適したメモリデータアクセス方法を提供し、この
方法は、命令を供給し、命令を実行して結果信号を出力
し、フェッチ命令を受けて予測アドレスを出力する分岐
予測機構を使用し、結果信号を予測アドレスと比較して
比較信号を出力する。実行されている命令が分岐命令で
あるとき、結果信号は、ターゲットアドレスでありアド
レス信号であるように選択され、プロセッサは、アドレ
ス信号に従って次に実行されるべき命令をフェッチす
る。分岐命令を実行している間、プロセッサはフェッチ
命令をフェッチし、フェッチ命令がキャッシュメモリに
なければ、キャッシュメモリは、比較信号に従って外部
メモリからフェッチ命令をフェッチするかを決定する。
使用に適したメモリデータアクセス方法を提供し、この
方法は、命令を供給し、命令を実行して結果信号を出力
し、フェッチ命令を受けて予測アドレスを出力する分岐
予測機構を使用し、結果信号を予測アドレスと比較して
比較信号を出力する。実行されている命令が分岐命令で
あるとき、結果信号は、ターゲットアドレスでありアド
レス信号であるように選択され、プロセッサは、アドレ
ス信号に従って次に実行されるべき命令をフェッチす
る。分岐命令を実行している間、プロセッサはフェッチ
命令をフェッチし、フェッチ命令がキャッシュメモリに
なければ、キャッシュメモリは、比較信号に従って外部
メモリからフェッチ命令をフェッチするかを決定する。
【００２４】上記メモリデータアクセス方法において、
結果信号、ある値が付加されプロセッサが現在処理して
いるアドレス、および予測アドレスの１つを選択的に出
力する（請求項１３）。
結果信号、ある値が付加されプロセッサが現在処理して
いるアドレス、および予測アドレスの１つを選択的に出
力する（請求項１３）。
【００２５】上記メモリデータアクセス方法において、
比較信号は、分岐予測機構によって予測された分岐命令
が正しいかを示す（請求項１４）。
比較信号は、分岐予測機構によって予測された分岐命令
が正しいかを示す（請求項１４）。
【００２６】
【発明の実施の形態】本発明は、プロセッサでの使用に
適したメモリデータアクセス構造および方法を提供す
る。メモリデータアクセス構造では、プロセッサによっ
て実行される実行段に入る各命令に対して、実行結果が
プロセッサによって認識され、制御信号を介してキャッ
シュメモリに送られる。制御信号に従って、キャッシュ
メモリは、命令を外部メモリからフェッチするか否かを
決定する。分岐予測機構を持つ持たない上記構造は、従
来技術におけるように発生される動作クロックを余り多
く浪費しない。キャッシュメモリに起きた『ミス（ヒッ
トし損ない）』は、このように補償されることになり、
またプロセッサの性能は効果的に高められる。
適したメモリデータアクセス構造および方法を提供す
る。メモリデータアクセス構造では、プロセッサによっ
て実行される実行段に入る各命令に対して、実行結果が
プロセッサによって認識され、制御信号を介してキャッ
シュメモリに送られる。制御信号に従って、キャッシュ
メモリは、命令を外部メモリからフェッチするか否かを
決定する。分岐予測機構を持つ持たない上記構造は、従
来技術におけるように発生される動作クロックを余り多
く浪費しない。キャッシュメモリに起きた『ミス（ヒッ
トし損ない）』は、このように補償されることになり、
またプロセッサの性能は効果的に高められる。
【００２７】図１は本発明の実施形態に係るプロセッサ
のメモリアクセス構造および方法を説明するための図で
ある。この構造では、分岐予測機構を持たないＣＰＵ３
００が使用されている。本発明はＣＰＵの適用に制限さ
れない。命令のフェッチ、復号および実行の機能を持つ
それらパイプラインプロセッサは、全て本発明の技術範
囲内に入いる。この実施形態では、ＣＰＵ３００は、少
なくとも３段のパイプラインを含んだパイプラインプロ
セッサである。即ち、命令を実行する際、フェッチ段、
復号段および実行段の処理が実行されるのである。
のメモリアクセス構造および方法を説明するための図で
ある。この構造では、分岐予測機構を持たないＣＰＵ３
００が使用されている。本発明はＣＰＵの適用に制限さ
れない。命令のフェッチ、復号および実行の機能を持つ
それらパイプラインプロセッサは、全て本発明の技術範
囲内に入いる。この実施形態では、ＣＰＵ３００は、少
なくとも３段のパイプラインを含んだパイプラインプロ
セッサである。即ち、命令を実行する際、フェッチ段、
復号段および実行段の処理が実行されるのである。
【００２８】図１に示すように、ＣＰＵ３００は、Ｄ型
フリッププロップ３１０と、復号器３２０と、Ｄ型フリ
ッププロップ３３０と、実行部３４０とを備えている。
Ｄ型フリッププロップ３１０は、ライン３０２経由でキ
ャッシュメモリ３０１によって入力された命令を受信す
る。その命令は、クロック遅延がＤ型フリッププロップ
３１０で発生し、復号器３２０に送られる。命令は、復
号器３２０によって復号されると、ライン３２２経由で
別のＤ型フリッププロップ３３０に送られて、別のクロ
ック遅延を持つことになる。さらに、命令は、ライン３
３２経由で実行のための実行部３４０に送られる。
フリッププロップ３１０と、復号器３２０と、Ｄ型フリ
ッププロップ３３０と、実行部３４０とを備えている。
Ｄ型フリッププロップ３１０は、ライン３０２経由でキ
ャッシュメモリ３０１によって入力された命令を受信す
る。その命令は、クロック遅延がＤ型フリッププロップ
３１０で発生し、復号器３２０に送られる。命令は、復
号器３２０によって復号されると、ライン３２２経由で
別のＤ型フリッププロップ３３０に送られて、別のクロ
ック遅延を持つことになる。さらに、命令は、ライン３
３２経由で実行のための実行部３４０に送られる。
【００２９】実行後、実行部３４０は、例えば実行結果
の制御信号をキャッシュメモリ３０１に転送する。実行
結果は、現在実行される命令が分岐命令であるか、そし
てそれが取得されたか否かを反映しなければならない。
制御信号に従って、キャッシュメモリ３０１は、ミスし
た命令、つまり従来技術で説明したＩ3 のように、キャ
ッシュメモリ３０１に記憶されていない命令が外部メモ
リからフェッチされるべきであるかを決定する。そうで
なければ、命令は外部メモリからフェッチされないこと
になる。即ち、そのような命令をフェッチする要求は何
ら発生しない。従って、従来技術で生じるクロック遅延
は回避される。
の制御信号をキャッシュメモリ３０１に転送する。実行
結果は、現在実行される命令が分岐命令であるか、そし
てそれが取得されたか否かを反映しなければならない。
制御信号に従って、キャッシュメモリ３０１は、ミスし
た命令、つまり従来技術で説明したＩ3 のように、キャ
ッシュメモリ３０１に記憶されていない命令が外部メモ
リからフェッチされるべきであるかを決定する。そうで
なければ、命令は外部メモリからフェッチされないこと
になる。即ち、そのような命令をフェッチする要求は何
ら発生しない。従って、従来技術で生じるクロック遅延
は回避される。
【００３０】加えて、実行結果はマルチプレクサ３５０
に送られる。もし実行された命令が分岐命令であれば、
その結果はターゲットアドレスになる。マルチプレクサ
３５０は、ＣＰＵ３００のプログラムカウンタ（ＰＣ）
３６０にも接続されている。プログラムカウンタ３６０
は、実行されるべき複数の命令の中で現在実行される命
令のアドレスを記憶している。加算器３７０は、マルチ
プレクサ３５０とプログラムカウンタ３６０との間に設
けられる。プログラムカウンタ３６０は、現在実行され
る命令のアドレスを加算器３７０に出力する。加算動作
後、命令はマルチプレクサ３５０に送られる。もし分岐
命令が実行されれば、分岐命令の実行結果と、加算器３
７０によって出力されたデータとは、マルチプレクサ３
５０からキャッシュメモリ３０１にアドレス信号とし
て、またはターゲットアドレスとして出力される。実行
されるべき次の命令のアドレスはこのように知らされ
る。
に送られる。もし実行された命令が分岐命令であれば、
その結果はターゲットアドレスになる。マルチプレクサ
３５０は、ＣＰＵ３００のプログラムカウンタ（ＰＣ）
３６０にも接続されている。プログラムカウンタ３６０
は、実行されるべき複数の命令の中で現在実行される命
令のアドレスを記憶している。加算器３７０は、マルチ
プレクサ３５０とプログラムカウンタ３６０との間に設
けられる。プログラムカウンタ３６０は、現在実行され
る命令のアドレスを加算器３７０に出力する。加算動作
後、命令はマルチプレクサ３５０に送られる。もし分岐
命令が実行されれば、分岐命令の実行結果と、加算器３
７０によって出力されたデータとは、マルチプレクサ３
５０からキャッシュメモリ３０１にアドレス信号とし
て、またはターゲットアドレスとして出力される。実行
されるべき次の命令のアドレスはこのように知らされ
る。
【００３１】図２はプロセッサのメモリデータアクセス
構造および方法の別の実施形態の説明図である。この構
造では、分岐予測機構がＣＰＵ４００に含まれている。
繰り返しになるが、本発明はＣＰＵの適用に限定されな
い。命令フェッチ、復号および実行機能を持つ全てのパ
イプラインプロセッサが本発明の技術範囲内に入る。
構造および方法の別の実施形態の説明図である。この構
造では、分岐予測機構がＣＰＵ４００に含まれている。
繰り返しになるが、本発明はＣＰＵの適用に限定されな
い。命令フェッチ、復号および実行機能を持つ全てのパ
イプラインプロセッサが本発明の技術範囲内に入る。
【００３２】図２に示すように、ＣＰＵ４００は、Ｄ型
フリッププロップ４１０と、復号器４２０と、Ｄ型フリ
ッププロップ４３０と、実行部４４０と、比較器４５０
と、分岐予測機構４６０とを備えている。
フリッププロップ４１０と、復号器４２０と、Ｄ型フリ
ッププロップ４３０と、実行部４４０と、比較器４５０
と、分岐予測機構４６０とを備えている。
【００３３】Ｄ型フリッププロップ４１０は、ライン４
０２を介してキャッシュメモリ４０１から命令を受け、
その命令にクロック遅延が発生する。続いて、その命令
は復号器４２０に送られる。復号器４２０によって復号
されると、命令はライン４２２を介してＤ型フリッププ
ロップ４３０に送られる。別のクロック遅延がその命令
に発生し、続いてそれはライン４３２を介して実行のた
めに実行部４４０に送られる。
０２を介してキャッシュメモリ４０１から命令を受け、
その命令にクロック遅延が発生する。続いて、その命令
は復号器４２０に送られる。復号器４２０によって復号
されると、命令はライン４２２を介してＤ型フリッププ
ロップ４３０に送られる。別のクロック遅延がその命令
に発生し、続いてそれはライン４３２を介して実行のた
めに実行部４４０に送られる。
【００３４】実行後、実行部４４０は実行結果を出力す
る。分岐予測機構４６０は、ライン４０２またはライン
４７２を介してそれぞれ命令または命令アドレスを受け
る。続いて、分岐予測機構４６０は、受けた命令または
命令アドレスに従って、（ライン４６４、Ｄ型フリップ
プロップ４８０、ライン４８４、Ｄ型フリッププロップ
４８１およびライン４８３を介して）比較器４５０に予
測アドレスを出力する。続いて、比較器４５０は、比較
信号をライン４５２を介してキャッシュメモリ４０１に
出力する。キャッシュメモリ４０１に転送された比較信
号は、実行部４４０からの結果信号と分岐予測機構４６
０からの予測アドレスとについて比較動作を実行した後
に発生される。続いて、キャッシュメモリ４０１は、比
較信号に従ってミスした命令、つまりキャッシュメモリ
４０１に記憶されていない命令をフェッチする必要があ
るかどうかを決める。もし必要なければ、命令は外部メ
モリからフェッチされない。即ち、フェッチ命令の要求
は発生しない。従って、クロック遅延が回避される。
る。分岐予測機構４６０は、ライン４０２またはライン
４７２を介してそれぞれ命令または命令アドレスを受け
る。続いて、分岐予測機構４６０は、受けた命令または
命令アドレスに従って、（ライン４６４、Ｄ型フリップ
プロップ４８０、ライン４８４、Ｄ型フリッププロップ
４８１およびライン４８３を介して）比較器４５０に予
測アドレスを出力する。続いて、比較器４５０は、比較
信号をライン４５２を介してキャッシュメモリ４０１に
出力する。キャッシュメモリ４０１に転送された比較信
号は、実行部４４０からの結果信号と分岐予測機構４６
０からの予測アドレスとについて比較動作を実行した後
に発生される。続いて、キャッシュメモリ４０１は、比
較信号に従ってミスした命令、つまりキャッシュメモリ
４０１に記憶されていない命令をフェッチする必要があ
るかどうかを決める。もし必要なければ、命令は外部メ
モリからフェッチされない。即ち、フェッチ命令の要求
は発生しない。従って、クロック遅延が回避される。
【００３５】加えて、実行結果はマルチプレクサ４７０
に送られる。マルチプレクサ４７０は、加算器４０４に
よって処理（ＰＣ＋Ｘ）される信号４０４を受信する。
その『Ｘ』は、現在実行される命令の命令サイズを意味
する。分岐予測機構４６０によって出力される予測アド
レスも、ライン４６２を介してマルチプレクサ４７０に
送られる。もし実行部４４０によって実行された命令が
分岐命令なら、実行結果はターゲットアドレスとなる。
これらの信号に従って、マルチプレクサ４７０は、命令
フェッチのためにアドレス信号をキャッシュメモリ４０
１に出力する。
に送られる。マルチプレクサ４７０は、加算器４０４に
よって処理（ＰＣ＋Ｘ）される信号４０４を受信する。
その『Ｘ』は、現在実行される命令の命令サイズを意味
する。分岐予測機構４６０によって出力される予測アド
レスも、ライン４６２を介してマルチプレクサ４７０に
送られる。もし実行部４４０によって実行された命令が
分岐命令なら、実行結果はターゲットアドレスとなる。
これらの信号に従って、マルチプレクサ４７０は、命令
フェッチのためにアドレス信号をキャッシュメモリ４０
１に出力する。
【００３６】図３に、クロック信号と、フェッチ段、復
号段および実行段で実行されるプログラムセグメントと
の間の関係を示す。図５において、クロックＣ1 ，
Ｃ2 ，Ｃ 3 ，…，Ｃ8 は第１，第２，第３，…，第８の
クロックである。命令Ｉ1 が実行段（第３クロック
Ｃ3 ）にあるとき、ＣＰＵはキャッシュメモリから命令
Ｉ3 をフェッチする。このとき、命令Ｉ3 がキャッシュ
メモリに記憶されていなければ、図２，図３の上記実施
形態のように、制御信号または比較信号に従って、キャ
ッシュメモリは命令を外部メモリからフェッチするかを
決定する。
号段および実行段で実行されるプログラムセグメントと
の間の関係を示す。図５において、クロックＣ1 ，
Ｃ2 ，Ｃ 3 ，…，Ｃ8 は第１，第２，第３，…，第８の
クロックである。命令Ｉ1 が実行段（第３クロック
Ｃ3 ）にあるとき、ＣＰＵはキャッシュメモリから命令
Ｉ3 をフェッチする。このとき、命令Ｉ3 がキャッシュ
メモリに記憶されていなければ、図２，図３の上記実施
形態のように、制御信号または比較信号に従って、キャ
ッシュメモリは命令を外部メモリからフェッチするかを
決定する。
【００３７】Ｉ1 が分岐命令であれば、命令Ｉ1 は実行
方向を変更することになる。この例では、命令Ｉ1 は、
命令Ｉ10をフェッチし始めるように実行方向を変更す
る。このとき、キャッシュメモリは、命令Ｉ3 をフェッ
チするための要求は外部メモリに出力されないことを決
定する。このように、ＣＰＵは、次のクロックで分岐命
令によって実行されるように、ターゲットアドレスで命
令Ｉ10をフェッチし始める。このように設計されること
で、命令Ｉ3 をフェッチするためにキャッシュメモリを
待つことなく、ターゲットアドレスで命令がフェッチさ
れる。
方向を変更することになる。この例では、命令Ｉ1 は、
命令Ｉ10をフェッチし始めるように実行方向を変更す
る。このとき、キャッシュメモリは、命令Ｉ3 をフェッ
チするための要求は外部メモリに出力されないことを決
定する。このように、ＣＰＵは、次のクロックで分岐命
令によって実行されるように、ターゲットアドレスで命
令Ｉ10をフェッチし始める。このように設計されること
で、命令Ｉ3 をフェッチするためにキャッシュメモリを
待つことなく、ターゲットアドレスで命令がフェッチさ
れる。
【００３８】上記メモリデータアクセス構造および方法
によれば、従来技術で浪費される動作クロックは効果的
に節約される。高効率で高い処理速度のプロセッサのた
めに性能が大幅に高められる。
によれば、従来技術で浪費される動作クロックは効果的
に節約される。高効率で高い処理速度のプロセッサのた
めに性能が大幅に高められる。
【００３９】
【発明の効果】本発明によれば、分岐命令を実行してい
る間、処理時間を浪費する、現在使用されていない命令
をフェッチしている状況を回避することができる。従っ
て、動作クロックの遅延を回避することができる。
る間、処理時間を浪費する、現在使用されていない命令
をフェッチしている状況を回避することができる。従っ
て、動作クロックの遅延を回避することができる。
【図１】本発明の実施形態に係るプロセッサ（分岐予測
機構無し）のためのメモリデータアクセス構造および方
法を説明するための図である。
機構無し）のためのメモリデータアクセス構造および方
法を説明するための図である。
【図２】本発明の別の実施形態に係る分岐予測機構付き
プロセッサのためのメモリデータアクセス構造および方
法を説明するための図である。
プロセッサのためのメモリデータアクセス構造および方
法を説明するための図である。
【図３】本発明の実施形態に係る、クロック信号と、フ
ェッチ段、復号段および実行段で実行されるプログラム
セグメントとの間の関係を示す図である。
ェッチ段、復号段および実行段で実行されるプログラム
セグメントとの間の関係を示す図である。
【図４】従来のメモリデータアクセス構造のブロック図
である。
である。
【図５】プログラムセグメントの例を示す図である。
３０１，４０１ キャッシュメモリ ３１０，４１０ Ｄ型フリッププロップ ３２０，４２０ 復号器 ３３０，４３０ Ｄ型フリッププロップ ３４０，４４０ 実行部 ３５０，４７０ マルチプレクサ ３６０ プログラムカウンタ ３７０ 加算器 ４５０ 比較器 ４６０ 分岐予測機構 ４８０，４８１ Ｄ型フリッププロップ
Claims (14)
- 【請求項１】 プロセッサでの使用に適したメモリデー
タアクセス構造であって、 アドレス信号に従って命令を記憶し出力するキャッシュ
メモリと、 前段から入力される命令に基づいて実行動作を行い、そ
して結果信号と、キャッシュメモリに出力される制御信
号とを出力する実行部を含み、複数のプロセッサ命令を
実行するパイプラインプロセッサとを備え、 実行部によって実行される命令が分岐命令であるとき、
結果信号は、アドレス信号に従って、実行されるべき次
の命令をフェッチするキャッシュメモリに出力されるア
ドレス信号となるように選択されるターゲットアドレス
であり、 実行部が分岐命令を実行しているとき、プロセッサは、
キャッシュメモリからフェッチ命令をフェッチしてお
り、そして分岐命令の実行後に得られる制御信号がキャ
ッシュメモリに出力されるとき、フェッチ命令がキャッ
シュメモリに記憶されていなければ、キャッシュメモリ
は、制御信号に従って外部メモリからフェッチ命令をフ
ェッチするかを決定することを特徴とするメモリデータ
アクセス構造。 - 【請求項２】 制御信号は、現在段で実行される命令
が、とられる分岐命令であるかを示すことを特徴とする
請求項１記載のメモリデータアクセス構造。 - 【請求項３】 実行されるべき全ての命令の中で現在実
行される命令のアドレスを記憶するプログラムカウンタ
をさらに備えることを特徴とする請求項１記載のメモリ
データアクセス構造。 - 【請求項４】 実行部によって出力される結果信号と、
プログラムカウンタに記憶され設定値が付加された実行
されるアドレスとを受け、そしてそれら信号の１つをア
ドレス信号として選択するマルチプレクサをさらに備え
ることを特徴とする請求項３記載のメモリデータアクセ
ス構造。 - 【請求項５】 プロセッサでの使用に適したメモリデー
タアクセス構造であって、 アドレス信号に従って命令を記憶し出力するキャッシュ
メモリと、 前段から転送された命令に基づいて実行動作を行い、そ
して結果信号を出力する実行部を含み、複数のプロセッ
サ命令を実行するパイプラインプロセッサと、 フェッチ命令に従って予測アドレスを出力する分岐命令
予測機構と、 結果信号と予測アドレスとを受けて比較信号を出力する
比較器とを備え、 実行部が分岐命令を実行するとき、結果信号は、実行さ
れるべき次の命令をアドレス信号に従ってフェッチする
キャッシュメモリに出力されるアドレス信号となるよう
に選択されるターゲットアドレスであり、 実行部が分岐命令を実行しているとき、プロセッサは、
フェッチ命令をフェッチし、そして分岐命令の実行後に
得られる結果信号が比較器に転送され、比較器は結果信
号および予測アドレスに従って比較信号をキャッシュメ
モリに出力し、フェッチ命令がキャッシュメモリに記憶
されていなければ、キャッシュメモリは比較信号に従っ
て外部メモリからフェッチ命令をフェッチするかを決定
することを特徴とするメモリデータアクセス構造。 - 【請求項６】 比較信号は、結果信号および予測アドレ
スに基づいた比較動作の実行後に発生されることを特徴
とする請求項５記載のメモリデータアクセス構造。 - 【請求項７】 実行されるべき全ての命令の中で現在実
行される命令のアドレスを記憶するプログラムカウンタ
をさらに備えることを特徴とする請求項５記載のメモリ
データアクセス構造。 - 【請求項８】 実行部から出力される結果信号と、プロ
グラムカウンタに記憶され決定された値を持つ信号が付
加された実行アドレスと、予測アドレスとを受け、そし
てこれら信号の１つをアドレス信号として選択するマル
チプレクサをさらに備えることを特徴とする請求項７記
載のメモリデータアクセス構造。 - 【請求項９】 プロセッサでの使用に適したメモリデー
タアクセス方法であって、 アドレス信号に従って命令を供給し、 命令を実行して結果信号および制御信号を出力し、 アドレス信号に従って、実行されるべき次の命令をフェ
ッチし、命令が分岐命令であるとき、結果信号は、キャ
ッシュメモリに出力されるアドレス信号になるように選
択されるターゲットアドレスであり、 プロセッサがフェッチ命令をフェッチしそしてフェッチ
命令がキャッシュメモリに記憶されていないとき、フェ
ッチ命令が制御信号に従って外部メモリからフェッチさ
れるかを決定することを特徴とするメモリデータアクセ
ス方法。 - 【請求項１０】 制御信号は、現在実行される命令が、
とられる分岐命令であるかを示すことを特徴とする請求
項９記載のメモリデータアクセス方法。 - 【請求項１１】 結果信号と、ある値を持つ信号が付加
された現在実行の命令のアドレスとを選択的に出力する
ことを特徴とする請求項９記載のメモリデータアクセス
方法。 - 【請求項１２】 プロセッサでの使用に適したメモリデ
ータアクセス方法であって、 命令を供給し、 命令を実行して結果信号を出力し、 フェッチ命令を受けて予測アドレスを出力する分岐予測
機構を使用し、 結果信号を予測アドレスと比較して比較信号を出力する
各ステップを有し、 実行されている命令が分岐命令であるとき、結果信号
は、ターゲットアドレスでありアドレス信号であるよう
に選択され、プロセッサは、アドレス信号に従って次に
実行されるべき命令をフェッチし、 分岐命令を実行している間、プロセッサはフェッチ命令
をフェッチし、フェッチ命令がキャッシュメモリになけ
れば、キャッシュメモリは、比較信号に従って外部メモ
リからフェッチ命令をフェッチするかを決定することを
特徴とするメモリデータアクセス方法。 - 【請求項１３】 結果信号、ある値が付加されプロセッ
サが現在処理しているアドレス、および予測アドレスの
１つを選択的に出力することを特徴とする請求項１２記
載のメモリデータアクセス方法。 - 【請求項１４】 比較信号は、分岐予測機構によって予
測された分岐命令が正しいかを示すことを特徴とする請
求項１２記載のメモリデータアクセス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW89125861 | 2000-12-05 | ||
| TW089125861A TW477954B (en) | 2000-12-05 | 2000-12-05 | Memory data accessing architecture and method for a processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002182902A true JP2002182902A (ja) | 2002-06-28 |
| JP3602801B2 JP3602801B2 (ja) | 2004-12-15 |
Family
ID=21662196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001017270A Expired - Fee Related JP3602801B2 (ja) | 2000-12-05 | 2001-01-25 | メモリデータアクセス構造およびその方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3602801B2 (ja) |
| TW (1) | TW477954B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028540A (ja) * | 2009-07-27 | 2011-02-10 | Renesas Electronics Corp | 情報処理システム、キャッシュメモリの制御方法、プログラム及びコンパイラ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7194576B1 (en) * | 2003-07-31 | 2007-03-20 | Western Digital Technologies, Inc. | Fetch operations in a disk drive control system |
| US20050273559A1 (en) * | 2004-05-19 | 2005-12-08 | Aris Aristodemou | Microprocessor architecture including unified cache debug unit |
| US7747088B2 (en) * | 2005-09-28 | 2010-06-29 | Arc International (Uk) Limited | System and methods for performing deblocking in microprocessor-based video codec applications |
| US9652305B2 (en) * | 2014-08-06 | 2017-05-16 | Advanced Micro Devices, Inc. | Tracking source availability for instructions in a scheduler instruction queue |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4435756A (en) * | 1981-12-03 | 1984-03-06 | Burroughs Corporation | Branch predicting computer |
| JPS6488844A (en) * | 1987-09-30 | 1989-04-03 | Takeshi Sakamura | Data processor |
| JP3639927B2 (ja) * | 1993-10-04 | 2005-04-20 | 株式会社ルネサステクノロジ | データ処理装置 |
| US5951678A (en) * | 1997-07-25 | 1999-09-14 | Motorola, Inc. | Method and apparatus for controlling conditional branch execution in a data processor |
| US6185676B1 (en) * | 1997-09-30 | 2001-02-06 | Intel Corporation | Method and apparatus for performing early branch prediction in a microprocessor |
-
2000
- 2000-12-05 TW TW089125861A patent/TW477954B/zh not_active IP Right Cessation
- 2000-12-29 US US09/752,122 patent/US20020069351A1/en not_active Abandoned
-
2001
- 2001-01-25 JP JP2001017270A patent/JP3602801B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028540A (ja) * | 2009-07-27 | 2011-02-10 | Renesas Electronics Corp | 情報処理システム、キャッシュメモリの制御方法、プログラム及びコンパイラ |
Also Published As
| Publication number | Publication date |
|---|---|
| TW477954B (en) | 2002-03-01 |
| US20020069351A1 (en) | 2002-06-06 |
| JP3602801B2 (ja) | 2004-12-15 |
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