JPS61100836A - 移動命令論理比較命令処理方式 - Google Patents
移動命令論理比較命令処理方式Info
- Publication number
- JPS61100836A JPS61100836A JP20892684A JP20892684A JPS61100836A JP S61100836 A JPS61100836 A JP S61100836A JP 20892684 A JP20892684 A JP 20892684A JP 20892684 A JP20892684 A JP 20892684A JP S61100836 A JPS61100836 A JP S61100836A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は移動命令論理比較命令処理方式、特に１サイク
ルパイプライン制御力式を採用する処理装置における命
令処理方式であって、１多勅命令／論理比較命令におけ
る例外検出による中断や、ミスマツチによる終了時のア
ドレスおよび残りバイト数の補正を効率的に行い得るよ
うにした移動命令論理比較命令処理方式に関するもので
ある。
ルパイプライン制御力式を採用する処理装置における命
令処理方式であって、１多勅命令／論理比較命令におけ
る例外検出による中断や、ミスマツチによる終了時のア
ドレスおよび残りバイト数の補正を効率的に行い得るよ
うにした移動命令論理比較命令処理方式に関するもので
ある。
第３図は２サイクルパイプラインと１ザイクルパイプラ
インとの比較を示す図、第４図は移動命令におけるフロ
ーの展開パターンの例、第５図は本発明の課題に関連し
た問題点を説明するための図を示す。
インとの比較を示す図、第４図は移動命令におけるフロ
ーの展開パターンの例、第５図は本発明の課題に関連し
た問題点を説明するための図を示す。
従来のパイプライン制御を行う処理装置では。
第３図（イ）図示のような２サイクルに１回命令が投入
される２サイクルパイプラインが多（採用−されている
。２サイクルパイプラインにおける１フローは、命令を
デコードするＤステージと、インデックス・ベース等を
読み出すＲステージと。
される２サイクルパイプラインが多（採用−されている
。２サイクルパイプラインにおける１フローは、命令を
デコードするＤステージと、インデックス・ベース等を
読み出すＲステージと。
実効アドレスを生成するＡステージと、生成アドレスに
よりバッファを検索するＢ１ステージおよびＢ２ステー
ジと、オペランドデータを用いて演算を実行するＢ１ス
テージおよびＢ２ステージと。
よりバッファを検索するＢ１ステージおよびＢ２ステー
ジと、オペランドデータを用いて演算を実行するＢ１ス
テージおよびＢ２ステージと。
結果をチェックするＣＫステージと、レジスタへの凹き
込みを行うＷステージとからなる。
込みを行うＷステージとからなる。
このような２サイクルパイプラインに対して。
パイプラインの密度を濃くシ、性能を向上させるため、
各サイクル毎に命令を投入できる１サイクルパイプライ
ンが考えられている。１サイクルノ々イブラインの１フ
ローは、第３図（＋−］）図示のように、命令をデコー
トするＤステージと、実効アドレスを生成するＡステー
ジと、アドレス変換を行うＴステージと、バッファを検
索するＢステージと、オペランドデータを用いて演算を
実行するＥステージと、レジスタへの古き込みを行うＷ
ステージとからなる。本発明は、この１サイクルパイプ
ライン制御を採用する処理装置を対象としている。
各サイクル毎に命令を投入できる１サイクルパイプライ
ンが考えられている。１サイクルノ々イブラインの１フ
ローは、第３図（＋−］）図示のように、命令をデコー
トするＤステージと、実効アドレスを生成するＡステー
ジと、アドレス変換を行うＴステージと、バッファを検
索するＢステージと、オペランドデータを用いて演算を
実行するＥステージと、レジスタへの古き込みを行うＷ
ステージとからなる。本発明は、この１サイクルパイプ
ライン制御を採用する処理装置を対象としている。
ところで、長いバイト数を１命令て処理するいわゆる割
込み可能な移動（Ｍｏｖｅ Ｌｏｎｇ）命令や論理比較
（Ｃｏｍｐａｒｅ Ｌｏｇｉｃａｌ Ｌｏｎｇ）命
令は。最近オペレーティング・システム等における使用
頻度が増え、特に移動命令においては、その処理速度が
性能に大きく影響するようになっている。そのため、第
４図（イ）に示ずようシこ、１ＪＴＩ常のフェッチ／ス
トア・シーケンスでフローを展開するだけでなく、バウ
ンダリ条件がよい場合には、第４図（ロ）図示のように
、８バイトのフェッチを２回繰り返して、その後１６ハ
イトのストアを実行し、３７０−で１６バイトの移動を
可能としたり゛。
込み可能な移動（Ｍｏｖｅ Ｌｏｎｇ）命令や論理比較
（Ｃｏｍｐａｒｅ Ｌｏｇｉｃａｌ Ｌｏｎｇ）命
令は。最近オペレーティング・システム等における使用
頻度が増え、特に移動命令においては、その処理速度が
性能に大きく影響するようになっている。そのため、第
４図（イ）に示ずようシこ、１ＪＴＩ常のフェッチ／ス
トア・シーケンスでフローを展開するだけでなく、バウ
ンダリ条件がよい場合には、第４図（ロ）図示のように
、８バイトのフェッチを２回繰り返して、その後１６ハ
イトのストアを実行し、３７０−で１６バイトの移動を
可能としたり゛。
また第２オペランドが短く第１オペランドの領域ニ埋め
込み（パディング）文字を詰めるときには。
込み（パディング）文字を詰めるときには。
第４図（ハ）図示のようにストアのみの連続処理を行っ
て高速化を図ることが考慮されている。
て高速化を図ることが考慮されている。
上記移動命令や論理比較命令では、アクセスに対する例
外が発生したとき、それまで実行した第、１オペランド
、第２オペランドのアドレスやデータ長を補正して、そ
れぞれの汎用レジスタへ戻さなければならない。論理比
較命令において不一致が検出された場合も同様に、その
バイトのところで処理を中断し、アドレス等を補正する
必要がある。この処理は、パイプラインの構造によって
異なって（る。
外が発生したとき、それまで実行した第、１オペランド
、第２オペランドのアドレスやデータ長を補正して、そ
れぞれの汎用レジスタへ戻さなければならない。論理比
較命令において不一致が検出された場合も同様に、その
バイトのところで処理を中断し、アドレス等を補正する
必要がある。この処理は、パイプラインの構造によって
異なって（る。
第５図（イ）は、２サイクルパイプラインでアクセス例
外が生じた場合を示している。パイプライン処理におい
ては、前の処理が完了する以前に次の処理のアクセス要
求を出すのが一般的であり。
外が生じた場合を示している。パイプライン処理におい
ては、前の処理が完了する以前に次の処理のアクセス要
求を出すのが一般的であり。
アクセス例外が検出されるときには１次の１フローが流
れている。これに対し、第５図Ｃ口）に示した１サイク
ルパイプラインの場合、アクセス例外検出時には、後続
する３フローが流れていることになる。
れている。これに対し、第５図Ｃ口）に示した１サイク
ルパイプラインの場合、アクセス例外検出時には、後続
する３フローが流れていることになる。
同様に論理比較命令においてミスマツチが検出されたと
き、２サイクルパイプラインでは、第５図（ハ）図示の
ように２フロー流れる。これに対し、■サイクルバイブ
ラインでは、第５図（ニ）図示のように、４フローが流
れていることになる。
き、２サイクルパイプラインでは、第５図（ハ）図示の
ように２フロー流れる。これに対し、■サイクルバイブ
ラインでは、第５図（ニ）図示のように、４フローが流
れていることになる。
このように、従来の２サイクルパイプラインと比較する
と、１サイクルパイプラインでは、２７０−余分に流れ
てしまうので、アドレスやバイト数の補正が複雑になり
、補正を実現することが困難であるという問題がある。
と、１サイクルパイプラインでは、２７０−余分に流れ
てしまうので、アドレスやバイト数の補正が複雑になり
、補正を実現することが困難であるという問題がある。
〔問題点を解決するための手段〕
本発明は上記問題点の解決を図り、移動または論理比較
命令の処理において１例外検出による中断やミスマツチ
による終了時のアドレスおよび残りバイト数の補正を、
■サイクルパイプライン制御であっても効率的に処理す
る手段を与える。そのため２本発明の移動命令論理比較
命令処理方式は、移動命令または論理比較命令における
記憶装置にアクセスすべき第１オペランドアドレスと第
２オペランドアドレスとをそれぞれ保持しておく２つの
レジスタと、処理されるべき各オペランドの残りデータ
長を保持する２つのレジスタと、各処理毎に実効アドレ
スを求める加算器と、移動または論理比較されるバイト
数分だけ減算する減算器とを備え、１サイクルバイブラ
イン制御により。
命令の処理において１例外検出による中断やミスマツチ
による終了時のアドレスおよび残りバイト数の補正を、
■サイクルパイプライン制御であっても効率的に処理す
る手段を与える。そのため２本発明の移動命令論理比較
命令処理方式は、移動命令または論理比較命令における
記憶装置にアクセスすべき第１オペランドアドレスと第
２オペランドアドレスとをそれぞれ保持しておく２つの
レジスタと、処理されるべき各オペランドの残りデータ
長を保持する２つのレジスタと、各処理毎に実効アドレ
スを求める加算器と、移動または論理比較されるバイト
数分だけ減算する減算器とを備え、１サイクルバイブラ
イン制御により。
上記加算器および上記減算器による加算、減算を同時に
行い、その結果から次の移動または論理比較されるバイ
ト数を生成する処理装置における移動命令論理比較命令
処理方式であって、各パイプライン毎に移動または論理
比較されるバイト数を示すレジスタと、第１オペランド
および第２オペランド対応にそれぞれ記憶制御部へアク
セス要求を出す毎にアクセス要求が出されたバイト数を
加算すると共に正常終了するとそのバイト数を減算する
回路と、該回路の出力を保持しアクセス要求されたバイ
ト数と正常終了したバイト数との差分を示すバイトカウ
ンタとを備え、該バイトカウンタに基づいて各オペラン
ドアドレスおよびデータ長を補正することを特徴として
いる。
行い、その結果から次の移動または論理比較されるバイ
ト数を生成する処理装置における移動命令論理比較命令
処理方式であって、各パイプライン毎に移動または論理
比較されるバイト数を示すレジスタと、第１オペランド
および第２オペランド対応にそれぞれ記憶制御部へアク
セス要求を出す毎にアクセス要求が出されたバイト数を
加算すると共に正常終了するとそのバイト数を減算する
回路と、該回路の出力を保持しアクセス要求されたバイ
ト数と正常終了したバイト数との差分を示すバイトカウ
ンタとを備え、該バイトカウンタに基づいて各オペラン
ドアドレスおよびデータ長を補正することを特徴として
いる。
パイプライン制御において５次のフローの処理バイトま
たは展開パターンを決めるには、フローのできるだけ最
初の部分１例えばＡステージでオペランドアドレスまた
は残りバイト長の更新をしたほうが制御が容易である。
たは展開パターンを決めるには、フローのできるだけ最
初の部分１例えばＡステージでオペランドアドレスまた
は残りバイト長の更新をしたほうが制御が容易である。
一方、途中で処理を中断させる事象が発生して、そのオ
ペランドアドレスおよび残りバイト長の補正を行う場合
には。
ペランドアドレスおよび残りバイト長の補正を行う場合
には。
フローの後方において、残りバイト長の演算等を行うほ
うが間車であり、フローの最初で更新してしまうと補正
が複雑になる。本発明は、各パイプライン毎に処理した
バイト数を保持するようにし。
うが間車であり、フローの最初で更新してしまうと補正
が複雑になる。本発明は、各パイプライン毎に処理した
バイト数を保持するようにし。
Ａステージにおいて残りバイト長を更新すると共に、Ａ
ステージで更新したバイト数と正しく実行されたバイト
数との差を各オペラン１旬に演算して保持することによ
り、必要な場合には、この値にもとづいて補正できるよ
うにしている。そのため、フローの最初でオペランドア
ドレスおよび残りバイト長を更新しても、途中で処理を
中断させる事象が発生した場合、容易に補正可能になっ
ている。
ステージで更新したバイト数と正しく実行されたバイト
数との差を各オペラン１旬に演算して保持することによ
り、必要な場合には、この値にもとづいて補正できるよ
うにしている。そのため、フローの最初でオペランドア
ドレスおよび残りバイト長を更新しても、途中で処理を
中断させる事象が発生した場合、容易に補正可能になっ
ている。
以下９図面を参照しつつ、実施例に従って説明する。
第１図は本発明の一実施例構成、第２図は第１図図示実
施例における論理比較命令の動作タイムチャートを示す
。
施例における論理比較命令の動作タイムチャートを示す
。
第１図において、１および２は作業用アドレス生成回路
、３はヘースレジスタ、４はインデックスレジスタ、５
はディスプレイスメントレジスタ。
、３はヘースレジスタ、４はインデックスレジスタ、５
はディスプレイスメントレジスタ。
６はレジスタ１〜５の内容にもとづいてオペランドの実
効アドレスを生成するアドレス生成回路。
効アドレスを生成するアドレス生成回路。
７はオペランドアドレスレジスタ、８はバッファ。
９はオペランド語レジスタ、】０はレジスタ、１１は命
令を実行する実行ユニット（Ｅ ｕｎｉｔ）、 １２
は結果レジスタ、１３はレジスタファイルを表す。
令を実行する実行ユニット（Ｅ ｕｎｉｔ）、 １２
は結果レジスタ、１３はレジスタファイルを表す。
また、１４はＡステージにおいて残りバイト数の演算を
行う加減算器、１５は第１オペランドの残りバイト数を
保持するレジスタ、１６は第２オペランドの残りバイト
数を保持するレジスタ、１７は第１オペランドの処理対
象となっているアドレスを保持するレジスタ、１８は第
２オペランドの処理対象となっているアドレスを保持す
るレジスタ、１９は処理すべきバイト長を決定するレン
グス生成器、２０は第１オペランドの処理バイト数を保
持するレジスタ、２１は第２オペランドの処理バイト数
を保持するレジスタ、２２ないし２６は各バイプライ、
ン毎に移動または論理比較されるバイト数を記憶するレ
ジスタ、２７は第１オペランド用の補正値を演算する加
減算器、２８は第２オペランド用の補正値を演算する加
減算器、２９は第１オペランドの補正値を持つバイトカ
ウンタ、３０は第２オペランドの補正値を持っバイトカ
ウンタ、３１は処理の中断またはミスマツチか生じたア
ドレスとデータ長とを演算する補正用加減算器を表す。
行う加減算器、１５は第１オペランドの残りバイト数を
保持するレジスタ、１６は第２オペランドの残りバイト
数を保持するレジスタ、１７は第１オペランドの処理対
象となっているアドレスを保持するレジスタ、１８は第
２オペランドの処理対象となっているアドレスを保持す
るレジスタ、１９は処理すべきバイト長を決定するレン
グス生成器、２０は第１オペランドの処理バイト数を保
持するレジスタ、２１は第２オペランドの処理バイト数
を保持するレジスタ、２２ないし２６は各バイプライ、
ン毎に移動または論理比較されるバイト数を記憶するレ
ジスタ、２７は第１オペランド用の補正値を演算する加
減算器、２８は第２オペランド用の補正値を演算する加
減算器、２９は第１オペランドの補正値を持つバイトカ
ウンタ、３０は第２オペランドの補正値を持っバイトカ
ウンタ、３１は処理の中断またはミスマツチか生じたア
ドレスとデータ長とを演算する補正用加減算器を表す。
命令処理においては、Ａステージにおいてアドレス生成
回路６により実効アドレスが演算され。
回路６により実効アドレスが演算され。
オペランドアドレスレジスタ７にオペランドアドレスが
格納される。このアドレスにもとづいてアドレス変換が
なされ、オペランドがフェッチされて、実行ユニット１
１により演算が実行され、結果が結果レジスタに格納さ
れる。
格納される。このアドレスにもとづいてアドレス変換が
なされ、オペランドがフェッチされて、実行ユニット１
１により演算が実行され、結果が結果レジスタに格納さ
れる。
第１オペランドの処理フローにおいては、処理対象とな
るオペランドアドレスがレジスタ１７に格納され、第１
オペランドの処理の残りバイト数がレジスタ１５にセッ
トされる。同様に第２オペランドの処理フローにおいて
は、処理対象となるオペランドアドレスがレジスタ１８
に格納され。
るオペランドアドレスがレジスタ１７に格納され、第１
オペランドの処理の残りバイト数がレジスタ１５にセッ
トされる。同様に第２オペランドの処理フローにおいて
は、処理対象となるオペランドアドレスがレジスタ１８
に格納され。
第２オペランドの処理の残りバイト数がレジスタ１６に
セントされる。なお２周知の如（、長文字移動や長文字
論理比較の命令において、第１および第２のオペランド
の長さは、必ずしも同じではない。
セントされる。なお２周知の如（、長文字移動や長文字
論理比較の命令において、第１および第２のオペランド
の長さは、必ずしも同じではない。
レングス生成器１９は、各オペランドに対応して１次の
フローの処理バイト数を決定し、レジスタ２０または２
１に処理ハイＩ−故を出力する。以降の各オペランドの
処理において、レジスタ１５または１６の値は、加減算
器１４により、それぞれレジスタ２０または２１の値か
滅しられ、残りバイト数がレジスタ１５または１６に再
設定されるようになっている。なお通常、レングス生成
器１９は、第４図で説明したフロー展開条件に従って、
８または１６またはそれらの端数を処理バイト数とする
。
フローの処理バイト数を決定し、レジスタ２０または２
１に処理ハイＩ−故を出力する。以降の各オペランドの
処理において、レジスタ１５または１６の値は、加減算
器１４により、それぞれレジスタ２０または２１の値か
滅しられ、残りバイト数がレジスタ１５または１６に再
設定されるようになっている。なお通常、レングス生成
器１９は、第４図で説明したフロー展開条件に従って、
８または１６またはそれらの端数を処理バイト数とする
。
レジスタ２２〜２６には、各パイプラインに対応して、
処理のバイト数が記憶されるようになっており、各ステ
ージの終了毎に順次２次のレジスタにシフトされていく
ようになっている。
処理のバイト数が記憶されるようになっており、各ステ
ージの終了毎に順次２次のレジスタにシフトされていく
ようになっている。
バイトカウンタ２９は、第１オペランドについて、Ａス
テージで更新されたハイＦＤと正しく実行されたバイト
数との差を保持するカウンタである。なお、このカウン
タの幅は、パイプラインの長さと１回にアクセスするバ
イト数によって決められる。加減算器２７は、バイトカ
ウンタ２９の値とレジスタ２０の値とを加算し、Ａステ
ージでアクセスを出す毎にそのバイト数分の足しこみを
行い、正しく処理された場合にレジスタ２６の値を減算
することにより、Ｗステージで正しく実行された分だけ
カウンタ値を減じる。論理比較命令において、ミスマツ
チが生じた場合には、レジスタ２６の値を減算する代わ
りに、第何番目のバイトでミスマツチが生じたかを示す
バイト番号を減算する。
テージで更新されたハイＦＤと正しく実行されたバイト
数との差を保持するカウンタである。なお、このカウン
タの幅は、パイプラインの長さと１回にアクセスするバ
イト数によって決められる。加減算器２７は、バイトカ
ウンタ２９の値とレジスタ２０の値とを加算し、Ａステ
ージでアクセスを出す毎にそのバイト数分の足しこみを
行い、正しく処理された場合にレジスタ２６の値を減算
することにより、Ｗステージで正しく実行された分だけ
カウンタ値を減じる。論理比較命令において、ミスマツ
チが生じた場合には、レジスタ２６の値を減算する代わ
りに、第何番目のバイトでミスマツチが生じたかを示す
バイト番号を減算する。
第２オペランドについそも同様に、加減算器２８により
演算が逐次行われ、その結果がバイトカウンタ３０に保
持される。
演算が逐次行われ、その結果がバイトカウンタ３０に保
持される。
アクセス例外やミスマツチが検出された場合には、補正
用加減算器３１によるオペランドアドレスの補正演算結
果および残りバイト長の補正演算結果を利用する。即ち
、第１オペランドアドレスは、レジスタ１７の内容から
バイトカウンタ２９の値を引くことにより求められる。
用加減算器３１によるオペランドアドレスの補正演算結
果および残りバイト長の補正演算結果を利用する。即ち
、第１オペランドアドレスは、レジスタ１７の内容から
バイトカウンタ２９の値を引くことにより求められる。
また、第１オペランド残りバイト長は、レジスタ１５の
内容にバイトカウンタ２９の値を加えることにより求め
られる。同様に、第２オペランドアドレスについては、
レジスタ１８の内容からバイトカウンタ３０の値を引く
ことにより求められる。また、第２オペランド残りバイ
ト長は、レジスタ１６の内容にバイトカウンタ３０の値
を加えることにより求められる。
内容にバイトカウンタ２９の値を加えることにより求め
られる。同様に、第２オペランドアドレスについては、
レジスタ１８の内容からバイトカウンタ３０の値を引く
ことにより求められる。また、第２オペランド残りバイ
ト長は、レジスタ１６の内容にバイトカウンタ３０の値
を加えることにより求められる。
第２図は論理比較命令による処理動作例のタイムチャー
トを示している。第１オペランドの先頭アドレスはａ、
そのデータ長はρ、第２オペランドの先頭アドレスはす
、そのデータ長はｍである。
トを示している。第１オペランドの先頭アドレスはａ、
そのデータ長はρ、第２オペランドの先頭アドレスはす
、そのデータ長はｍである。
この例では、第１オペランドのＥステージで両オペラン
ドの内容が比較され、その結果がＷステージに命令制御
部（図示省略）へ送られてくる。
ドの内容が比較され、その結果がＷステージに命令制御
部（図示省略）へ送られてくる。
従って、そのＷステージで正しく実行した処理バイト数
がわかる。第２図に示した例では、２回目の比較のとき
不一致（ミスマツチ）を検出している。不一致が検出さ
れたとき、オペランドアクセスを止めるように指示が発
せられ、処理ハイ１−数の減算が抑止される。足しこみ
は、それぞれのオペランドアドレスおよび残りハイ１−
長が更新されるので、そのたび毎に行われる。従って１
その後の補正を行うフローでは、バイトカウンタ（ＯＰ
ＩＬｃ）２９およびバイトカウンタ （ＯＰ２ＬＣ）３
０は、ゼロでない値を示している。もし、最後まで正し
く実行されたときには、これらのバイトカウンタの値は
ゼロを示すことになる。
がわかる。第２図に示した例では、２回目の比較のとき
不一致（ミスマツチ）を検出している。不一致が検出さ
れたとき、オペランドアクセスを止めるように指示が発
せられ、処理ハイ１−数の減算が抑止される。足しこみ
は、それぞれのオペランドアドレスおよび残りハイ１−
長が更新されるので、そのたび毎に行われる。従って１
その後の補正を行うフローでは、バイトカウンタ（ＯＰ
ＩＬｃ）２９およびバイトカウンタ （ＯＰ２ＬＣ）３
０は、ゼロでない値を示している。もし、最後まで正し
く実行されたときには、これらのバイトカウンタの値は
ゼロを示すことになる。
補正を行うフローでは、上述のように、第２オペランド
アドレスはｒＯＰ２Ａ−ＯＰ２ＬＣＪ。
アドレスはｒＯＰ２Ａ−ＯＰ２ＬＣＪ。
第２オペランド残りバイト長はｒＯＰ２Ｌ＋ｏ’Ｐ２Ｌ
ＣＪ、第１オペランドアドレスはｒＯＰＩＡ−ＯＰ Ｉ
ＬＣＪ 、第１オペランド残りバイト長はｒＯＰ Ｉ
Ｌ＋ＯＰ Ｉ ＬＣＪにより、それぞれの補正結果が
求められる。
ＣＪ、第１オペランドアドレスはｒＯＰＩＡ−ＯＰ Ｉ
ＬＣＪ 、第１オペランド残りバイト長はｒＯＰ Ｉ
Ｌ＋ＯＰ Ｉ ＬＣＪにより、それぞれの補正結果が
求められる。
移動命令または論理比較命令において、アクセス例外が
検出された場合には１次のように制御される。例えば第
２オペランドでアクセス例外が検出されたとき、フラグ
によりその例外を記憶しておき１次以降の第１オペラン
ドのＷステージにおける減算を禁止し、オペランドアク
セスを止めるように指示する。このようにすれば、その
後の処理は上述の処理と同様になる。
検出された場合には１次のように制御される。例えば第
２オペランドでアクセス例外が検出されたとき、フラグ
によりその例外を記憶しておき１次以降の第１オペラン
ドのＷステージにおける減算を禁止し、オペランドアク
セスを止めるように指示する。このようにすれば、その
後の処理は上述の処理と同様になる。
以上説明した如く１本発明によれは、１ザイクルパイプ
ライン制御においても、アクセス例外か検出された場合
や、論理比較命令におり−Ｊるミスマツチが検出された
場合におけるオペランドアドレスおよび残りバイト数の
補正を、比較的簡明に行うことができるようになり、効
率的なパイプライン制御を行うことができるようになる
。
ライン制御においても、アクセス例外か検出された場合
や、論理比較命令におり−Ｊるミスマツチが検出された
場合におけるオペランドアドレスおよび残りバイト数の
補正を、比較的簡明に行うことができるようになり、効
率的なパイプライン制御を行うことができるようになる
。
第１図は本発明の一実施例構成、第２図は第１図図示実
施例における論理比較命令の動作タイムチャート、第３
図は２サイクルパイプラインと１サイクルパイプライン
との比較を示す図、第４図は移動命令におけるフローの
展開パターンの例。 第５図は本発明の課題に関連した問題点を証明するだめ
の図を示す。 図中２６はアドレス生成回路、７はオペランドアドレス
レジスタ、８はバッファ、９はオペランド語レジスタ、
１１は実行ユニット、１２は結果レジスタ、１３はレジ
スタファイル、１４は加減算器、１５ないしｌａはレジ
スタ、１９はレングス生成器、２０ないし２６はレジス
タ、２７および２８加減算器、２９および３０はバイト
カウンタ、３１は補正用加減算器を表す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文廣（外１名）′Ｊ４２図 レンツ“スリ゛−−−−−−（Ａ） −（Ａ） 〜＄ミスマｖ−ｆ／１’イト ０ＰＩＡ ｄ Ｏ−とｌ ｔｌｔｅ
ａｒｆ３ ｄ”／Ａ ａｔ／６ ４ｔ２＋
ａｐｘ？ ａ＋Ｄ Ｉ３１６ｔ４θ０Ｐ２Ａ
４ ４ ４ｒ１３ １ｔｆｊ ｈｌ乙６＋ｔｔ
６＋ｘｇ ４＋ａ Ｉｔｓｚ ｅｉｚ ／＃ｌ）
（７ｒＨＯとル Ｊ ） ノ ノーＢ １
−ｂ ｆｔ６ ノー／ｌ Ｊ−）４ノー搾１−３２
ノづ２ノーφθｏｐλＬりへ乍へ〃代−８乍−８席−
１ａｎに一１６僧−鉢句一球今＾−３２廊−うス潤−ダ
ρａ４θ第３図 （４） ２サイクル、Ｘａ４７ａクイン（ロ） １サイ
クル／ｌ’イア’９４ンν Ａ 丁
ν ε Ｗし」ニュ２！−一に一−！−
−−Ｌ−２２仁−第 ４ 図 第５区 （イＪ Ａ １３１ Ｂ２
Ｅ？Ａ ８？ ｉｏ） Ａ Ｔ Ｔ５Ｅ ＴＢ ４丁 Ｑす Ａ ＢＴ ５２ ＥＩ Ｅ２Ａ
ＢＩ Ｂ２ （ニ） Ａ 丁 ３ 巳 ＷＡ
丁 １５ａ Ａ 丁 Ｂ ４丁 ２４ｑ
施例における論理比較命令の動作タイムチャート、第３
図は２サイクルパイプラインと１サイクルパイプライン
との比較を示す図、第４図は移動命令におけるフローの
展開パターンの例。 第５図は本発明の課題に関連した問題点を証明するだめ
の図を示す。 図中２６はアドレス生成回路、７はオペランドアドレス
レジスタ、８はバッファ、９はオペランド語レジスタ、
１１は実行ユニット、１２は結果レジスタ、１３はレジ
スタファイル、１４は加減算器、１５ないしｌａはレジ
スタ、１９はレングス生成器、２０ないし２６はレジス
タ、２７および２８加減算器、２９および３０はバイト
カウンタ、３１は補正用加減算器を表す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文廣（外１名）′Ｊ４２図 レンツ“スリ゛−−−−−−（Ａ） −（Ａ） 〜＄ミスマｖ−ｆ／１’イト ０ＰＩＡ ｄ Ｏ−とｌ ｔｌｔｅ
ａｒｆ３ ｄ”／Ａ ａｔ／６ ４ｔ２＋
ａｐｘ？ ａ＋Ｄ Ｉ３１６ｔ４θ０Ｐ２Ａ
４ ４ ４ｒ１３ １ｔｆｊ ｈｌ乙６＋ｔｔ
６＋ｘｇ ４＋ａ Ｉｔｓｚ ｅｉｚ ／＃ｌ）
（７ｒＨＯとル Ｊ ） ノ ノーＢ １
−ｂ ｆｔ６ ノー／ｌ Ｊ−）４ノー搾１−３２
ノづ２ノーφθｏｐλＬりへ乍へ〃代−８乍−８席−
１ａｎに一１６僧−鉢句一球今＾−３２廊−うス潤−ダ
ρａ４θ第３図 （４） ２サイクル、Ｘａ４７ａクイン（ロ） １サイ
クル／ｌ’イア’９４ンν Ａ 丁
ν ε Ｗし」ニュ２！−一に一−！−
−−Ｌ−２２仁−第 ４ 図 第５区 （イＪ Ａ １３１ Ｂ２
Ｅ？Ａ ８？ ｉｏ） Ａ Ｔ Ｔ５Ｅ ＴＢ ４丁 Ｑす Ａ ＢＴ ５２ ＥＩ Ｅ２Ａ
ＢＩ Ｂ２ （ニ） Ａ 丁 ３ 巳 ＷＡ
丁 １５ａ Ａ 丁 Ｂ ４丁 ２４ｑ
Claims (1)
- 移動命令または論理比較命令における記憶装置にアクセ
スすべき第１オペランドアドレスと第２オペランドアド
レスとをそれぞれ保持しておく２つのレジスタと、処理
されるべき各オペランドの残りデータ長を保持する２つ
のレジスタと、各処理毎に実効アドレスを求める加算器
と、移動または論理比較されるバイト数分だけ減算する
減算器とを備え、１サイクルパイプライン制御により、
上記加算器および上記減算器による加算、減算を同時に
行い、その結果から次の移動または論理比較されるバイ
ト数を生成する処理装置における移動命令論理比較命令
処理方式であって、各パイプライン毎に移動または論理
比較されるバイト数を示すレジスタと、第１オペランド
および第２オペランド対応にそれぞれ記憶制御部へアク
セス要求を出す毎にアクセス要求が出されたバイト数を
加算すると共に正常終了するとそのバイト数を減算する
回路と、該回路の出力を保持しアクセス要求されたバイ
ト数と正常終了したバイト数との差分を示すバイトカウ
ンタとを備え、該バイトカウンタに基づいて各オペラン
ドアドレスおよびデータ長を補正することを特徴とする
移動命令論理比較命令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20892684A JPS61100836A (ja) | 1984-10-04 | 1984-10-04 | 移動命令論理比較命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20892684A JPS61100836A (ja) | 1984-10-04 | 1984-10-04 | 移動命令論理比較命令処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61100836A true JPS61100836A (ja) | 1986-05-19 |
| JPH028332B2 JPH028332B2 (ja) | 1990-02-23 |
Family
ID=16564412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20892684A Granted JPS61100836A (ja) | 1984-10-04 | 1984-10-04 | 移動命令論理比較命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100836A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04109337A (ja) * | 1990-08-29 | 1992-04-10 | Mitsubishi Electric Corp | データ処理装置 |
| JPH04296937A (ja) * | 1990-01-24 | 1992-10-21 | Internatl Business Mach Corp <Ibm> | ハードウエアデータストリング演算コントローラ及び主記憶ストリング動作を行わせる方法 |
-
1984
- 1984-10-04 JP JP20892684A patent/JPS61100836A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04296937A (ja) * | 1990-01-24 | 1992-10-21 | Internatl Business Mach Corp <Ibm> | ハードウエアデータストリング演算コントローラ及び主記憶ストリング動作を行わせる方法 |
| JPH04109337A (ja) * | 1990-08-29 | 1992-04-10 | Mitsubishi Electric Corp | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH028332B2 (ja) | 1990-02-23 |
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|---|---|---|---|
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