JPS5958550A - 命令フエツチトラツプ制御方式 - Google Patents
命令フエツチトラツプ制御方式Info
- Publication number
- JPS5958550A JPS5958550A JP57168280A JP16828082A JPS5958550A JP S5958550 A JPS5958550 A JP S5958550A JP 57168280 A JP57168280 A JP 57168280A JP 16828082 A JP16828082 A JP 16828082A JP S5958550 A JPS5958550 A JP S5958550A
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- JP
- Japan
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- instruction
- memory access
- exception
- memory
- buffer
- Prior art date
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- Granted
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- 239000000872 buffer Substances 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、ディジタル計算機システムにおける命令フェ
ッチ方式に関し、特に命令フェッチ時のメモリアクセス
例外が生じた」づ合の命令フェッチトラップ方式に関す
る。
ッチ方式に関し、特に命令フェッチ時のメモリアクセス
例外が生じた」づ合の命令フェッチトラップ方式に関す
る。
（２）従来技術と問題
一般的な、ディジタル計３７機システノ・における命令
制御部の構成を第１図に示す。第１図において１は主記
憶装置、２は記憶制御部、３は命令制御部、４は演算処
理部、５はシーケンス制御部である。命令制御部３は、
命令バッファ３１．命令解読回路３２、命令アドレスレ
ジスタ３３、命令アドレス加算器３４等を有する。
制御部の構成を第１図に示す。第１図において１は主記
憶装置、２は記憶制御部、３は命令制御部、４は演算処
理部、５はシーケンス制御部である。命令制御部３は、
命令バッファ３１．命令解読回路３２、命令アドレスレ
ジスタ３３、命令アドレス加算器３４等を有する。
命令制御部３においては、実行されるべき命令が予め主
記憶装置１に収納されているプログラム中から命令バッ
ファに取込まれている（すなわち命令フェッチが行われ
る）。第２図には、命令バッファ３１の概略的な構成が
示される。命令バッファ３１は、例えば１０段のレジス
タから構成されており、主記憶装置１からフェッチされ
た命令が実行される順序に従って下の方の段から埋めら
れており、最下段の命令が命令解読回路３２に供給され
その命令が実行される。一つの命令の実行が終了すると
、命令バッファ３１内に取込まれていた命令は１段ずつ
下にシフトされる。従って、叩Ｔｊ ソファ３１内の
レジスタに空きが生じ、この空いた部分に対して主記憶
装置１がらの命令フェッチが行われる。命令バッファ３
１は、各段のレジスクＶＣ命令がセットされているか否
かを指示するフィル・ビットが設けられており、命令が
フェッチされた時点でこのフィル・ビットがセットされ
る。
記憶装置１に収納されているプログラム中から命令バッ
ファに取込まれている（すなわち命令フェッチが行われ
る）。第２図には、命令バッファ３１の概略的な構成が
示される。命令バッファ３１は、例えば１０段のレジス
タから構成されており、主記憶装置１からフェッチされ
た命令が実行される順序に従って下の方の段から埋めら
れており、最下段の命令が命令解読回路３２に供給され
その命令が実行される。一つの命令の実行が終了すると
、命令バッファ３１内に取込まれていた命令は１段ずつ
下にシフトされる。従って、叩Ｔｊ ソファ３１内の
レジスタに空きが生じ、この空いた部分に対して主記憶
装置１がらの命令フェッチが行われる。命令バッファ３
１は、各段のレジスクＶＣ命令がセットされているか否
かを指示するフィル・ビットが設けられており、命令が
フェッチされた時点でこのフィル・ビットがセットされ
る。
ところで、通常の計算機システムにおいては、プログラ
ムが主記憶装置において連続した領域に収納されており
、実行される順序に従って命令のアドレスが決められて
いる。従って、通常の命令フェッチにおいては、命令ア
ドレスに対して定数を加えることにより次の命令のメモ
リアクセスが行われる。ところが、主記憶装置１に収納
されているプログラムにおいて、次の命令がメモリ番地
の上で１つたく違う位置に収納されている場合がある。
ムが主記憶装置において連続した領域に収納されており
、実行される順序に従って命令のアドレスが決められて
いる。従って、通常の命令フェッチにおいては、命令ア
ドレスに対して定数を加えることにより次の命令のメモ
リアクセスが行われる。ところが、主記憶装置１に収納
されているプログラムにおいて、次の命令がメモリ番地
の上で１つたく違う位置に収納されている場合がある。
例えば、現在の計算機システムにおいて一般に用いられ
ている仮想記憶／実記憶変換においては、第３図に示す
ように連続した論理メモリが実メモリ上では２つに領域
分割されて収納されていることがある。このよりん場合
、従来の命令フェッチ方式においては、命令バッファ３
１内の各段のレジスタに例外ビットを設けておき、命令
バッファ３１内に正しい順序の命令以外のデータを取込
んだ１３合（てこの例外ビットをセットしておき、命令
を実行する際に例外ビットがセットされているか否かを
判別している。例外ビットがセットされている場合に（
ｄ１メモリアクセス例外の原因に応じて命令が収納され
ている正しいアドレスから命令をフェッチするだめのト
ラップ制御等が実行される。
ている仮想記憶／実記憶変換においては、第３図に示す
ように連続した論理メモリが実メモリ上では２つに領域
分割されて収納されていることがある。このよりん場合
、従来の命令フェッチ方式においては、命令バッファ３
１内の各段のレジスタに例外ビットを設けておき、命令
バッファ３１内に正しい順序の命令以外のデータを取込
んだ１３合（てこの例外ビットをセットしておき、命令
を実行する際に例外ビットがセットされているか否かを
判別している。例外ビットがセットされている場合に（
ｄ１メモリアクセス例外の原因に応じて命令が収納され
ている正しいアドレスから命令をフェッチするだめのト
ラップ制御等が実行される。
前記の従来形の命令フェッチ方式においては、命令バッ
ファ内に例外ビットを設ける必要があり、またメモリア
クセス例外が生じた場合に誤った命令がバッファ内にセ
ットされることになる。
ファ内に例外ビットを設ける必要があり、またメモリア
クセス例外が生じた場合に誤った命令がバッファ内にセ
ットされることになる。
（３）発明の目的
本発明の目的は、前記の従来形の間！＋１点（でかＸ７
がみ、命令フェッチ時のメモリアクセス例外の原因を記
憶する装置を命令バッファの外に設けることにより命令
バッファ内に例外ビットを設けることなしでメモリアク
セス例外に対するトラップ制御を行うことができるよう
にすることにある。
がみ、命令フェッチ時のメモリアクセス例外の原因を記
憶する装置を命令バッファの外に設けることにより命令
バッファ内に例外ビットを設けることなしでメモリアク
セス例外に対するトラップ制御を行うことができるよう
にすることにある。
（４）発明の構成
本発明においては、主記憶装置に収納されたプログラム
中の命令を命令フェッチする際にメモリアクセス例外が
発生した場合に前記メモリアクセス例外の原因を記憶す
る回路を前記命令バッファの外に設け、メモリアクセス
例外の発生筒においてフェッチされた命令に対しては命
令バッファ内のフィル・ビットをセットせず、メモリア
クセス例外の原因を前記の記憶回路に記憶させ、命令実
行時においてフィルビットがオフであることにより記憶
されたメモリアクセス例外に対するトラップ制御を行う
ようにしたことを特徴とする、命令フェッチトラップ制
御方式が提供される。
中の命令を命令フェッチする際にメモリアクセス例外が
発生した場合に前記メモリアクセス例外の原因を記憶す
る回路を前記命令バッファの外に設け、メモリアクセス
例外の発生筒においてフェッチされた命令に対しては命
令バッファ内のフィル・ビットをセットせず、メモリア
クセス例外の原因を前記の記憶回路に記憶させ、命令実
行時においてフィルビットがオフであることにより記憶
されたメモリアクセス例外に対するトラップ制御を行う
ようにしたことを特徴とする、命令フェッチトラップ制
御方式が提供される。
（５）発明の実施例
本発明の一実施例としての命令フェッチトラップ制御方
式を以下に説明する。
式を以下に説明する。
本発明によるｆｌｉｌＪ御方式は、前述しプこ第１図の
ディジタル計算機の命令制御部と同様のシステノ・にお
いて適用されるものであるが、命令バッファの構成は、
従来形の場合と異なり第４図に示される。
ディジタル計算機の命令制御部と同様のシステノ・にお
いて適用されるものであるが、命令バッファの構成は、
従来形の場合と異なり第４図に示される。
第４図において、命令バッファ３１′には第２図の従来
形の場合と異なり例外ビットが設けられておらず、命令
バッファ３１′とけ別にメモリアクセス例外の原因を記
憶するだめの回路３５が設けられている。
形の場合と異なり例外ビットが設けられておらず、命令
バッファ３１′とけ別にメモリアクセス例外の原因を記
憶するだめの回路３５が設けられている。
第４図の命令バッファ３丁においては、最下段のレジス
タに収納されてだ命令の実行が終了すると、命令バッフ
ァ３１′内の命令が１段ずつ下にシフトされる。それに
より空になった上段のレジスタに対して主記憶装置から
命令がフェッチされる。
タに収納されてだ命令の実行が終了すると、命令バッフ
ァ３１′内の命令が１段ずつ下にシフトされる。それに
より空になった上段のレジスタに対して主記憶装置から
命令がフェッチされる。
この場合に、メモリアクセス例外が生じたとすると、正
しい命令が命令バッファ３１′に取込咬れない。このよ
うにメモリアクセス例外が生じると、命令バッファ３１
′においては、この誤って取込まれだ命令に対してフィ
ル・ビットのセットを行わず、メモリアクセス例外の原
因を記憶回路３５に記憶しておく。そして、命令バッフ
ァ３１′において次のは令の実行が終了した時点で命令
フェッチを行う際に記憶回路３５の内容を判別して、エ
ラーの生じた原因にもとづきトラップ等の制御を行い、
正しい命令が収納されているアドレスから命令をは令バ
ッファ３丁にフェッチする。
しい命令が命令バッファ３１′に取込咬れない。このよ
うにメモリアクセス例外が生じると、命令バッファ３１
′においては、この誤って取込まれだ命令に対してフィ
ル・ビットのセットを行わず、メモリアクセス例外の原
因を記憶回路３５に記憶しておく。そして、命令バッフ
ァ３１′において次のは令の実行が終了した時点で命令
フェッチを行う際に記憶回路３５の内容を判別して、エ
ラーの生じた原因にもとづきトラップ等の制御を行い、
正しい命令が収納されているアドレスから命令をは令バ
ッファ３丁にフェッチする。
（６）発明の効果
本発明によれば、命令フェッチ時のメモリアクセス例外
の原因を命令バッファとは別に記憶することにより、命
令バッファ内に例外ビットを設けることなしで、メモリ
アクセス例外に対応するトラップ制御を行うことができ
る。
の原因を命令バッファとは別に記憶することにより、命
令バッファ内に例外ビットを設けることなしで、メモリ
アクセス例外に対応するトラップ制御を行うことができ
る。
第１図は、ディジタル計算機における命令制御部の構成
を示す図、 第２図は、従来形の命令フェッチトラップ制御方式を示
す図、 第３図は、主記憶装置におけるプログラムの収納位置を
示す図、 第４図は、本発明による命令フェッチトラップ制御方式
を示す図である。 （符号の説明） １：主犯１λユ装置；ヱ、２：記憶制御部、３：命令制
御部、３１．３１’：命令バッファ、３２；心合解読回
路、：３３：ｆ；ｉ７令アドレス、３４：命令アドレス
加訂器、３５：記憶回路、４：演算処理部、５：シーケ
ンス処理部。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之 第１図 第２図 第３図 実メモリ 第４図
を示す図、 第２図は、従来形の命令フェッチトラップ制御方式を示
す図、 第３図は、主記憶装置におけるプログラムの収納位置を
示す図、 第４図は、本発明による命令フェッチトラップ制御方式
を示す図である。 （符号の説明） １：主犯１λユ装置；ヱ、２：記憶制御部、３：命令制
御部、３１．３１’：命令バッファ、３２；心合解読回
路、：３３：ｆ；ｉ７令アドレス、３４：命令アドレス
加訂器、３５：記憶回路、４：演算処理部、５：シーケ
ンス処理部。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之 第１図 第２図 第３図 実メモリ 第４図
Claims (1)
- 主記憶装置に収納されたプログラム中の命令を命令実行
前に命令バッファにフェッチする際にメモリアクセス例
外が発生した場合に前記メモリアクセス例外の原因を記
憶する回路を前記命令バッファの外に設け、メモリアク
セス例外の発生時においてフェッチされた命令に対して
は命令バッファ内のフィル・ビットをセットせず、メモ
リアクセス例外の原因を前記の記憶回路に記憶させ、命
令実行時においてフィルピットがオフであることにより
記憶されたメモリアクセス例外の原因に対するトラップ
制御を行うようにしたことを特徴とする、命令フェッチ
トラップ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168280A JPS5958550A (ja) | 1982-09-29 | 1982-09-29 | 命令フエツチトラツプ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168280A JPS5958550A (ja) | 1982-09-29 | 1982-09-29 | 命令フエツチトラツプ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5958550A true JPS5958550A (ja) | 1984-04-04 |
| JPS6212532B2 JPS6212532B2 (ja) | 1987-03-19 |
Family
ID=15865085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57168280A Granted JPS5958550A (ja) | 1982-09-29 | 1982-09-29 | 命令フエツチトラツプ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958550A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143149A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 計算機システムのメモリ管理ユニット |
| US4905753A (en) * | 1987-06-08 | 1990-03-06 | Nippon Steel Corporation | Twin belt type casting machine |
-
1982
- 1982-09-29 JP JP57168280A patent/JPS5958550A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143149A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 計算機システムのメモリ管理ユニット |
| US4905753A (en) * | 1987-06-08 | 1990-03-06 | Nippon Steel Corporation | Twin belt type casting machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6212532B2 (ja) | 1987-03-19 |
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